JPWO2009122843A1 - 周波数シンセサイザおよび発振器の発振周波数制御方法 - Google Patents

Abstract

低電圧駆動で高速化されたPLL回路で、高精度に周波数制御を行う。位相検出器51で、基準信号FREFの発振器出力CKVに対する目標逓倍数を示す周波数制御語（FCW）をFREFのタイミングで累算して、FREFの位相ΦＲ０１を、位相検出器52で、CKVのクロック数をFREFのタイミングで累算して、CKVの位相ΦＶ０１を、位相検出器53で、CKVのクロック数をFREFの遅延素子61分遅れたタイミングfR1で累算して、CKVの位相ΦＶ０２をする。位相検出器57で、CKVのクロック数をFREFの遅延素子61、62分遅れたタイミングfR2で累算して、CKVの位相ΦＶ００を検出し、これとΦＶ０１とを加減算し、その結果を除算器86で除して遅延素子１段分のCKVのクロック数Φ０を算出する。ΦＲ０１とΦＶ０１を加減算して第1の位相誤差信号を、ΦＲ０１とΦ０との和とΦＶ０２を加減算して第2の位相誤差信号を得、その合成信号によって発振器の周波数を制御する。

Description

本発明は、周波数シンセサイザおよび発振器の発振周波数制御方法に関し、特にフェーズロックドループ（PLL：Phase Locked Loop）に内蔵された電圧制御発振器の発振クロックと基準クロックとの位相差をデジタル信号として検出する位相比較器と、この位相比較器の出力によってデジタル的に制御される電圧制御発振器を有する周波数シンセサイザとその発振器の発振周波数製造方法に関する。

IEEE802.11a/gのWLANなどの高速無線通信方式は、限られた周波数帯域内で、効率的に大容量の信号伝送を行うために、16QAM、64QAMなどの高度変調を導入している。これら無線用のチップでは、デジタル信号処理部の消費電力が大きいために、比較的低速なIEEE802.11bを除き、携帯電話などの端末への内蔵がすすんでいない。近年、このような信号処理を低消費電力で行うことを目的として、微細CMOSデバイスのベースバンドへの適用が進められている。それに伴いベースバンドの電源電圧は低くなっている。今後は、低コスト化のために、デジタル部とＲＦ部を一体化した、いわゆるシステムオンチップ(SoC)化が加速される傾向にある。この場合、微細デバイスでRF部も作る必要があるために、RF回路も低電圧動作が必要になってくる。しかしながら、関連するアナログ方式をベースとしたRF回路では、微細化による素子特性変動を考えると、これ以上の低電圧化は困難である。低電圧化により、大きな影響を受けるRFブロックのひとつに、PLLがある。図５は、関連するアナログ方式のPLLの例である。図５において、１は位相比較器、２はチャージポンプ、３'はループフィルタ、４は電圧制御発振器(VCO: Voltage Controlled Oscillator)、５は分周器である。

この回路の動作を以下に説明する。位相比較器１は、基準信号FREFとVCOの分周信号CKVを比較した結果に基づいて、出力信号Ｓ１、Ｓ２を発生する。信号Ｓ１は基準信号FREFのCKV信号に対する位相の進み量を示す信号である。信号Ｓ２はCKV信号の基準信号FREFに対する位相の進み量を示す信号である。これらの信号Ｓ１、Ｓ２はチャージポンプ２に入力される。このチャージポンプ２の出力信号Ｓ３は、ループフィルタ３'に入力してそこで高周波成分が除去された後、VCO４の制御電圧Ｓ４として入力する。

このPLL回路では、基準信号FREFとCKVの周波数と位相が一致するように動作したときロックして、電圧制御発振器４から得られる周波数(fVCO)が基準信号FREFの分周数倍となる。

VCOの周波数は、例えばインダクタと、MOSバラクタ容量の共振周波数を利用するタイプの場合、MOSバラクタの制御電圧を変化させることで行う。しかし、制御直流電位の変化に対する、周波数の変化量である変調感度を大きくすると、電源雑音や、誘導雑音の影響により、VCOの周波数が変動するという問題がある。これを解決するために、変調感度を低く設定しつつ、複数の共振回路を切り替える方式なども提案されている。一方で、容量の制御範囲は、バラクタの線形領域に限られる。そのため、電源電圧が低下すると、結果的にVCOの変調感度を大きくせざるを得ず、チップの外部及び内部の雑音などにより局部発振器の周波数が変動する問題があった。

この問題を回避する一手段として、デジタル的にVCOを制御する回路が発表されている（例えば、特許文献１、非特許文献１参照）。この関連技術では、VCOのバラクタの制御は、直流電位を印加させるのではなく、時間的にオン・オフを繰り返し、その時間比率を変化させることで行う方式である。時間比率は、一定の周期で行わせると、大きなスプリアスが発生するので、上述した特許及び文献では、シグマデルタ(ΣΔ変調)変調器を用いることで、信号をランダム化している。

このPLLがどのように、デジタル制御発振器(VCO)の周波数を検出し、制御しているかを、図６を用いて説明する。基準水晶発振器からの出力である基準信号FREFの位相は、位相検出器５１において、当該信号の立ち上がりごとに、ラッチ１０２で周波数制御語FCWを累積することによって得ている(この周波数制御語は、基準信号に対するVCO １０５の出力信号CKVの周波数比、すなわち逓倍数に相当する)。発振器の出力信号CKVの位相は、位相検出器５２において、その立ち上がりエッジのクロック遷移の数をラッチ１１８でカウントすることによって得、さらにこの出力を、ラッチ１１９にて基準信号で累積することにより得ている。

各々の位相検出器で算出される位相の関係は、図７Ａ〜図７Ｄを用いて具体的に説明する。図７Ａは、VCOの出力信号CKVの位相を検出する回路で、図６における位相検出器５２と同一の構成である。この図では４ビットの加算器及びラッチ回路を用いている。VCOの出力は、図７Ｂに示したように、CKV信号の立ち上がりエッジごとに、加算器の数値が累積されていき、基準信号の立ち上がりエッジごとに、その値がラッチされる。この例では、加算器の初期値が０でCKVのカウントがスタートしており、CKV信号と基準信号FREFの周波数比が１０の場合を想定している。一方で、加算器は４ビット構成なので、オーバフローとなる１６以上の数値は０からとしてカウントされる。従って、FREFのタイミングでのラッチ出力は、０、１０、４、１４、８となる。

一方、基準信号の位相は、図７Ｃの回路で行うが、これも図６における位相検出器５１と同一の構成で、ここでは４ビット構成の回路となっている。上述したように、目標逓倍数を示す周波数制御語（FCW）は、１０が入力され、基準周波数FREFの立ち上がりごとに、位相信号は１０インクリメントされる。図７Ｄは、この動作を説明する図であり、加算器の初期値は３である場合を示している。初期値が３で、毎回１０インクリメントされるので、FREFごとの回路の出力は、３、１３、７、１、１１となる。この図の例では、VCOの周波数は、目標と一致しているが、位相がVCOの３パルス分だけシフトしている。

検出したVCO及び基準信号FREFの位相差信号の検出手段を、再び図６に戻り説明を行うことにする。これら信号の位相誤差は、位相検出器５１、５２および加減算器１２２を備えた位相比較器８１において行われる。すなわち、上述した２つのデジタル数値を加減算器１２２において単純に算術減算することによって位相誤差を得ている。得られた位相誤差信号は、デジタルループフィルタ１０３によって、高速成分が取り除かれた後に、発振器への利得調整などの処理を行うインターフェイス回路１０７を介して、発振器に帰還されている。

しかしながら、上述した、CKV信号の立ち上がりエッジごとの遷移数の累積による位相検出方法だけでは、VCOの発振周期以下の分解能は実現できない。そのため、上記文献の例では、小位相比較器８２を設け、時間デジタル変換器(TDC)８３を用いて微小位相誤差を検出している。

時間デジタル変換器(TDC)では、図８および図９に示すように、CKV信号の検出された「１」から「０」への遷移の位置は、FREF１１０のサンプリングするエッジとCKV信号の立ち上がりエッジ３０２の間の遅れ時間Δｔｒで示され、CKV信号の検出された「０」から「１」への遷移の位置は、FREF１１０のサンプリングするエッジとCKV信号１１４の立ち下がりエッジ４００の間の遅れ時間Δｔfで示されている。遅れ時間Δｔｒ、Δｔｆは量子化され、回路の時間分解能Δtresの倍数で示されている。
ここで、小さな位相誤差ΦFは、Δｔf＞Δｔrである場合には、-Δｔr/2(Δｔf-Δｔr)で与えられ、Δｔr＞Δｔfである場合には、1-Δｔr/2(Δｔr-Δｔf)で与えられる。

図１０は、図６に示される、CKV信号周期以下の位相誤差を検出するための時間デジタル変換器８３の回路例である。この時間デジタル変換器５００は、複数のインバータによる遅延要素５０２とラッチ／レジスタ５０４から構成されている。CKV信号１１４は、複数のインバータで順次遅延され、遅延されたベクトルはそれぞれ基準水晶発振器FREF１１０からの基準クロックの立ち上がりエッジでラッチ／レジスタ５０４にラッチされる。インバータアレイの遅れの総計がCKV １１４のクロック周期を十分カバーする限り、位相誤差をインバータの遅延時間の分解能Δtresまでは検出することが可能である。

図１１に、図１０に示す回路の動作を説明するタイミングチャート６００を示す。基準水晶発振器FREF１１０の正への遷移６０２で、複数のラッチ／レジスタ５０４がアクセスされ、基準発振器のFREF１１０の立ち上がりエッジを基準とするCKV信号１１４の遅れを示す複数の値の瞬時値６０４を得る。この瞬時値６０４は、時間差をデジタル値で示すものと見ることができる。

このデジタル値は、加減算器１２３により位相検出器５１の出力と加減算される。加減算器１２３により算出された微小位相誤差信号は、デジタルループフィルタ１０４によって高速成分が除かれ、ΣΔ変調器１０８により変調された後に、VCO１０５の周波数を高精度に制御している。
特開２００２−７６８８６号公報 Journal of Solid-State Circuit, Vol39, No.12, 2004, pp.2278-2291

このようにデジタル的にVCOを制御することで、微細CMOSデバイスの低電圧動作でも、安定で、高精度な発振信号を実現することができる。しかし、VCOの発振周波数が高くなるにつれて、時間分解能への要求が厳しくなることが予想される。上述した関連技術の時間分解能は、インバータの遅延時間で決定されるので、半導体製造技術上ある一定以下の遅延時間は実現できない。例えば、８GHzでは１周期が１２５psであるところ、９０nmプロセスでは分解能は２０ps程度となる。これに加え、たとえ分解能が向上しても、各インバータの遅延時間の変動(チップ内ばらつき)が、そのまま位相検出器の精度に直結するので、高い精度でVCOの制御ができないという問題が起こる。

本発明の課題は上述した関連技術の問題点を解決することであって、その目的は、低電圧動作時においても、多段インバータを用いずにVCOと参照信号との位相差をデジタル信号として高精度に検知できる位相比較器を提供できるようにすることであって、これにより、VCOの発振周波数がより高速化されても高い精度で発振周波数を制御できるようにしようとするものである。

上記の目的を達成するため、本発明によれば、基準信号が入力される遅延素子と、基準信号の対象信号に対する目標逓倍数である周波数制御語が入力され周波数制御語の累積数を前記基準信号のタイミングでラッチする第１の位相検出器と、対象信号が入力されそのカウント値を前記基準信号の出力のタイミングでラッチする第２の位相検出器と、対象信号が入力されそのカウント値を前記遅延素子の出力のタイミングでラッチする第３の位相検出器と、対象信号が入力され、前記遅延素子の遅延時間分の前記対象信号のパルス数をカウントするカウンタ（カウント手段）と、第１の位相検出器の出力と第２の位相検出器の出力との加減算を行なう第１の加減算器と、第１の位相検出器の出力と前記カウンタの出力の和と第２の位相検出器の出力との加減算を行なう第２の加減算器と、前記第１、第２の加減算器の出力が入力されそれらを交互に出力するマルチプレクサ（信号切り換え手段）と、マルチプレクサの出力により制御される発振器と、を備えた周波数シンセサイザ、が提供される。

また、上記の目的を達成するため、本発明によれば、基準信号が入力される、遅延時間が前記基準信号の周期の概略１／ｎ（ｎは２以上の整数）である遅延素子をｎ段縦列接続してなる遅延回路と、基準信号の対象信号に対する目標逓倍数である周波数制御語が入力され周波数制御語の累積数を前記基準信号のタイミングでラッチする第１の位相検出器と、対象信号が入力されそのカウント値を前記基準信号および各遅延素子の出力のタイミングでラッチする（ｎ＋１）個の位相検出器〔それぞれの位相検出器を第２、第３、…、第（ｎ＋１）、第（ｎ＋２）の位相検出器とする〕と、第２の位相検出器の出力と第（ｎ＋２）の位相検出器の出力との加減算を行なう第１の加減算器と、前記第１の加減算器の出力の除算を行ない、第３、…、第（ｎ＋１）の位相検出器でのラッチタイミングの遅れ時間に対応するパルス数を算出する除算器と、第１の位相検出器の出力と第２の位相検出器の出力との加減算を行なう第２の加減算器と、第１の位相検出器の出力と、第３、第４、…、第（ｎ＋１）の位相検出器の出力と、前記除算器の出力である第３、第４、…、第（ｎ＋１）の位相検出器でのラッチタイミングの遅れ時間に対応するパルス数との加減算を行なう（ｎ−１）個の加減算器〔それぞれの加減算器を第３、第４、…、第（ｎ＋１）の加減算器とする〕と、前記第２、第３、…、第（ｎ＋１）の加減算器の出力が入力されそれらを順次出力するマルチプレクサ（信号切り換え手段）と、マルチプレクサの出力により制御される発振器と、を備えた周波数シンセサイザ、が提供される。

また、上記の目的を達成するため、本発明によれば、基準信号が入力される、遅延時間が前記基準信号の周期程度ないしそれ以下の遅延素子の遅延時間を対象信号によって計測し、基準信号の対象信号に対する目標逓倍数である周波数制御語を累積することによって基準信号の位相信号を取得し、対象信号の第１の位相信号を、対象信号のカウント値を前記基準信号の出力のタイミング累積することによって取得し、対象信号の第２の位相信号を、対象信号のカウント値を前記遅延素子の出力のタイミング累積することによって取得し、第１の位相差信号を、基準信号の位相信号と対象信号の第１の位相信号とから算出し、第２の位相差信号を、前記遅延時間の計測値と基準信号の位相信号と対象信号の第２の位相信号とから算出し、前記第１の位相差信号と前記第２の位相差信号とを交互に用いて発振器の発振周波数を制御することを特徴とする発振器の発振周波数制御方法、が提供される。

また、上記の目的を達成するため、本発明によれば、基準信号が入力される、遅延時間が前記基準信号の周期の概略１／ｎ（ｎは２以上の整数）である遅延素子をｎ段縦列接続してなる遅延回路の遅延時間を対象信号によって計測しその結果に基づいてｋ〔ｋは、１、２、…、（ｎ−１）〕段目までの遅延時間を算出し、基準信号の対象信号に対する目標逓倍数である周波数制御語を累積することによって基準信号の位相信号を取得し、対象信号の第１の位相信号を、対象信号のカウント値を前記基準信号の出力のタイミングで累積することによって取得し、対象信号の第２、第３、…、第ｎの位相信号を、対象信号のカウント値を前記基準信号の１、２、…、（ｎ−１）段目の遅延素子の出力のタイミングで累積することによって取得し、第１の位相差信号を、基準信号の位相信号と対象信号の第１の位相信号とから算出し、第２、第３、…、第ｎの位相差信号を、１、２、…、（ｎ−１）段目の遅延素子までの前記遅延時間と基準信号の位相信号と対象信号の第２、第３、…、第ｎの位相信号とから算出し、前記第１から前記第ｎまでの位相差信号を順次用いて発振器の発振周波数を制御することを特徴とする発振器の発振周波数制御方法、が提供される。

本発明によれば、基準信号を、複数段縦列接続した遅延素子に入力し、各々の段の出力から生成した位相の異なる複数の信号により、基準信号の１周期に複数回周波数シンセサイザが提供できる。その結果、低電圧動作で、しかも超高速で動作するデジタルシンセサイザでも、高精度に位相制御が可能で位相雑音の低いシンセサイザを低消費電力で実現することが可能となる。よって、将来の微細CMOSデバイスを用いた高度無線システムに好適な位相比較器とそれを用いたPLLを提供することができる。

本発明の第１の実施の形態の周波数シンセサイザのブロック図。 本発明の第２の実施の形態の周波数シンセサイザの位相比較部のブロック図。 本発明の第２の実施の形態の回路動作を説明するタイミング図。 本発明の第３の実施の形態の周波数シンセサイザの位相比較部のブロック図。 関連技術のアナログ方式のPLL回路のブロック図。 関連技術のデジタル方式のPLL回路のブロック図。 VCOの出力信号CKVの位相を検出する回路のブロック図。 図７Ａの動作を説明するタイミング図。 基準信号FREFの位相を検出する回路のブロック図。 図７Ｃの動作を説明するタイミング図。 図６の関連技術における小位相比較の原理を説明するタイミング図(その１)。 図６の関連技術における小位相比較の原理を説明するタイミング図(その２)。 図６の関連技術における小数部の位相比較回路のブロック図。 図１０に示す回路おける位相比較の動作を説明するタイミング図。

符号の説明

１ 位相比較器
２ チャージポンプ
３' ループフィルタ
１０５、４ VCO
５ 分周器
５１、５２、５３、５４、５５、５７ 位相検出器
６１、６２、６３、６４ 遅延素子
８１ 位相比較器
８２ 小位相比較器
８３ 時間デジタル変換器
８６、８７ 除算器
１０２、１１８、１１９ ラッチ
１０３、１０４ デジタルループフィルタ
１０７ インターフェース回路
１０８ ΣΔ変調器
１２２、１２３ 加減算器

次に、本発明の実施の形態を図面を参照して詳細に説明する。
［第１の実施の形態］
図１は、本発明の第１の実施の形態を説明するためのPLLのブロック図である。以下の実施の形態において、同一のものには同一の符号を付して、重複する説明は適宜省略する。

基準信号FREFは、基準水晶発振器から得られる信号であり、その位相は当該信号の立ち上がりごとに、位相検出器５１で目標逓倍数を示す周波数制御語FCWをラッチLT1により累積することによって得ている。一方、VCO１０５の出力信号CKVの位相は、位相検出器５２において、その立ち上がりエッジのクロック遷移の数をラッチLT2でカウントし、そのカウント値をラッチLT3にて累積することによって得ている。検出したCKVのデジタル数値の位相と基準信号FREFのデジタル数値の位相との間の位相誤差は、これら２つのデジタル数値を加減算器１２２において単純に算術減算することによって得られる。

VCOの発振周波数が高い場合には、インバータの遅延時間で決定される関連技術の時間デジタル変換回路では、CKV周期に対する時間分解能を十分小さくできない。そのため、本実施の形態では、ある一定の遅延素子により遅延させた基準信号を用いて、基準信号１周期内に複数回の位相比較を行わせる。これにより、VCOの発振周波数がより高速化されても高い精度で発振周波数を制御できるようにしている。
位相検出器５３では、CKVのクロック遷移の数をラッチLT4にてカウントし、さらにこのカウント値を遅延素子６１により遅延させた基準信号fR1を用いてラッチLT5により累積する。累積後ラッチされた値は、位相検出器５１の目標出力より、遅延素子６１の遅延量に相当するCKV立ち上がりエッジのカウント数だけ大きくなっているはずである。そのカウント数に見合うカウント数をカウンタ１３１で検出して、加減算器１２３で加減算することにより、遅延させた基準信号のタイミングでの位相比較ができる。上述した２つの位相誤差は、マルチプレクサ１２６によって、合成され、デジタルループフィルタ１０３によって、高速成分が取り除かれた後に、発振器への利得調整などの処理を行うインターフェイス回路１０７を介して、発振器に帰還されている。

これにより、基準信号の１周期内に２回の位相比較が行われたことになる。このように遅延した基準信号を複数用意すれば、CKVの１周期以内の時間分解能を高くしなくとも、高い精度で発振周波数を制御できると共にPLLの位相雑音を低減することが可能となる。

［第２の実施の形態］
図２は、本発明の第２の実施の形態を説明するためのPLLの位相比較部のブロック図である。この回路は、図１で説明した、位相比較部で遅延素子６１の遅延時間から、どのようにVCO立ち上がりエッジのカウント数を抽出するかを詳細に示した図である。この形態では、基準信号の約1/2周期の遅延を持つ遅延素子６１及び６２を用いて、遅延させた基準信号を生成する手段と、基準信号間の遅延量を計測する回路が付加されている。遅延素子６１、６２は、たとえばインバータ回路の多段構成で実現され、この形態では、２つの遅延素子で基準信号約１周期分の遅延を生成している。したがって、基準信号fR1は、入力された元の基準信号から、約1/2周期だけ遅延しており、基準信号fR2は約１周期分だけ遅延しているとし、各々の遅延量は同一を仮定している。位相検出器５７では、遅延素子６１及び６２により約１周期遅延させた基準信号を用いて、ラッチLT6、LT7によりCKVのエッジを累積しており、累積後ラッチされた値は、位相検出器５２の出力より、遅延素子２段分の遅延量に相当するCKV立ち上がりエッジのカウント数だけ大きくなっているはずである。したがって、これらの累積結果の差を加減算器１２４で計算し、その結果を除算器８６において２で除す。その除算結果は、遅延素子１段分のCKVカウント数に相当する。

基準信号FREFの位相ΦＲ０１は、当該信号の立ち上がりごとに、位相検出器５１で目標逓倍数を示す周波数制御語FCWを累積することによって得られる。発振器の出力信号CKVの位相ΦＶ０１は、その立ち上がりエッジのクロック遷移の数を位相検出器５２で累積することによって得られる。検出したVCOと基準信号FREFとの間の位相誤差は、上述した２つのデジタル数値を加減算器１２２において単純に算術減算することによって得られる。

位相検出器５３は、遅延素子６１により遅延させた基準信号fR1を用いて、CKVのエッジを累積する。累積後ラッチされたデジタル位相値ΦＶ０２は、位相検出器５１の目標出力より、遅延素子６１の遅延量に相当するCKV立ち上がりエッジのカウント数だけ大きくなっているはずである。そのカウント数に見合うカウント数（Φ０）を以下のように算出している。位相検出器５７で、CKVのクロック数をFREFの遅延素子６１、６２分遅れた基準信号fR2で累算して、CKVの位相ΦＶ００を検出する。これと位相検出器５２の出力であるΦＶ０１とを加減算器１２４にて加減算し、その結果を除算器８６にて２で除して遅延素子１段分のCKVのカウント数Φ０を算出する。基準信号fR1での位相誤差は、位相検出器５１の出力（ΦＲ０１）と除算器８６の出力（Φ０）との和と、位相検出器５３の出力（ΦＶ０２）とを加減算器１２３にて加減算して得ている。これら２つの位相誤差は、マルチプレクサ１２６によって、合成され、デジタルフィルタによって、高速成分が取り除かれた後に、発振器への利得調整などの処理を行うインターフェイス部を介して、発振器に帰還されている。

これにより、基準信号の１周期内に２回の位相比較が行われたことになる。このように遅延した基準信号を複数用意すれば、CKVの１周期以内の時間分解能を高くしなくとも、高精度の周波数制御が可能になると共にPLLの位相雑音を低減することが可能となる。

図３は、その動作をタイムチャートで表したものである。位相検出器５７の出力は、位相検出器５２の出力に対して、図で示した時間だけ余分にVCOの出力信号CKVのエッジを累積しているので、積算した値の差は、遅延素子２段分に相当している。これを２で除算すると、遅延素子１段分のカウント数が算出できる。この様に、複数の遅延素子を用いてカウント数を算出することにより、遅延量を正確に見積もることが可能となる。

［第３の実施の形態］
図４は、本発明の第３の実施の形態を説明するためのPLLの位相比較部のブロック図である。この形態では、基準信号の約1/4周期の遅延時間を有する遅延素子６１−６４を用いて遅延した基準信号fR1−fR4を生成し、位相検出器５７において、fR4によりCKVのクロック遷移の数を累算する。その累算値と位相検出器５２の出力とを加減算して基準信号の約１周期分のCKVのクロック遷移の数を算出し、その算出値を除数２の除算器８６、８７で除して、基準信号の約1/4周期−3/4周期でのCKVのクロック遷移の数を算出している。

基準信号の遅延が無い場合の位相誤差は、基準信号の位相検出器５１とCKVの位相検出器５２の出力を直接比較して算出している。基準信号の1/4周期の遅延タイミングでの位相誤差は、位相検出器５１と位相検出器５３の出力差に、遅延素子４段分の遅延分だけのCKVのカウント数を算出した値を４で除算した値を加算して求めている。

基準信号を、その1/2周期だけ遅延させたタイミングでの位相誤差は、同様に基準信号の位相検出器５１の出力とCKVの位相検出器５４の出力との間の位相誤差に、遅延素子２段分のCKVカウント数を加算して求めている。

基準信号を3/4周期だけ遅延させたタイミングでの位相誤差は、位相検出器５１の出力から、位相検出器５５で求めた遅延素子３段分多いCKVカウント数を減算し、更に、遅延素子４段分のCKVカウント数の1/2及び1/4を加算して求めている。
これらの結果を、マルチプレクサ１２６で合成し、その出力で発振器を制御して高精度に周波数制御を行なうことが可能になる。

以上、好ましい実施の形態について説明したが、本発明はこれら実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲内において適宜の変更が可能なものである。例えば、実施の形態では遅延量を1/2周期や、1/4周期としていたが、これに限定されず、1/3周期や1/5周期としてもよい。また、実施の形態では遅延素子を４段重ねていたがこれに限定されず、より多いまたは少ない段数を接続するものであってもよい。
この出願は、２００８年３月３１日に出願された日本出願特願２００８−０８９４６５を基礎とする優先権を主張し、その開示の全てをここに取り込む。

本発明は、フェーズロックドループ（PLL：Phase Locked Loop）に内蔵された電圧制御発振器の発振クロックと基準クロックとの位相差をデジタル信号として検出する位相比較器と、この位相比較器の出力によってデジタル的に制御される電圧制御発振器を有する周波数シンセサイザとその発振器の発振周波数製造方法に適用することができる。

Claims (6)

1. 基準信号が入力される遅延手段と、
   基準信号の対象信号に対する目標逓倍数である周波数制御語が入力され周波数制御語の累積数を前記基準信号のタイミングでラッチする第１の位相検出手段と、
   対象信号が入力されそのカウント値を前記基準信号の出力のタイミングでラッチする第２の位相検出手段と、
   対象信号が入力されそのカウント値を前記遅延手段の出力のタイミングでラッチする第３の位相検出手段と、
   対象信号が入力され、前記遅延手段の遅延時間分の前記対象信号のパルス数をカウントするカウント手段と、
   第１の位相検出手段の出力と第２の位相検出手段の出力との加減算を行なう第１の加減算手段と、
   第１の位相検出手段の出力と前記カウント手段の出力の和と第２の位相検出手段の出力との加減算を行なう第２の加減算手段と、
   前記第１、第２の加減算手段の出力が入力されそれらを交互に出力する信号切り換え手段と、
   前記信号切り換え手段の出力により制御される発振手段と、
   を備えた周波数シンセサイザ。
2. 基準信号が入力される、遅延時間が前記基準信号の周期の概略１／ｎ（ｎは２以上の整数）である遅延手段をｎ段縦列接続してなる遅延回路と、
   基準信号の対象信号に対する目標逓倍数である周波数制御語が入力され周波数制御語の累積数を前記基準信号のタイミングでラッチする第１の位相検出手段と、
   対象信号が入力されそのカウント値を前記基準信号および各遅延手段の出力のタイミングでラッチする（ｎ＋１）個の位相検出手段〔それぞれの位相検出手段を第２、第３、…、第（ｎ＋１）、第（ｎ＋２）の位相検出手段とする〕と、
   前記第２の位相検出手段の出力と第（ｎ＋２）の位相検出手段の出力との加減算を行なう第１の加減算手段と、
   前記第１の加減算手段の出力の除算を行ない、第３、…、第（ｎ＋１）の位相検出手段でのラッチタイミングの遅れ時間に対応するパルス数を算出する除算手段と、
   前記第１の位相検出手段の出力と前記第２の位相検出手段の出力との加減算を行なう第２の加減算手段と、
   前記第１の位相検出手段の出力と、第３、第４、…、第（ｎ＋１）の位相検出手段の出力と、前記除算手段の出力である第３、第４、…、第（ｎ＋１）の位相検出手段でのラッチタイミングの遅れ時間に対応するパルス数との加減算を行なう（ｎ−１）個の加減算手段〔それぞれの加減算手段を第３、第４、…、第（ｎ＋１）の加減算手段とする〕と、
   前記第２、第３、…、第（ｎ＋１）の加減算手段の出力が入力されそれらを順次出力する信号切り換え手段と、
   前記信号切り換え手段の出力により制御される発振手段と、
   を備えた周波数シンセサイザ。
3. 前記除算手段は、遅延手段段数で除算を行ない、ｋ〔ｋは、１、２、…、（ｎ−１）〕段目までの遅延手段の遅れ時間に対応する対象信号の数を算出することを特徴とする請求項２に記載の周波数シンセサイザ。
4. 遅延手段の段数を、２の倍数とし、除算をビットシフトで行うことを特徴とする請求項２または３に記載の周波数シンセサイザ。
5. 基準信号が入力される、遅延時間が前記基準信号の周期程度ないしそれ以下の遅延素子の遅延時間を対象信号によって計測し、
   基準信号の対象信号に対する目標逓倍数である周波数制御語を累積することによって基準信号の位相信号を取得し、
   対象信号の第１の位相信号を、対象信号のカウント値を前記基準信号の出力のタイミング累積することによって取得し、
   対象信号の第２の位相信号を、対象信号のカウント値を前記遅延素子の出力のタイミング累積することによって取得し、
   第１の位相差信号を、基準信号の位相信号と対象信号の第１の位相信号とから算出し、
   第２の位相差信号を、前記遅延時間の計測値と基準信号の位相信号と対象信号の第２の位相信号とから算出し、
   前記第１の位相差信号と前記第２の位相差信号とを交互に用いて発振器の発振周波数を制御する発振器の発振周波数制御方法。
6. 基準信号が入力される、遅延時間が前記基準信号の周期の概略１／ｎ（ｎは２以上の整数）である遅延素子をｎ段縦列接続してなる遅延回路の遅延時間を対象信号によって計測し、その結果に基づいてｋ〔ｋは、１、２、…、（ｎ−１）〕段目までの遅延時間を算出し、
   基準信号の対象信号に対する目標逓倍数である周波数制御語を累積することによって基準信号の位相信号を取得し、
   対象信号の第１の位相信号を、対象信号のカウント値を前記基準信号の出力のタイミングで累積することによって取得し、
   対象信号の第２、第３、…、第ｎの位相信号を、対象信号のカウント値を前記基準信号の１、２、…、（ｎ−１）段目の遅延素子の出力のタイミングで累積することによって取得し、
   第１の位相差信号を、基準信号の位相信号と対象信号の第１の位相信号とから算出し、
   第２、第３、…、第ｎの位相差信号を、１、２、…、（ｎ−１）段目の遅延素子までの前記遅延時間と基準信号の位相信号と対象信号の第２、第３、…、第ｎの位相信号とから算出し、
   前記第１から前記第ｎまでの位相差信号を順次用いて発振器の発振周波数を制御する発振器の発振周波数制御方法。

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