JP6769051B2

JP6769051B2 - 時間計測回路及びそれを備える温度センサ回路

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Publication number: JP6769051B2
Application number: JP2016043628A
Authority: JP
Inventors: 英人嶋田; 水野　健太朗; 健太朗水野
Original assignee: Toyota Central R&D Labs Inc
Current assignee: Toyota Central R&D Labs Inc
Priority date: 2016-03-07
Filing date: 2016-03-07
Publication date: 2020-10-14
Anticipated expiration: 2036-03-07
Also published as: JP2017163210A

Description

本明細書で開示する技術は、時間計測回路に関する。本明細書で開示する技術はさらに、時間計測回路を備える温度センサ回路にも関する。

クロック信号を利用して時間を計測する時間計測回路が知られている。このような時間計測回路は、様々な場面で必要とされている。例えば、特許文献１は、この種の時間計測回路を備える温度センサ回路を開示する。特許文献１の温度センサ回路では、第１パルス信号を遅延させた第２パルス信号が生成され、時間計測回路がその第２パルス信号の遅延時間をクロック信号に基づいてカウントする。第２パルス信号の遅延時間が温度依存特性を有するので、カウント数から温度が測定される。

図１０に、クロック信号を利用して時間を計測する時間計測回路のタイミングチャートを例示する。タイミングＴ１で立ち上がる第１パルス信号Ｐ１とタイミングＴ２で立ち上がる第２パルス信号Ｐ２のエッジ間が計測の対象時間である。時間計測回路は、この対象時間をクロック信号ＣＬＫに基づいてカウントする。

特開２０１３−１８５９８５号公報

図１１に、対象時間の終了タイミング（第２パルス信号Ｐ２の立ち上がりエッジのタイミングＴ２に対応する）におけるタイミングチャートの詳細を示す。この例では、対象時間の終了タイミングＴ２の直前におけるクロック信号ＣＬＫの立ち上がりエッジであるタイミングＴ３のときのカウント数Ｃ_Ｎが、対象時間の計測結果として出力される。図１１に示すように、タイミングＴ３とＴ２の間の時間は計測の対象時間に含まれるものの、時間計測回路はこの時間を計測することができない。このように、時間計測回路は、対象時間の終了タイミングにおいて、クロック信号の周期よりも短い時間を計測することができない。より正確に時間を計測することができる時間計測回路が必要とされている。さらに、より正確に温度を測定するために、そのような時間計測回路を備える温度センサ回路も必要とされている。

本明細書で開示する時間計測回路の一実施形態は、第１パルス信号と第２パルス信号のエッジ間に対応する対象時間を計測する。時間計測回路の一実施形態は、発振回路、カウンタ回路及び差分時間計測回路を備える。発振回路は、クロック信号を生成する。カウンタ回路は、対象時間をクロック信号に基づいてカウントする。差分時間計測回路は、第２パルス信号のエッジから第２パルス信号のエッジ直後のクロック信号のエッジまでに対応する時間を計測し、その時間をクロック信号の周期から引いた差分時間を計測する。対象時間が、カウンタ回路のカウント数に対応する時間と差分時間の合計に基づいて計測される。

上記実施形態の時間計測回路によると、計測される差分時間が、対象時間の終了タイミングの直前のクロック信号のエッジから対象時間の終了タイミングまでの時間に対応する。このため、上記実施形態の時間計測回路は、正確に対象時間を計測することができる。

本明細書で開示する温度センサ回路の一実施形態は、発振回路、遅延回路、カウンタ回路及び差分時間計測回路を備える。発振回路は、クロック信号を生成する。遅延回路は、第１パルス信号を遅延させた第２パルス信号を生成する。第２パルス信号の遅延時間は、温度依存特性を有する。カウンタ回路は、第１パルス信号と第２パルス信号のエッジ間に対応する遅延時間をクロック信号に基づいてカウントする。差分時間計測回路は、第２パルス信号のエッジから第２パルス信号のエッジ直後のクロック信号のエッジまでに対応する時間を計測し、その時間をクロック信号の周期から引いた差分時間を計測する。第２パルス信号の遅延時間が、カウンタ回路のカウント数に対応する時間と差分時間の合計に基づいて計測される。

上記実施形態の温度センサ回路によると、計測される差分時間が、第２パルス信号の遅延時間の終了タイミングの直前のクロック信号のエッジから遅延時間の終了タイミングまでの時間に対応する。このため、上記実施形態の温度センサ回路は、第２パルス信号の遅延時間を正確に計測することができるので、正確に温度を測定することができる。

温度センサ回路の概略を示すブロック図である。発振回路に含まれるリングオシレータの概略を示す図である。遅延回路に含まれるインバータチェーンの概略を示す図である。リングオシレータ及びインバータチェーンを構成するＣＭＯＳインバータの回路図である。差分時間計測回路の概略を示す図である。差分時間計測回路の遅延ユニットに含まれる遅延素子を構成する一対のＣＭＯＳインバータの回路図である。温度センサ回路の動作の様子を示すタイミングチャートである。温度センサ回路の動作の様子を示すタイミングチャートであり、遅延時間の終了タイミングにおけるタイミングチャートの詳細を示す。他の例の差分時間計測回路の概略を示す図である。従来の時間計測回路の動作の様子を示すタイミングチャートである。従来の時間計測回路の動作の様子を示すタイミングチャートであり、計測の対象時間の終了タイミングにおけるタイミングチャートの詳細を示す。

以下、本明細書で開示される技術の特徴を整理する。なお、以下に記す事項は、各々単独で技術的な有用性を有している。

本明細書で開示する時間計測回路の一実施形態は、第１パルス信号と第２パルス信号のエッジ間に対応する対象時間を計測するものであり、様々な用途で用いられることが可能である。時間計測回路の一実施形態は、発振回路、カウンタ回路及び差分時間計測回路を備えていてもよい。発振回路は、クロック信号を生成する。カウンタ回路は、対象時間をクロック信号に基づいてカウントする。差分時間計測回路は、第２パルス信号のエッジから第２パルス信号のエッジ直後のクロック信号のエッジまでに対応する時間を計測し、その時間をクロック信号の周期から引いた差分時間を計測する。本明細書で開示する時間計測回路はさらに、第２パルス信号のエッジ直後のクロック信号のエッジに同期する制御信号を生成する制御回路を備えていてもよい。この場合、差分時間計測回路は、第２パルス信号と制御信号のエッジ間に対応する時間を計測し、その時間をクロック信号の周期から引いた差分時間を計測するように構成されていてもよい。本明細書で開示する時間計測回路では、対象時間が、カウンタ回路のカウント数に対応する時間と差分時間の合計に基づいて計測される。

本明細書で開示する温度センサ回路の一実施形態は、発振回路、遅延回路、カウンタ回路及び差分時間計測回路を備えていてもよい。発振回路は、クロック信号を生成する。遅延回路は、第１パルス信号を遅延させた第２パルス信号を生成する。第２パルス信号の遅延時間は、温度依存特性を有する。カウンタ回路は、第１パルス信号と第２パルス信号のエッジ間に対応する遅延時間をクロック信号に基づいてカウントする。差分時間計測回路は、第２パルス信号のエッジから第２パルス信号のエッジ直後のクロック信号のエッジまでに対応する時間を計測し、その時間をクロック信号の周期から引いた差分時間を計測する。本明細書で開示する温度センサ回路はさらに、第２パルス信号のエッジ直後のクロック信号のエッジに同期する制御信号を生成する制御回路を備えていてもよい。この場合、差分時間計測回路は、第２パルス信号と制御信号のエッジ間に対応する時間を計測し、その時間をクロック信号の周期から引いた差分時間を計測するように構成されていてもよい。本明細書で開示する温度センサ回路では、第２パルス信号の遅延時間が、カウンタ回路のカウント数に対応する時間と差分時間の合計に基づいて計測される。

本明細書で開示する時間計測回路又は温度センサ回路の一実施形態では、差分時間計測回路が、Ｎ段並列の遅延ユニット並列回路及びラッチ回路を有していてもよい。遅延ユニット並列回路では、各々の段に遅延ユニットが設けられており、遅延ユニットの各々に第２パルス信号が入力しており、段数の増加に伴って遅延ユニットが第２パルス信号を遅延させる遅延時間が増加する。ラッチ回路は、遅延ユニットの各々の出力を制御信号のエッジに同期してラッチする。この態様の差分時間計測回路は、ファンアウトによる遅延が抑えられるので、高い時間分解能を有することができる。

本明細書で開示する時間計測回路又は温度センサ回路の一実施形態では、遅延ユニットの各々が、段数に一致した個数の遅延素子が直列接続して構成されていてもよい。この場合、遅延ユニット並列回路の段数のＮは、クロック信号の周期をＴ_ＲＯとし、遅延素子の遅延時間をＴ_Ｄとすると、Ｔ_ＲＯ／Ｔ_Ｄ−１である。この態様によると、遅延ユニット並列回路は、クロック信号の周期Ｔ_ＲＯに対応した段数を有することができる。このため、差分時間計測回路で得られるデジタル値から差分時間を容易に計測することができる。また、必要に応じて、差分時間計測回路で得られるデジタル値を反転して差分時間を計測してもよい。このような実施形態を具現化する一態様では、発振回路が、（Ｎ＋１）個のＣＭＯＳインバータがリング状に接続されているリングオシレータを有していてもよい。遅延素子の各々は、直列接続されている一対のＣＭＯＳインバータを有していてもよい。リングオシレータのＣＭＯＳインバータの遅延時間と遅延素子のＣＭＯＳインバータの遅延時間が一致してもよい。あるいは、このような実施形態を具現化する他の一態様では、発振回路が、（Ｎ＋１）個のＣＭＯＳインバータがリング状に接続されているリングオシレータを有していてもよい。遅延素子の各々は、１個のＣＭＯＳインバータを有していてもよい。リングオシレータのＣＭＯＳインバータの遅延時間と遅延素子のＣＭＯＳインバータの遅延時間が一致していてもよい。ラッチ回路は、遅延ユニット並列回路の奇数段に対応するラッチ特性と遅延ユニット並列回路の偶数段に対応するラッチ特性が逆であってもよい。

図１に示されるように、温度センサ回路１は、１チップ化された回路であり、発振回路２、分周回路３、遅延回路４、カウンタ回路５、制御回路６及び差分時間計測回路７を備える。

発振回路２は、クロック信号ＣＬＫを生成するように構成されている。クロック信号ＣＬＫは、例えばデューティー比が５０％の矩形波である。分周回路３は、クロック信号ＣＬＫを低い周波数の低周波信号Ｓ１に変換するように構成されている。分周回路３は、例えばクロック信号ＣＬＫの周波数を１／１０２４倍又は１／２０４８倍に低周波化する。遅延回路４は、低周波信号Ｓ１（特許請求の範囲に記載の第１パルス信号の一例）を遅延させた遅延信号Ｓ２（特許請求の範囲に記載の第２パルス信号の一例）を生成するように構成されている。

カウンタ回路５は、低周波信号Ｓ１と遅延信号Ｓ２の時間差（遅延信号Ｓ２の遅延時間に相当する）をクロック信号ＣＬＫに基づいてカウントするように構成されている。カウンタ回路５は、低周波信号Ｓ１の立ち上がりエッジでカウンタ値をリセットし、遅延信号Ｓ２の立ち上がりエッジでカウンタ値をラッチするように構成されている。また、カウンタ回路５は、その計測されたクロック数をデジタル出力値Ｄｉとして出力するように構成されている。

制御回路６は、遅延信号Ｓ２の立ち上がりエッジ直後のクロック信号ＣＬＫの立ち上がりエッジに同期して立ち上がる制御信号Ｓ３を生成するように構成されている。例えば、制御回路６は、遅延信号Ｓ２がＤ端子に入力し、クロック信号ＣＬＫの立ち上がりエッジでラッチされるように、Ｄ型フリップフロップで構成されている。

差分時間計測回路７は、遅延信号Ｓ２の立ち上がりエッジと制御信号Ｓ３の立ち上がりエッジの間の時間を計測し、その時間をクロック信号ＣＬＫの周期から引いた差分時間を計測するように構成されている。差分時間計測回路７は、その計測された差分時間をデジタル出力値Ｄｄとして出力するように構成されている。後述するように、温度センサ回路１は、カウンタ回路５のデジタル出力値Ｄｉと差分時間計測回路７のデジタル出力値Ｄｄの合計から温度を測定するように構成されている。

図２に示されるように、発振回路２は、複数の第１インバータＩＮＶ１がリング状に接続されたリングオシレータで構成されている。発振回路２が生成するクロック信号ＣＬＫの周期Ｔ_ＲＯは、以下の数式１で表される。

ここで、Ｍは第１インバータＩＮＶ１の段数（Ｍ≧３）であり、Ｔ_１は第１インバータＩＮＶ１の１段あたりの遅延時間である。この例では、リングオシレータは、９段の第１インバータＩＮＶ１を有する。このため、発振回路２が生成するクロック信号ＣＬＫの周期Ｔ_ＲＯは、１８Ｔ_１となる。

図３に示されるように、遅延回路４は、複数の第２インバータＩＮＶ２が直列接続されたインバータチェーンで構成されている。この例では、インバータチェーンは、５０段の第２インバータＩＮＶ２を有する。

図４に示されるように、リングオシレータの第１インバータＩＮＶ１とインバータチェーンの第２インバータＩＮＶ２はいずれも、正電源ライン（Ｖｄｄライン）と負電源ライン（Ｖｓｓ）の間に直列に接続された第１トランジスタＴｒ１と第２トランジスタＴｒ２を有するＣＭＯＳを備える。第１トランジスタＴｒ１は、ｐ型のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）であり、ソースがＶｄｄラインに接続されており、ドレインが第２トランジスタＴｒ２のドレインに接続されている。第２トランジスタＴｒ２は、ｎ型のＭＯＳＦＥＴであり、ドレインが第１トランジスタＴｒ１のドレインに接続されており、ソースが負電源ラインＶｓｓに接続されている。第１トランジスタＴｒ１と第２トランジスタＴｒ２の接続点が、次段のＣＭＯＳインバータを構成するトランジスタのゲートに接続されている。

温度センサ回路１では、リングオシレータの第１インバータＩＮＶ１を構成するトランジスタＴｒ１，Ｔｒ２によるチャネル長変調効果とインバータチェーンの第２インバータＩＮＶ２を構成するトランジスタＴｒ１，Ｔｒ２によるチャネル長変調効果が異なるように構成されていることを特徴としている。具体的には、ゲート幅を一定としたときに、第１インバータＩＮＶ１を構成するトランジスタＴｒ１，Ｔｒ２のゲート長が、第２インバータＩＮＶ２を構成するトランジスタＴｒ１，Ｔｒ２のゲート長よりも短く構成されている。なお、この例では、第１インバータＩＮＶ１の第１トランジスタＴｒ１のゲート長が第２インバータＩＮＶ２の第１トランジスタＴｒ１のゲート長よりも短く、さらに、第１インバータＩＮＶ１の第２トランジスタＴｒ２のゲート長が第２インバータＩＮＶ２の第２トランジスタＴｒ２のゲート長よりも短い。この例に代えて、第１インバータＩＮＶ１の第１トランジスタＴｒ１と第２トランジスタＴｒ２のいずれか一方のゲート長のみが短くてもよい。

通常、トランジスタＴｒ１，Ｔｒ２は、低温よりも高温で動作電流が小さくなり、動作速度が低下する。このため、リングオシレータの第１インバータＩＮＶ１では、低温よりも高温で動作速度が低下するので、発振するクロック信号ＣＬＫの周期が増加する（周波数が低下する）。すなわち、クロック信号ＣＬＫの周期は、温度に対して略一次関数で増加する正の温度依存特性を有している。また、インバータチェーンの第２インバータＩＮＶ２でも、低温よりも高温で動作速度が低下するので、遅延信号Ｓ２の遅延時間が増加する。すなわち、遅延信号Ｓ２の遅延時間も、温度に対して略一次関数で増加する正の温度依存特性を有している。ここで、チャネル長変調効果とは、ＩＶ特性の飽和領域における電流増加量をいう。このため、チャネル長変調効果が異なるとは、ＩＶ特性の飽和領域における電流増加量が異なることをいう。本実施例では、リングオシレータの第１インバータＩＮＶ１を構成するトランジスタＴｒ１，Ｔｒ２のゲート長がインバータチェーンの第２インバータＩＮＶ２を構成するトランジスタＴｒ１，Ｔｒ２のゲート長よりも短いので、ＩＶ特性の飽和領域における電流増加量に関しては、第１インバータＩＮＶ１を構成するトランジスタＴｒ１，Ｔｒ２の方が第２インバータＩＮＶ２を構成するトランジスタＴｒ１，Ｔｒ２よりも大きい。このため、低温から高温に変化したときに、リングオシレータのトランジスタＴｒ１，Ｔｒ２での電流変化量は相対的に小さく、インバータチェーンのトランジスタＴｒ１，Ｔｒ２での電流変化量は相対的に大きくなる。この結果、低温から高温に変化したときに、リングオシレータの動作速度の低下量が相対的に小さく、インバータチェーンの動作速度の低下量が相対的に大きくなる。

温度センサ回路１では、リングオシレータの第１インバータＩＮＶ１を構成するトランジスタＴｒ１，Ｔｒ２のチャネル長変調効果とインバータチェーンの第２インバータＩＮＶ２を構成するトランジスタＴｒ１，Ｔｒ２のチャネル長変調効果が異なっており、このため、本実施例では、低温から高温に変化したときに、リングオシレータの動作速度の低下量とインバータチェーンの動作速度の低下量が異なっており、リングオシレータで生成されるクロック信号ＣＬＫの温度依存特性とインバータチェーンで生成される遅延信号Ｓ２の温度依存特性が異なっている。上記したように、クロック信号ＣＬＫの周期は、温度に対して略一次関数で増加する正の温度依存特性を有している。遅延信号Ｓ２の遅延時間も、温度に対して略一次関数で増加する正の温度依存特性を有している。さらに、遅延信号Ｓ２の遅延時間の温度に対する変化率（基準温度の遅延時間を「１」としたときの任意温度における遅延時間の比）がクロック信号ＣＬＫの周期の温度に対する変化率（基準温度の周期を「１」としたときの任意温度における周期の比）よりも大きい関係となっており、双方の温度依存特性が異なっている。

このように、リングオシレータで生成されるクロック信号ＣＬＫの温度依存特性とインバータチェーンで生成される遅延信号Ｓ２の温度依存特性が相違していると、カウンタ回路５で計測されるクロック数が温度に対して変動する。温度センサ回路１では、クロック信号ＣＬＫの温度依存特性と遅延信号Ｓ２の温度依存特性の相違を利用して温度情報を含むデジタル出力値Ｄｉを得ることができる。

図５に示されるように、差分時間計測回路７は、Ｎ段並列の遅延ユニット並列回路１２及びラッチ回路１４を有する。遅延ユニット並列回路１２は、各々の段に設けられている遅延ユニット１２_１−１２_Ｎを有する。遅延ユニット１２_１−１２_Ｎの各々に遅延信号Ｓ２が入力する。遅延ユニット１２_１−１２_Ｎの各々は、１又は複数の遅延素子１１が直列接続されて構成されている。遅延ユニット並列回路１２では、遅延ユニット１２_１−１２_Ｎの各々が、段数の増加に伴って直列接続される遅延素子１１の個数が増加するように構成されており、具体的には、段数に一致した個数の遅延素子１１が直列接続して構成されている。図５に示されるように、１段目には１個の遅延素子１１で構成される遅延ユニット１２_１が設けられており、２段目には２個の遅延素子１１で構成される遅延ユニット１２_２が設けられており、３段目には３個の遅延素子１１で構成される遅延ユニット１２_３が設けられており、Ｎ段目にはＮ個の遅延素子１１で構成される遅延ユニット１２_Ｎが設けられている。これにより、遅延ユニット１２_１−１２_Ｎが遅延信号Ｓ２を遅延させる遅延時間が、段数の増加に伴って増加する。

図６に示されるように、遅延素子１１は、直列接続された一対の第３インバータＩＮＶ３を有する。遅延素子１１を構成する第３インバータＩＮＶ３は、発振回路２を構成する第１インバータＩＮＶ１と同一形態のＣＭＯＳで構成されている。即ち、遅延素子１１の第３インバータＩＮＶ３を構成するトランジスタＴｒ１，Ｔｒ２によるチャネル長変調効果と発振回路２の第１インバータＩＮＶ１を構成するトランジスタＴｒ１，Ｔｒ２によるチャネル長変調効果が一致しており、第３インバータＩＮＶ３の遅延時間と第１インバータＩＮＶ１の遅延時間が一致する。

図５に示されるように、ラッチ回路１４は、Ｎ個のラッチユニット１４_１−１４_Ｎを有する。ラッチユニット１４_１−１４_Ｎの各々は、遅延ユニット１２_１−１２_Ｎの各々に対応して設けられている。ラッチユニット１４_１−１４_Ｎの各々は、遅延ユニット１２_１−１２_Ｎの各々の出力がＤ端子に入力し、制御回路６（図１参照）からの制御信号Ｓ３の立ち上がりエッジでラッチされるように、Ｄ型フリップフロップで構成されている。

図７に、温度センサ回路１が遅延信号Ｓ２の遅延時間を計測する様子を示す。この例では、タイミングＴ１からタイミングＴ２までの時間が遅延信号Ｓ２の遅延時間に相当する。タイミングＴ１が低周波信号Ｓ１の立ち上がりエッジに対応し、タイミングＴ２が遅延信号Ｓ２の立ち上がりエッジに対応する（図１及び図３参照）。

上記したように、温度センサ回路１では、カウンタ回路５がクロック信号ＣＬＫに基づいて遅延信号Ｓ２の遅延時間をカウントすることで、実質的な遅延時間に対応したデジタル出力値Ｄｉが得られる。温度センサ回路１ではさらに、遅延信号Ｓ２の遅延時間の終了タイミングＴ２において、差分時間計測回路７を利用して、クロック信号ＣＬＫの周期よりも短い時間を高分解能で計測する。その様子を図８に示す。

図８に、遅延信号Ｓ２の遅延時間の終了タイミングＴ２におけるタイミングチャートの詳細を示す。この例では、遅延信号Ｓ２の遅延時間の終了タイミングＴ２の直前においてクロック信号ＣＬＫが立ち上がるタイミングＴ３のときのカウント数がＣ_Ｎである。このカウント数Ｃ_Ｎが上記したデジタル出力値Ｄｉに対応する。遅延信号Ｓ２の遅延時間の終了タイミングＴ２の直後においてクロック信号ＣＬＫが立ち上がるタイミングＴ４のときのカウント数がＣ_Ｎ+１である。上記したように、制御信号Ｓ３は、タイミングＴ４に同期して立ち上がる信号である。差分時間計測回路７は、まずタイミングＴ２とタイミングＴ４の間の時間を計測し、その計測した時間をクロック信号の周期から引くことで、タイミングＴ３とタイミングＴ２の間の時間、即ち、計測したい時間を求める。

上記したように、差分時間計測回路７は、段数の増加に伴って遅延信号Ｓ２を順次遅延させる遅延ユニット並列回路１２を有する。差分時間計測回路７のラッチ回路１４は、制御信号Ｓ３に同期して順次遅延する遅延信号Ｓ２をラッチする。このため、ラッチ回路１４の各々からの出力Ｄ_１−Ｄ_Ｎのうちの、遅延信号Ｓ２の立ち上がりエッジから制御信号Ｓ３の立ち上がりエッジまでの時間に対応する出力Ｄ_１−Ｄ_Ｎが「１」となる。即ち、「１」となるビット数が、タイミングＴ２とタイミングＴ４の間の時間に対応する。

ここで、差分時間計測回路７の遅延ユニット並列回路１２に含まれる遅延素子１１の遅延時間をＴ_Ｄとすると、この遅延時間Ｔ_Ｄが遅延ユニット並列回路１２の時間分解能である。遅延ユニット並列回路１２の段数のＮは、以下の数式を満たすように設定されている。

上記したように、遅延素子１１を構成する第３インバータＩＮＶ３は、発振回路２を構成する第１インバータＩＮＶ１と同一形態である。このため、第１インバータＩＮＶ１の遅延時間をＴ_１とすると、一対の第３インバータＩＮＶ３で構成される遅延素子１１の遅延時間Ｔ_Ｄは、２Ｔ_１となる。また、数式１で示すように、発振回路２が生成するクロック信号ＣＬＫの周期Ｔ_ＲＯは、２Ｍ・Ｔ_１であり、この例では１８Ｔ_１（Ｍ＝９）である。このため、遅延ユニット並列回路１２の段数Ｎを８に設定することで、差分時間計測回路７は、クロック信号ＣＬＫの周期に対して８倍の分解能で時間を計測することができる。

遅延ユニット並列回路１２の段数がこのような関係に設定されていると、ラッチユニット１４_１−１４_Ｎの各々からの出力Ｄ_１−Ｄ_Ｎのうちの「０」に対応するビット数が、タイミングＴ３とタイミングＴ２の間の時間、即ち、計測したい時間に対応する。差分時間計測回路７は、ラッチユニット１４_１−１４_Ｎの各々からの出力Ｄ_１−Ｄ_Ｎを反転させることで、計測時間をクロック信号ＣＬＫの周期から引いた差分時間を得ることができる。差分時間計測回路７は、この差分時間をエンコードし、デジタル出力値Ｄｄ（図１参照）として出力する。なお、この例では、ラッチユニット１４_１−１４_Ｎの各々からの出力Ｄ_１−Ｄ_Ｎを反転させることで、差分時間を「１」のビット数として出力する例を示しているが、反転させることなく「０」のビット数として出力してもよい。

このように、温度センサ回路１は、タイミングＴ３とタイミングＴ２の間の時間を高分解能で計測することができる。このため、温度センサ回路１は、カウンタ回路５のデジタル出力値Ｄｉと差分時間計測回路７のデジタル出力値Ｄｄの合計に基づいて、遅延信号Ｓ２の遅延時間をより正確に計測することができる。これにより、温度センサ回路１は、その遅延信号Ｓ２の遅延時間に基づいて、より正確な温度を測定することができる。

また、温度センサ回路１の差分時間計測回路７では、遅延ユニット並列回路１２の遅延ユニット１２_１−１２_ＮがＮ段並列接続して構成されていることを特徴とする。例えば、Ｎ個の遅延素子が直列接続された遅延ユニットを構成し、遅延素子の各々の出力をラッチユニットでラッチしても、差分時間を計測することはできる。しかしながら、このような直列型の遅延ユニットでは、遅延素子の各々の出力とラッチユニットの間の寄生容量により、ファンアウトによる遅延が大きくなり、時間分解能が大きく低下する。一方、並列型の遅延ユニット並列回路１２では、遅延素子１１とラッチユニット１４_１−１４_Ｎの間の寄生容量は、各段で１カ所であり、ファンアウトによる遅延が抑えられる。このため、温度センサ回路１の差分時間計測回路７は、高い時間分解能を有することができる。

図９に、変形例の差分時間計測回路７を示す。この例の差分時間計測回路７では、遅延ユニット１２_１−１２_Ｎを構成する遅延素子１１が、１つの第３インバータＩＮＶ３で構成されていることを特徴とする（図６の一対の第３インバータＩＮＶ３から１つの第３インバータＩＮＶ３を取り除いた例）。さらに、ラッチ回路１４のラッチユニット１４_１−１４_Ｎの各々のラッチ特性が、奇数段と偶数段で逆に構成されていることを特徴とする。具体的には、奇数段のラッチユニット１４_１−１４_Ｎは制御信号Ｓ３の立ち上がりエッジでラッチし、偶数段のラッチユニット１４_１−１４_Ｎは制御信号Ｓ３の立ち下がりエッジでラッチするように構成されている。この例では、遅延ユニット並列回路１２の時間分解能がＴ１となるので、遅延信号Ｓ２の遅延時間をより正確に計測することができる。これにより、温度センサ回路１は、その遅延信号Ｓ２の遅延時間に基づいて、より正確な温度を測定することができる。さらに、この例では、回路面積及び発生ノイズが低減されるという点でも有用である。

以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。

１：温度センサ回路
２：発振回路
３：分周回路
４：遅延回路
５：カウンタ回路
６：制御回路
７：差分時間計測回路
１１：遅延素子
１２：遅延ユニット並列回路
１４：ラッチ回路

Claims

第１パルス信号と第２パルス信号のエッジ間に対応する対象時間を計測する時間計測回路であって、
クロック信号を生成する発振回路と、
前記対象時間を前記クロック信号に基づいてカウントするカウンタ回路と、
前記第２パルス信号のエッジ直後の前記クロック信号のエッジに同期する制御信号を生成する制御回路と、
前記第２パルス信号と前記制御信号のエッジ間に対応する時間を計測し、その時間を前記クロック信号の周期から引いた差分時間を計測する差分時間計測回路と、を備えており、
前記差分時間計測回路は、
Ｎ段並列の遅延ユニット並列回路であって、各々の段に遅延ユニットが設けられており、前記遅延ユニットの各々に前記第２パルス信号が入力しており、段数の増加に伴って前記遅延ユニットが前記第２パルス信号を遅延させる遅延時間が増加する、遅延ユニット並列回路と、
前記遅延ユニットの各々の出力を前記制御信号のエッジに同期してラッチするラッチ回路と、を有しており、
前記遅延ユニットの各々は、段数に一致した個数の遅延素子が直列接続して構成されており、
遅延ユニット並列回路の段数のＮは、クロック信号の周期をＴ _ＲＯとし、遅延素子の遅延時間をＴ _Ｄとすると、Ｔ _ＲＯ／Ｔ _Ｄ −１であり、
前記発振回路は、（Ｎ＋１）個のＣＭＯＳインバータがリング状に接続されているリングオシレータを有しており、
前記遅延素子の各々は、１個のＣＭＯＳインバータを有しており、
前記リングオシレータのＣＭＯＳインバータの遅延時間と前記遅延素子のＣＭＯＳインバータの遅延時間が一致しており、
前記ラッチ回路は、前記遅延ユニット並列回路の奇数段に対応するラッチ特性と前記遅延ユニット並列回路の偶数段に対応するラッチ特性が逆であり、
前記カウンタ回路のカウント数に対応する時間と前記差分時間の合計に基づいて前記対象時間が計測される、時間計測回路。
温度センサ回路であって、
クロック信号を生成する発振回路と、
第１パルス信号を遅延させた第２パルス信号を生成する遅延回路であって、前記第２パルス信号の遅延時間が温度依存特性を有する、遅延回路と、
前記第１パルス信号と前記第２パルス信号のエッジ間に対応する遅延時間を前記クロック信号に基づいてカウントするカウンタ回路と、
前記第２パルス信号のエッジ直後の前記クロック信号のエッジに同期する制御信号を生成する制御回路と、
前記第２パルス信号と前記制御信号のエッジ間に対応する時間を計測し、その時間を前記クロック信号の周期から引いた差分時間を計測する差分時間計測回路と、を備えており、
前記差分時間計測回路は、
Ｎ段並列の遅延ユニット並列回路であって、各々の段に遅延ユニットが設けられており、前記遅延ユニットの各々に前記第２パルス信号が入力しており、段数の増加に伴って前記遅延ユニットが前記第２パルス信号を遅延させる遅延時間が増加する、遅延ユニット並列回路と、
前記遅延ユニットの各々の出力を前記制御信号のエッジに同期してラッチするラッチ回路と、を有しており、
前記遅延ユニットの各々は、段数に一致した個数の遅延素子が直列接続して構成されており、
遅延ユニット並列回路の段数のＮは、クロック信号の周期をＴ _ＲＯとし、遅延素子の遅延時間をＴ _Ｄとすると、Ｔ _ＲＯ／Ｔ _Ｄ −１であり、
前記発振回路は、（Ｎ＋１）個のＣＭＯＳインバータがリング状に接続されているリングオシレータを有しており、
前記遅延素子の各々は、１個のＣＭＯＳインバータを有しており、
前記リングオシレータのＣＭＯＳインバータの遅延時間と前記遅延素子のＣＭＯＳインバータの遅延時間が一致しており、
前記ラッチ回路は、前記遅延ユニット並列回路の奇数段に対応するラッチ特性と前記遅延ユニット並列回路の偶数段に対応するラッチ特性が逆であり、
前記カウンタ回路のカウント数に対応する時間と前記差分時間の合計に基づいて前記第２パルス信号の前記遅延時間が計測される、温度センサ回路。