JP6746876B2 - 温度センサ回路 - Google Patents

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本明細書で開示する技術は、温度センサ回路に関する。
特許文献1は、遅延回路が生成する遅延信号の遅延時間の温度に対する温度依存特性を利用して温度を測定する温度センサ回路を開示する。図7に、この温度センサ回路の温度測定の概要を示す。
特許文献1の遅延回路は、パルス波を遅延させた遅延信号を生成する。図7に示されるように、遅延信号は、遅延時間が温度依存特性を有しており、低温時の遅延時間T11よりも高温時の遅延時間T12が長くなるように調整されている。この温度センサ回路は、クロック信号CLKを利用して遅延信号の遅延時間T11,T12を計測することで、温度を測定するように構成されている。
特開2013−185985号公報
特許文献1の温度センサ回路は、パルス波の立ち上がりから遅延信号の立ち上がりまでの遅延時間T11,T12をクロック信号で計測する。例えば、高分解能を目的として高周波のクロック信号CLKを用いると、遅延時間T11,T12を計測するのに要する計測回路のビット数が増大し、回路規模が増大する。本明細書は、回路規模の増大が抑えられた温度センサ回路を提供することを目的とする。
本明細書で開示する温度センサ回路の一実施形態は、第1遅延回路、第2遅延回路及び遅延時間差計測回路を備える。第1遅延回路は、パルス波の立ち上がりから第1遅延時間を遅延した第1遅延信号を生成する。第2遅延回路は、パルス波の立ち上がりから第1遅延時間よりも長い第2遅延時間を遅延した第2遅延信号を生成する。遅延時間差計測回路は、第1遅延信号の立ち上がりから第2遅延信号の立ち上がりまでの遅延時間差をクロック信号で計測する。第1遅延信号の第1遅延時間の温度に対する温度依存特性と第2遅延信号の第2遅延時間の温度に対する温度依存特性が異なる。
上記温度センサ回路では、第1遅延信号の第1遅延時間の温度に対する温度依存特性と第2遅延信号の第2遅延時間の温度に対する温度依存特性が異なるように構成されている。このため、第1遅延信号の立ち上がりから第2遅延信号の立ち上がりまでの遅延時間差は、温度依存特性を有する。上記温度センサ回路は、その遅延時間差をクロック信号で計測するように構成されている。このため、遅延時間の全体をクロック信号で計測しないので、クロック信号をカウントするための遅延時間差計測回路のビット数が抑えられ、回路規模の増大が抑えられる。
温度センサ回路の概略を示すブロック図である。 第1及び第2遅延回路に含まれるインバータチェーンの概略を示す図である。 発振回路に含まれるリングオシレータの概略を示す図である。 リングオシレータ及びインバータチェーンを構成するCMOSインバータの回路図である。 低温時の温度センサ回路の動作の様子を示すタイミングチャートである。 高温時の温度センサ回路の動作の様子を示すタイミングチャートである。 第2遅延回路の変形例の概略を示す図である。 従来の温度センサ回路の動作の様子を示すタイミングチャートである。
以下、本明細書で開示される技術の特徴を整理する。なお、以下に記す事項は、各々単独で技術的な有用性を有している。
本明細書で開示する温度センサ回路の一実施形態は、第1遅延回路、第2遅延回路及び遅延時間差計測回路を備えていてもよい。第1遅延回路は、パルス波の立ち上がりから第1遅延時間を遅延した第1遅延信号を生成する。第2遅延回路は、パルス波の立ち上がりから第1遅延時間よりも長い第2遅延時間を遅延した第2遅延信号を生成する。遅延時間差計測回路は、第1遅延信号の立ち上がりから第2遅延信号の立ち上がりまでの遅延時間差をクロック信号で計測する。第1遅延信号の第1遅延時間の温度に対する温度依存特性と第2遅延信号の第2遅延時間の温度に対する温度依存特性が異なる。第1遅延信号の第1遅延時間と第2遅延信号の第2遅延時間はいずれも、温度に対する温度依存特性を有していてもよい。あるいは、第1遅延信号の第1遅延時間は温度に対して温度依存特性を有しておらず、第2遅延信号の第2遅延時間が温度に対して温度依存特性を有していてもよい。クロック信号は、その周期が温度に対して温度依存特性を有していてもよく、有していなくてもよい。クロック信号の周期が温度に対して温度依存特性を有している場合、その温度依存特性は、第1遅延信号の立ち上がりから第2遅延信号の立ち上がりまでの遅延時間差の温度に対する温度依存特性と異なるのが望ましい。パルス波は、クロック信号を分周して生成してもよい。
第1遅延回路及び第2遅延回路の各々は、CMOSインバータの複数個が直列に接続されているインバータチェーンを有していてもよい。この場合、第1遅延回路のCMOSインバータを構成する電界効果型トランジスタと第2遅延回路のCMOSインバータを構成する電界効果型トランジスタが、異なるチャネル長変調効果を有するように構成されている。これにより、第1遅延信号の第1遅延時間の温度に対する温度依存特性と第2遅延信号の第2遅延時間の温度に対する温度依存特性が異なるようになる。なお、第1遅延回路のCMOSインバータの段数と第2遅延回路のCMOSインバータの段数は、同一でもよく、異なっていてもよい。
第1遅延回路は、同一温度における第1遅延時間が異なる複数の第1遅延信号を生成可能に構成されていてもよい。この場合、温度センサ回路は、第1遅延信号と第2遅延信号の遅延時間差のうちの温度に依存して変動する範囲のみを選択的に計測することができるので、電力消費が抑えられる。
図1に示されるように、温度センサ回路1は、1チップ化された回路であり、パルス発生回路2、第1遅延回路3、第2遅延回路4、発振回路5及び遅延時間差計測回路6を備える。
パルス発生回路2は、矩形波のパルス波A1を生成するように構成されている。第1遅延回路3は、パルス発生回路2に接続されており、パルス波A1の立ち上がりから第1遅延時間を遅延させた第1遅延信号B1を生成するように構成されている。第2遅延回路4も、パルス発生回路2に接続されており、パルス波A1の立ち上がりから第1遅延時間よりも長い第2遅延時間を遅延させた第2遅延信号B2を生成するように構成されている。発振回路5は、第1遅延回路3及び第2遅延回路4に接続されており、第1遅延信号B1が立ち上がったときにクロック信号CLKの生成を開始し、第2遅延信号B2が立ち上がったときにクロック信号CLKの生成を停止するように構成されている。遅延時間差計測回路6は、バイナリカウンタを有しており、第1遅延回路3、第2遅延回路4及び発振回路5に接続されている。遅延時間差計測回路6は、クロック信号CLKを利用して、第1遅延信号B1の立ち上がりから第2遅延信号B2の立ち上がりまでの遅延時間差を計測するように構成されている。遅延時間差計測回路6は、その計測されたクロック数をデジタルの温度情報Doutとして出力するように構成されている。
図2に示されるように、第1及び第2遅延回路3,4はいずれも、第1インバータINV1の複数個が直列に接続されたインバータチェーンで構成されている。この例では、第1遅延回路3の第1インバータINV1の段数と第2遅延回路4の第1インバータINV1の段数が等しい。前記したように、第2遅延回路4が生成する第2遅延信号B2の第2遅延時間は、第1遅延回路3が生成する第1遅延信号B1の第1遅延時間よりも長い。このような差が生じる理由については後述する。
図3に示されるように、発振回路5は、第2インバータINV2の複数個がリング状に接続されたリングオシレータで構成されている。例えば、発振回路5は、奇数段の第2インバータINV2を有する。また、発振回路5は、リングオシレータの前段に3入力のNANDゲートを有する。そのNANDゲートには、リングオシレータの出力、第1遅延信号B1及び反転した第2遅延信号B2が入力する。これにより、発振回路5は、第1遅延信号B1が立ち上がったときにクロック信号CLKの生成を開始し、第2遅延信号B2が立ち上がったときにクロック信号CLKの生成を停止するように構成されている。
図4に示されるように、第1及び第2遅延回路3,4のインバータチェーンの第1インバータINV1と発振回路5のリングオシレータの第2インバータINV2はいずれも、正電源ライン(Vddライン)と負電源ライン(Vss)の間に直列に接続された第1トランジスタTr1と第2トランジスタTr2を有するCMOSを備える。第1トランジスタTr1は、p型のMOSFET(Metal Oxide Semiconductor Field Effect Transistor)であり、ソースがVddラインに接続されており、ドレインが第2トランジスタTr2のドレインに接続されている。第2トランジスタTr2は、n型のMOSFETであり、ドレインが第1トランジスタTr1のドレインに接続されており、ソースが負電源ラインVssに接続されている。第1トランジスタTr1と第2トランジスタTr2の接続点が、次段のCMOSインバータを構成するトランジスタのゲートに接続されている。
温度センサ回路1では、第1及び第2遅延回路3,4のインバータチェーンの第1インバータINV1において、トランジスタTr1,Tr2によるチャネル長変調効果が異なるように構成されていることを特徴とする。具体的には、ゲート幅を一定としたときに、第1遅延回路3のインバータチェーンの第1インバータINV1を構成するトランジスタTr1,Tr2のゲート長が、第2遅延回路4のインバータチェーンの第1インバータINV1を構成するトランジスタTr1,Tr2のゲート長よりも短く構成されている。なお、この例では、第1遅延回路3の第1トランジスタTr1のゲート長が第2遅延回路4の第1トランジスタTr1のゲート長よりも短く、さらに、第1遅延回路3の第2トランジスタTr2のゲート長が第2遅延回路4の第2トランジスタTr2のゲート長よりも短い。この例に代えて、第1遅延回路3の第1トランジスタTr1と第2トランジスタTr2のいずれか一方のゲート長のみが、第2遅延回路4の第1トランジスタTr1と第2トランジスタTr2のゲート長よりも短くてもよい。
通常、トランジスタTr1,Tr2は、低温よりも高温で動作電流が小さくなり、動作速度が低下する。このため、第1遅延回路3の第1インバータINV1では、低温よりも高温で動作速度が低下するので、第1遅延信号B1の第1遅延時間が増加する。すなわち、第1遅延信号B1の第1遅延時間は、温度に対して略一次関数で増加する正の温度依存特性を有する。また、第2遅延回路4の第1インバータINV1でも、低温よりも高温で動作速度が低下するので、第2遅延信号B2の第2遅延時間が増加する。すなわち、第2遅延信号B2の第2遅延時間も、温度に対して略一次関数で増加する正の温度依存特性を有する。ここで、チャネル長変調効果とは、IV特性の飽和領域における電流増加量をいう。このため、チャネル長変調効果が異なるとは、IV特性の飽和領域における電流増加量が異なることをいう。本実施例では、第1遅延回路3の第1インバータINV1を構成するトランジスタTr1,Tr2のゲート長が第2遅延回路4の第1インバータINV1を構成するトランジスタTr1,Tr2のゲート長よりも短いので、IV特性の飽和領域における電流増加量に関しては、第1遅延回路3の第1インバータINV1を構成するトランジスタTr1,Tr2の方が第2遅延回路4の第1インバータINV1を構成するトランジスタTr1,Tr2よりも大きい。このため、低温から高温に変化したときに、第1遅延回路3の第1インバータINV1を構成するトランジスタTr1,Tr2での電流変化量は相対的に小さく、第2遅延回路4の第1インバータINV1を構成するトランジスタTr1,Tr2での電流変化量は相対的に大きくなる。この結果、低温から高温に変化したときに、第1遅延回路3のインバータチェーンの動作速度の低下量が相対的に小さく、第2遅延回路4のインバータチェーンの動作速度の低下量が相対的に大きくなる。
このように、温度センサ回路1では、低温から高温に変化したときに、第1遅延回路3のインバータチェーンの動作速度の低下量と第2遅延回路4のインバータチェーンの動作速度の低下量が異なっているので、第1遅延信号B1の第1遅延時間の温度依存特性と第2遅延信号B2の第2遅延時間の温度依存特性が異なり、さらに、同一温度における第1遅延回路3の第1遅延信号B1の第1遅延時間と第2遅延回路4の第2遅延信号B2の第2遅延時間が異なることとなる。前記したように、第1遅延回路3の第1遅延信号B1の第1遅延時間は、温度に対して略一次関数で増加する正の温度依存特性を有している。第2遅延回路4の第2遅延信号B2の第2遅延時間も、温度に対して略一次関数で増加する正の温度依存特性を有している。さらに、第2遅延信号B2の第2遅延時間の温度に対する変化率(基準温度の第2遅延時間を「1」としたときの任意温度における第2遅延時間の比)が第1遅延信号B1の第1遅延時間の温度に対する変化率(基準温度の第1遅延時間を「1」としたときの任意温度における第1遅延時間の比)よりも大きい関係となっている。このように、第1遅延信号B1の第1遅延時間の温度依存特性と第2遅延信号B2の第2遅延時間の温度依存特性が異なるので、第1遅延信号B1の立ち上がりから第2遅延信号B2の立ち上がりまでの遅延時間差も、温度依存特性を有することとなる。
図5A及び図5Bに、温度センサ回路1が遅延時間差を計測する概略を示す。図5Aは低温時の遅延時間差を計測する様子を示し、図5Bが高温時の遅延時間差を計測する様子を示す。
図5A及び図5Bに示すように、第1遅延回路3の第1遅延信号B1は、パルス波A1から第1遅延時間T1a,T1bを遅延した信号である。低温時の第1遅延時間T1aよりも高温時の第1遅延時間T1bが長い。第2遅延回路4の第2遅延信号B2は、パルス波A1から第2遅延時間T2a,T2bを遅延した信号である。低温時の第2遅延時間T2bよりも高温時の第2遅延時間T2bが長い。上記したように、第1遅延信号B1の第1遅延時間T1a,T1bの温度依存特性と第2遅延信号B2の第2遅延時間T2a,T2bの温度依存特性が異なる。このため、第1遅延信号B1の低温時の第1遅延時間T1aと高温時の第1遅延時間T1bの間の変化量は、第2遅延信号B2の低温時の第2遅延時間T2aと高温時の第2遅延時間T2bの間の変化量よりも小さい。したがって、第1遅延信号B1と第2遅延信号B2の遅延時間差T3a,T3bは、温度依存特性を有しており、低温時の遅延時間差T3aよりも高温時の遅延時間差T3bが長くなる。
温度センサ回路1の遅延時間差計測回路6は、クロック信号CLKを利用して遅延時間差T3a,T3bを計測し、その計測されたクロック数をデジタルの温度情報Doutとして出力する。図7に例示するように、従来技術では、遅延時間の全体をクロック信号で計測するので、計測回路のバイナリカウンタに多数のビットが必要である。本実施例の温度センサ回路1では、遅延時間差T3a,T3bのみを計測するように構成されているので、遅延時間差計測回路6のバイナリカウンタのビット数が抑えられ、回路規模の増大が抑えられる。
上記したように、温度センサ回路1では、発振回路5のリングオシレータがクロック信号CLKを生成しており、そのリングオシレータは、遅延回路3,4のインバータチェーンと同様に、CMOSインバータで構成されている。このため、発振回路5が生成するクロック信号CLKの周期は、温度に対する温度依存特性を有する。温度センサ回路1では、このクロック信号CLKの周期の温度に対する温度依存特性が、第1遅延信号B1と第2遅延信号B2の遅延時間差の温度に対する温度依存特性と異なるように構成されている。例えば、クロック信号CLKの周期の温度に対する温度依存特性が第1遅延信号B1の遅延時間の温度に対する温度依存特性と等しくなるように構成されていれば、クロック信号CLKの周期の温度に対する温度依存特性は第1遅延信号B1と第2遅延信号B2の遅延時間差の温度に対する温度依存特性と異なるように構成される。換言すれば、発振回路5のリングオシレータの第2インバータINV2を構成するトランジスタTr1,Tr2によるチャネル長変調効果が、第1遅延回路3のインバータチェーンの第1インバータINV1を構成するトランジスタTr1,Tr2によるチャネル長変調効果と等しくなるように構成されている。
また、図6に示されるように、第1遅延回路3は、同一温度における第1遅延時間が異なる複数の第1遅延信号B1を生成可能に構成され、それらのうちの1つを選択して出力可能に構成されていてもよい。例えば、第1遅延回路3は、複数の並列接続されたインバータチェーンを有しており、各々のインバータチェーンの第1インバータINV1の段数が異なるように構成されていてもよい。この場合、第1遅延回路3は、測定対象の温度範囲が高温の場合、第1遅延時間が長いインバータチェーン(段数の多いインバータチェーン)を選択する。また、第1遅延回路3は、多段のインバータチェーンの途中の段のいくつかに出力が設けられ、それらのうちの1つを選択して出力可能に構成されていてもよい。この場合、第1遅延回路3は、測定対象の温度範囲が高温の場合、第1遅延時間が長いインバータチェーンの後半の段の出力を選択する。このような第1遅延回路3を備える温度センサ回路は、第1遅延信号B1と第2遅延信号B2の遅延時間差のうちの温度に依存して変動する範囲のみを選択的に計測することができる。このため、発振回路5を動作させてクロック信号CLKを生成するための電力消費、遅延時間差計測回路6のバイナリカウンタを動作させてクロック信号CLKをカウントするための電力消費が抑えられる。
以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
1:温度センサ回路
2:パルス発生回路
3:第1遅延回路
4:第2遅延回路
5:発振回路
6:遅延時間差計測回路

Claims (4)

  1. パルス波の立ち上がりから第1遅延時間を遅延した第1遅延信号を生成する第1遅延回路であって、前記第1遅延時間が温度に依存して変化する、第1遅延回路と、
    前記パルス波の立ち上がりから前記第1遅延時間よりも長い第2遅延時間を遅延した第2遅延信号を生成する第2遅延回路であって、前記第2遅延時間が温度に依存して変化する、第2遅延回路と、
    前記第1遅延信号の立ち上がりから前記第2遅延信号の立ち上がりまでの時間をクロック信号で計測する遅延時間差計測回路と、を備え、
    前記第1遅延信号の前記第1遅延時間の温度に対する温度依存特性と前記第2遅延信号の前記第2遅延時間の温度に対する温度依存特性が異なる、温度センサ回路。
  2. 前記第1遅延回路及び前記第2遅延回路の各々は、CMOSインバータの複数個が直列に接続されているインバータチェーンを有しており、
    前記第1遅延回路の前記CMOSインバータを構成する電界効果型トランジスタと前記第2遅延回路の前記CMOSインバータを構成する電界効果型トランジスタが、異なるチャネル長変調効果を有するように構成されている、請求項1に記載の温度センサ回路。
  3. 前記第1遅延回路の前記CMOSインバータの段数と前記第2遅延回路の前記CMOSインバータの段数が同一である、請求項2に記載の温度センサ回路。
  4. 前記第1遅延回路は、同一温度における前記第1遅延時間が異なる複数の前記第1遅延信号を生成可能に構成されている、請求項1〜3のいずれか一項に記載の温度センサ回路。
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