JP2020113894A - レベル変換回路 - Google Patents

Abstract

【課題】簡易な構成で電圧レベルを変換させることが可能な技術を提供する。【解決手段】レベル変換回路は、インバータ回路と、第１ＭＯＳＦＥＴと、第２ＭＯＳＦＥＴと、を備える。第１ＭＯＳＦＥＴは、所定電圧部位に接続されている第１ソース端子と、インバータ回路の電源供給端子に接続されている第１ドレイン端子と、第１ドレイン端子に接続されている第１ゲート端子と、を備える。第２ＭＯＳＦＥＴは、第１ＭＯＳＦＥＴの第１ソース端子に接続されている第２ソース端子と、第１ＭＯＳＦＥＴの第１ドレイン端子に接続されている第２ドレイン端子と、インバータ回路の信号入力端子に接続されている第２ゲート端子と、を備える。【選択図】図１

Description

本明細書で開示する技術は、レベル変換回路に関する。

特許文献１には、入力端子に入力される電圧の電圧レベルを変換し、変換後の電圧レベルに応じたデジタル信号を出力するレベル変換回路が開示されている。このレベル変換回路では、ｐチャネルトランジスタのサイズとｎチャネルトランジスタのサイズとを調整することで、電圧レベルを変換している。

特開２０１０−２６８１７０号公報

特許文献１のレベル変換回路では、電圧レベルを変換するために、ｐチャネルトランジスタのサイズとｎチャネルトランジスタのサイズとを調整する必要があり、レベル変換回路の構成が煩雑化してしまう。

本明細書では、簡易な構成で、入力電圧の電圧レベルを変換することができる技術を提供する。

本明細書で開示されるレベル変換回路は、インバータ回路と、第１ＭＯＳＦＥＴと、第２ＭＯＳＦＥＴと、を備える。前記第１ＭＯＳＦＥＴは、所定電圧部位に接続されている第１ソース端子と、前記インバータ回路の電源供給端子に接続されている第１ドレイン端子と、前記第１ドレイン端子に接続されている第１ゲート端子と、を備え、前記第２ＭＯＳＦＥＴは、前記第１ＭＯＳＦＥＴの前記第１ソース端子に接続されている第２ソース端子と、前記第１ＭＯＳＦＥＴの前記第１ドレイン端子に接続されている第２ドレイン端子と、前記インバータ回路の信号入力端子に接続されている第２ゲート端子と、を備える。

上記のレベル変換回路では、第２ＭＯＳＦＥＴの第２ソース端子、第２ドレイン端子が、それぞれ、第１ＭＯＳＦＥＴの第１ソース端子、第１ドレイン端子に接続されている。即ち、インバータ回路と所定電圧部位との間に、第１ＭＯＳＦＥＴ及び第２ＭＯＳＦＥＴが並列に接続されている。また、第２ＭＯＳＦＥＴの第２ゲート端子が、インバータ回路の信号入力端子に接続されており、第２ＭＯＳＦＥＴは、信号入力端子に入力される信号によって駆動される。この場合、第２ＭＯＳＦＥＴがＯＮになると、第２ＭＯＳＦＥＴによって第１ＭＯＳＦＥＴがバイパスされる。また、第２ＭＯＳＦＥＴを飽和領域で使用することができるために、十分に小さなオン抵抗による電圧降下しか発生しない。即ち、第２ＭＯＳＦＥＴによる電圧降下を無視することが可能となる。このため、第２ＭＯＳＦＥＴがＯＮしているときに、インバータ回路から出力される信号の電圧レベルと所定電圧部位の電圧レベルとが同じ電圧レベルになる。従って、インバータ回路に第１ＭＯＳＦＥＴと第２ＭＯＳＦＥＴを並列に接続するという簡易な構成で、入力電圧の電圧レベルを変換することができる。

インバータ回路の信号入力端子には、デジタル信号出力回路から出力されるデジタル信号が出力されてもよい。デジタル信号出力回路には、第３ＭＯＳＦＥＴが接続されており、第３ＭＯＳＦＥＴは、所定電圧部位に接続されている第３ソース端子と、デジタル信号出力回路の電源供給端子に接続されている第３ドレイン端子と、第３ドレイン端子に接続されている第３ゲート端子と、を備えてもよい。効果の詳細は実施例で説明する。

第１実施例に係る出力回路の概略を示すブロック図である。 第１実施例のクロック回路から出力される出力信号の波形図である。 第１実施例のレベル変換回路から出力される出力信号の波形図である。 比較例の出力回路の概略を示すブロック図である。 比較例のレベル変換回路から出力される出力信号の波形図である。 第２実施例に係る温度センサ回路の概略をブロック図である。 第２実施例に係る遅延時間計測回路の動作を説明する波形図である。

（第１実施例）
図１を参照して、本実施例に係る出力回路１について説明する。出力回路１はチップ化された回路であり、クロック回路１０と、レベル変換回路２０と、を備えている。

（クロック回路１０の構成）
クロック回路１０は、クロック信号ＣＬＫ１（図２参照）を生成する回路である。クロック信号ＣＬＫ１は、例えばデューティー比が５０％の矩形波である。クロック回路１０は、リングオシレータ１２と、ＰＭＯＳトランジスタＭ１１と、を備えている。リングオシレータ１２は、奇数個のＣＭＯＳインバータＩＮＶ１がリング状に接続された構成を備えている。ＰＭＯＳトランジスタＭ１１は、複数のＣＭＯＳインバータＩＮＶ１に対して１つ備えられている。ＰＭＯＳトランジスタＭ１１のソース端子は、電源電圧部位ＶＤＤに接続されている。複数のＣＭＯＳインバータＩＮＶ１の電源電圧端子が、ＰＭＯＳトランジスタＭ１１のドレイン端子に共通に接続されている。複数のＣＭＯＳインバータＩＮＶ１の各々の基準電圧端子は、基準電圧部位ＧＮＤに接続されている。ＰＭＯＳトランジスタＭ１１のゲート端子は、ＰＭＯＳトランジスタＭ１１のドレイン端子に接続されており、いわゆるダイオード接続が構成されている。

（レベル変換回路２０の構成）
レベル変換回路２０は、クロック回路１０から入力されるクロック信号ＣＬＫ１の電圧レベルを変換する回路である。レベル変換回路２０は、ＣＭＯＳインバータＩＮＶ２と、２個のＰＭＯＳトランジスタＭ２１、Ｍ２２と、を備えている。ＰＭＯＳトランジスタＭ２１のソース端子は、電源電圧部位ＶＤＤに接続されている。ＰＭＯＳトランジスタＭ２１のドレイン端子は、ＣＭＯＳインバータＩＮＶ２の電源電圧端子に接続されている。ＰＭＯＳトランジスタＭ２１のゲート端子は、ＰＭＯＳトランジスタＭ２１のドレイン端子に接続されており、いわゆるダイオード接続が構成されている。

ＰＭＯＳトランジスタＭ２２のソース端子、ドレイン端子は、それぞれ、ＰＭＯＳトランジスタＭ２１のソース端子、ドレイン端子に接続されている。即ち、ＣＭＯＳインバータＩＮＶ２と電源電圧部位ＶＤＤとの間に、ＰＭＯＳトランジスタＭ２１及びＰＭＯＳトランジスタＭ２２が並列に接続されている。ＰＭＯＳトランジスタＭ２２のゲート端子は、ＣＭＯＳインバータＩＮＶ２の信号入力端子に接続されている。

ＣＭＯＳインバータＩＮＶ２の信号入力端子は、クロック回路１０の出力端子及びＰＭＯＳトランジスタＭ２２のゲート端子に接続されている。ＣＭＯＳインバータＩＮＶ２の基準電圧端子は、基準電圧部位ＧＮＤに接続されている。ＣＭＯＳインバータＩＮＶ２の出力端子から、電圧レベルが変換されたクロック信号ＣＬＫ２（図３参照）が出力される。

（クロック回路１０の動作）
図２の波形図を用いて、クロック回路１０の動作について説明する。図２は、クロック回路１０から出力されるクロック信号ＣＬＫ１の波形図であり、横軸は時間を表わし、縦軸は電圧レベルを表わす。

クロック回路１０は、不図示のスタート回路により、図中の左端のＣＭＯＳインバータＩＮＶ１の入力レベルが反転される。すると、左端のＣＭＯＳインバータＩＮＶ１の出力が反転する。左端のＣＭＯＳインバータＩＮＶ１の出力端子は左から２番目のＣＭＯＳインバータＩＮＶ１の入力端子に接続されている。左端のＣＭＯＳインバータＩＮＶ１の出力が反転すると、左から２番目のＣＭＯＳインバータＩＮＶ１の入力が反転し、そのＣＭＯＳインバータＩＮＶ１の出力が反転する。こうして図の左から右へ、ＣＭＯＳインバータＩＮＶ１の出力反転が連鎖的に生じる。右端のＣＭＯＳインバータＩＮＶ１の出力端子は左端のＣＭＯＳインバータＩＮＶ１の入力端子に接続されており、出力反転の連鎖はリングオシレータ１２を無限にめぐる。図中の右端のＣＭＯＳインバータＩＮＶ１の出力端子はクロック回路１０の出力端子に相当する。この出力端子から、ＣＭＯＳインバータＩＮＶ１の動作速度とリングオシレータ１２の段数に応じた周期のクロック信号ＣＬＫ１が出力される。

上述のように、クロック回路１０では、ＰＭＯＳトランジスタＭ１１が、電源電圧部位ＶＤＤと複数のＣＭＯＳインバータＩＮＶ１との間に挿入されている。ＰＭＯＳトランジスタＭ１１は、電圧調整回路として機能する。

電圧調整回路（即ちＰＭＯＳトランジスタＭ１１）の作用を説明する。ＣＭＯＳインバータＩＮＶ１を構成しているＭＯＳトランジスタには、寄生ダイオードが存在する。寄生ダイオードは、高温範囲でリーク電流が流れる。このリーク電流に起因して、クロック回路１０が生成するクロック信号ＣＬＫ１の温度依存特性については、高温範囲でその線形性が崩れることがある。そこで、例えば、クロック回路１０を構成するＣＭＯＳインバータＩＮＶ１の遅延時間の変化率が高温範囲で増加する場合、電圧調整回路（ＰＭＯＳトランジスタＭ１１）は、高温範囲の電圧降下が低温範囲の電圧降下よりも小さくなるように動作する。これにより、クロック回路１０の電源電圧端子に供給される電圧は、低温範囲よりも高温範囲で大きくなる。ＣＭＯＳインバータＩＮＶ１の動作電流が高温範囲で補償され、ＣＭＯＳインバータＩＮＶ１の温度に対する遅延時間の変化率が低温範囲から高温範囲まで一定とすることができる。

しかし、電圧調整回路（ＰＭＯＳトランジスタＭ１１）を配置すると、電圧調整回路において電圧ＶＧＳだけ電圧降下が発生してしまう。従って、図２の波形図に示すように、クロック回路１０から出力されるクロック信号ＣＬＫ１の振幅は、基準電圧部位ＧＮＤの電圧から電源電圧部位ＶＤＤの電圧までのフルスイングの振幅Ａ１に比して小さな振幅Ａ２となる。以下では、基準電圧部位ＧＮＤの電圧、電源電圧部位ＶＤＤの電圧を、それぞれ、「電圧ＧＮＤ」、「電圧ＶＤＤ」と記載することがある。振幅Ａ２は、電圧ＧＮＤから、電圧ＶＤＤから電圧ＶＧＳだけ低下した電圧ＶＢＢまでの振幅である。なお、図２では、電圧ＧＮＤ、電圧ＶＤＤ、電圧ＶＧＳ、電圧ＶＢＢが、それぞれ、０Ｖ、３．０Ｖ、０．７Ｖ、２．３Ｖである場合を説明している。

（レベル変換回路２０の動作）
図３の波形図を用いて、レベル変換回路２０の動作について説明する。図３は、レベル変換回路２０から出力されるクロック信号ＣＬＫ２の波形図であり、横軸は時間を表わし、縦軸は電圧を表わす。

クロック回路１０からレベル変換回路２０に電圧ＶＢＢの信号が入力されると、ＣＭＯＳインバータＩＮＶ２において、基準電圧端子と出力端子との間に電流経路が形成される。この場合、レベル変換回路２０から出力される信号の電圧は電圧ＧＮＤとなる。なお、クロック回路１０からレベル変換回路２０に電圧ＶＢＢの信号が入力される場合、ＰＭＯＳトランジスタＭ２２はＯＦＦとなる。

一方、クロック回路１０からレベル変換回路２０に電圧ＧＮＤの信号が入力されると、ＣＭＯＳインバータＩＮＶ２において、電源電圧端子と出力端子との間に電流経路が形成される。また、ＰＭＯＳトランジスタＭ２２は、ＯＮとなる。この場合、ＰＭＯＳトランジスタＭ２２によってＰＭＯＳトランジスタＭ２１がバイパスされる。また、ＰＭＯＳトランジスタＭ２２を飽和領域で使用することができるために、十分に小さなオン抵抗による電圧降下しか発生しない。即ち、ＰＭＯＳトランジスタＭ２２による電圧降下を無視することが可能となる。このため、ＣＭＯＳインバータＩＮＶ２から出力される信号の電圧が、電源電圧部位ＶＤＤの電圧と同じ電圧ＶＤＤとなる。従って、レベル変換回路２０から出力されるクロック信号ＣＬＫ２の振幅は、フルスイングの振幅Ａ１となる。

（本実施例の効果）
本実施例の効果について説明する前に、比較例の出力回路１０１について説明する。なお、両回路で同一の構成には同一の符号を付すことで、説明を省略する。図４に示すように、比較例の出力回路１０１は、本実施例のレベル変換回路２０とは異なるレベル変換回路１２０を備える。比較例のレベル変換回路１２０は、ＰＭＯＳトランジスタＭ２２を有さない点が、本実施例のレベル変換回路２０と異なる。クロック回路１０からレベル変換回路１２０に電圧ＶＢＢの信号が入力されると、ＣＭＯＳインバータＩＮＶ２において、基準電圧端子と出力端子との間に電流経路が形成され、レベル変換回路１２０から電圧ＧＮＤの信号が出力される。一方、クロック回路１０からレベル変換回路１２０に電圧ＧＮＤの信号が入力されると、ＣＭＯＳインバータＩＮＶ２において、基準電圧端子と出力端子との間に電流経路が形成される。比較例の場合、ＰＭＯＳトランジスタＭ２１がＯＮとなり、ＰＭＯＳトランジスタＭ２１において電圧ＶＧＳだけ電圧降下が発生してしまう。この場合、レベル変換回路１２０から出力される信号の電圧は、電圧ＶＤＤから電圧ＶＧＳだけ低下した電圧ＶＢＢとなる。従って、図５の波形図に示すように、レベル変換回路１２０から出力されるクロック信号ＣＬＫ３の振幅は、振幅Ａ１に比して小さな振幅Ａ２となってしまう。次段の信号処理回路（図示省略）に、この小さくなった振幅Ａ２が入力されると、信号処理回路で論理データを正しく取り扱うことができなくなってしまう場合がある。

そこで、本実施例のレベル変換回路２０では、ＣＭＯＳインバータＩＮＶ２と電源電圧部位ＶＤＤとの間に、ＰＭＯＳトランジスタＭ２１及びＰＭＯＳトランジスタＭ２２が並列に接続されている。また、ＰＭＯＳトランジスタＭ２２のゲート端子が、ＣＭＯＳインバータＩＮＶ２の信号入力端子に接続されている。このような構成では、クロック回路１０からレベル変換回路２０に電圧ＧＮＤの信号が入力され、ＰＭＯＳトランジスタＭ２２がＯＮになると、ＰＭＯＳトランジスタＭ２１がバイパスされる。また、ＰＭＯＳトランジスタＭ２２を飽和領域で使用することができるために、十分に小さなオン抵抗による電圧降下しか発生しない。即ち、ＰＭＯＳトランジスタＭ２２による電圧降下を無視することが可能となる。このため、ＰＭＯＳトランジスタＭ２２がＯＮしているときに、レベル変換回路２０から出力される信号の電圧が電圧ＶＤＤとなる。従って、ＣＭＯＳインバータＩＮＶ２にＰＭＯＳトランジスタＭ２１とＰＭＯＳトランジスタＭ２２を並列に接続するという簡易な構成で、電圧レベルを電圧ＶＢＢ（図２参照）から電圧ＶＤＤ（図３参照）に変換することができる。即ち、レベル変換回路２０から出力される信号の振幅を、基準電圧部位ＧＮＤの電圧から電源電圧部位ＶＤＤの電圧までのフルスイングの振幅Ａ１にすることができる。この結果、次段の信号処理回路に、振幅Ａ２に比して大きい振幅Ａ１が入力されるために、信号処理回路で論理データを正しく取り扱うことができる。

また、レベル変換回路２０の前段のクロック回路１０が電圧調整回路（ＰＭＯＳトランジスタＭ１１）を備えており、電圧調整回路において電圧降下が発生しても、レベル変換回路２０において、電圧レベルを適切に変換することができる。

（対応関係）
ＰＭＯＳトランジスタＭ２１、ＰＭＯＳトランジスタＭ２２、ＰＭＯＳトランジスタＭ１１が、それぞれ、「第１ＭＯＳＦＥＴ」、「第２ＭＯＳＦＥＴ」、「第３ＭＯＳＦＥＴ」の一例である。ＣＭＯＳインバータＩＮＶ２が、「インバータ回路」の一例である。ＣＭＯＳインバータＩＮＶ２の電源電圧端子が、「インバータ回路の電源供給端子」の一例である。電源電圧部位ＶＤＤが、「所定電圧部位」の一例である。ＣＭＯＳインバータＩＮＶ１が、「デジタル信号出力回路」の一例である。

（第２実施例）
図６を参照して、本実施例に係る温度センサ回路２０１について説明する。温度センサ回路２０１はチップ化された回路であり、クロック回路１０と、２個のレベル変換回路２０と、パルス生成回路２３０と、遅延回路２４０と、遅延時間計測回路２５０と、を備えている。クロック回路１０と遅延時間計測回路２５０との間、及び、遅延回路２４０と遅延時間計測回路２５０との間に、レベル変換回路２０が挿入されている。なお、実施例間で共通する構成については、同一の符号を付すことで、説明を省略する。

パルス生成回路２３０は、低周波信号Ｓ１を生成する回路である。低周波信号Ｓ１は、クロック信号ＣＬＫ１よりも十分に低周波な信号である。低周波信号Ｓ１は、例えば、クロック信号ＣＬＫ１の周波数を１／１０２４倍又は１／２０４８倍に低周波化することで生成してもよい。

遅延回路２４０は、低周波信号Ｓ１を遅延させた遅延信号Ｓ２を生成する回路である。遅延回路２４０は、インバータチェーン２４２と、ＰＭＯＳトランジスタＭ３１と、を備えている。インバータチェーン２４２は、奇数個のＣＭＯＳインバータＩＮＶ３が直列に接続された構成を備えている。ＰＭＯＳトランジスタＭ３１は、複数のＣＭＯＳインバータＩＮＶ３に対して１つ備えられている。ＰＭＯＳトランジスタＭ３１のソース端子は、電源電圧部位ＶＤＤに接続されている。複数のＣＭＯＳインバータＩＮＶ３の電源電圧端子が、ＰＭＯＳトランジスタＭ３１のドレイン端子に共通に接続されている。複数のＣＭＯＳインバータＩＮＶ３の各々の基準電圧端子は、基準電圧部位ＧＮＤに接続されている。ＰＭＯＳトランジスタＭ３１のゲート端子は、ＰＭＯＳトランジスタＭ３１のドレイン端子に接続されており、いわゆるダイオード接続が構成されている。なお、第１実施例のＰＭＯＳトランジスタＭ１１と同様に、遅延回路２４０のＰＭＯＳトランジスタＭ３１において電圧ＶＧＳだけ電圧降下が発生してしまう。従って、遅延回路２４０から出力される遅延信号Ｓ２の振幅は、振幅Ａ１に比して小さな振幅Ａ２である。

遅延時間計測回路２５０は、低周波信号Ｓ１と遅延信号Ｓ２の時間差（遅延信号Ｓ２の遅延時間に相当する）をクロック信号ＣＬＫ２のクロック数に基づいて計測する回路である。また、遅延時間計測回路２５０は、その計測されたクロック数をデジタルの温度情報Ｄｏｕｔに変換して出力するように構成されている。

（遅延時間計測回路２５０の動作）
図７の波形図を用いて、遅延時間計測回路２５０の動作を具体的に説明する。図７は、遅延時間計測回路２５０に入力される各種信号の波形図である。時刻ｔ１において、低周波信号Ｓ１の立ち上がりエッジが検出されると、クロック信号ＣＬＫ２のカウントが開始される。時刻ｔ２において、遅延信号Ｓ３の立ち上がりエッジが検出されると、クロック信号ＣＬＫ２のカウントが終了する。低周波信号Ｓ１と遅延信号Ｓ３との間の遅延時間ＤＴは、温度に依存して変化する特性を有している。一方、クロック信号ＣＬＫ２は、低周波信号Ｓ１および遅延信号Ｓ３に比して温度依存性が低い。従って、クロック信号ＣＬＫ２を用いて遅延時間ＤＴの変動を計測することで、温度情報を得ることができる。

（本実施例の効果）
上述のように、クロック回路１０と遅延時間計測回路２５０との間、及び、遅延回路２４０と遅延時間計測回路２５０との間に、レベル変換回路２０が挿入されている。このため、クロック回路１０から出力される振幅Ａ２のクロック信号ＣＬＫ１は、レベル変換回路２０において、振幅Ａ１のクロック信号ＣＬＫ２に変換される。また、遅延回路２４０から出力される振幅Ａ２の遅延信号Ｓ２は、レベル変換回路２０において、振幅Ａ１の遅延信号Ｓ３に変換される。従って、図７に示すように、遅延時間計測回路２５０には、振幅Ａ１のクロック信号ＣＬＫ２及び遅延信号Ｓ３が入力される。このため、遅延時間計測回路２５０は、各信号を利用した処理を適切に実行し、温度情報を取得することができる。

（対応関係）
ＣＭＯＳインバータＩＮＶ１、ＩＮＶ３が、「デジタル信号出力回路」の一例である。ＰＭＯＳトランジスタＭ１１、Ｍ３１が、「第３ＭＯＳＦＥＴ」の一例である。

以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。

（変形例１）クロック回路１０は、ＰＭＯＳトランジスタＭ１１を備えていなくてもよい。一般的に言うと、レベル変換回路２０の前段の回路において、ＣＭＯＳインバータと電源電圧部位ＶＤＤとの間にＰＭＯＳトランジスタが挿入されていなくてもよい。

（変形例２）レベル変換回路２０は、ＰＭＯＳトランジスタＭ２１、Ｍ２２に代えて、第１のｎＭＯＳトランジスタ、第２のｎＭＯＳトランジスタを備えてもよい。本変形例では、第１のｎＭＯＳトランジスタのソース端子が基準電圧部位ＧＮＤに接続されており、ドレイン端子がＣＭＯＳインバータＩＮＶ２の基準電圧端子に接続されており、ゲート端子がドレイン端子に接続されている。また、第２のｎＭＯＳトランジスタのソース端子、ドレイン端子は、第１のｎＭＯＳトランジスタのソース端子、ドレイン端子に接続されており、第２のｎＭＯＳトランジスタのゲート端子は、ＣＭＯＳインバータＩＮＶ２の信号入力端子に接続されている。また、ＣＭＯＳインバータＩＮＶ２の電源電圧端子は、電源電圧部位ＶＤＤに接続されている。本変形例でも、第１実施例と同様の効果を奏することができる。本変形例では、基準電圧部位ＧＮＤ、ＣＭＯＳインバータＩＮＶ２の電源電圧端子が、それぞれ、「所定電圧部位」、「電源供給端子」の一例である。また、第１のｎＭＯＳトランジスタ、第２のｎＭＯＳトランジスタが、それぞれ、「第１ＭＯＳＦＥＴ」、「第２ＭＯＳＦＥＴ」の一例である。なお、本変形例では、クロック回路１０は、ＰＭＯＳトランジスタＭ１１に代えて、ｎＭＯＳトランジスタを備えているとよい。

（変形例３）「デジタル信号出力回路」は、ＣＭＯＳインバータＩＮＶ１に限定されず、ＡＮＤ、ＮＡＮＤ等の論理回路、バッファ回路であってもよい。

また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。

１：出力回路、１０：クロック回路、１２：リングオシレータ、２０：レベル変換回路、ＩＮＶ１、ＩＮＶ２：ＣＭＯＳインバータ、Ｍ１１、Ｍ２１、Ｍ２２：ＰＭＯＳトランジスタ、ＧＮＤ：基準電圧部位、ＶＤＤ：電源電圧部位

Claims (2)

1. インバータ回路と、第１ＭＯＳＦＥＴと、第２ＭＯＳＦＥＴと、を備えたレベル変換回路であって、
   前記第１ＭＯＳＦＥＴは、
   所定電圧部位に接続されている第１ソース端子と、
   前記インバータ回路の電源供給端子に接続されている第１ドレイン端子と、
   前記第１ドレイン端子に接続されている第１ゲート端子と、
   を備え、
   前記第２ＭＯＳＦＥＴは、
   前記第１ＭＯＳＦＥＴの前記第１ソース端子に接続されている第２ソース端子と、
   前記第１ＭＯＳＦＥＴの前記第１ドレイン端子に接続されている第２ドレイン端子と、
   前記インバータ回路の信号入力端子に接続されている第２ゲート端子と、
   を備える、レベル変換回路。
2. 前記インバータ回路の前記信号入力端子には、デジタル信号出力回路から出力されるデジタル信号が出力されており、
   前記デジタル信号出力回路には、第３ＭＯＳＦＥＴが接続されており、
   前記第３ＭＯＳＦＥＴは、
   前記所定電圧部位に接続されている第３ソース端子と、
   前記デジタル信号出力回路の電源供給端子に接続されている第３ドレイン端子と、
   前記第３ドレイン端子に接続されている第３ゲート端子と、
   を備える、請求項１に記載のレベル変換回路。
   

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