JP2020102701A - デジタルバイアス回路 - Google Patents

Abstract

【課題】簡易な回路構成を有するデジタルバイアス回路を提供する。【解決手段】デジタルバイアス回路は、複数の第１ＣＭＯＳインバータがリング状に接続された第１リングオシレータを備える。デジタルバイアス回路は、第１ソース端子が所定電圧部位に接続されており、第１ドレイン端子が複数の第１ＣＭＯＳインバータに接続されており、第１ゲート端子が第１ドレイン端子に接続されている第１ＭＯＳトランジスタを備える。デジタルバイアス回路は、第２ソース端子が所定電圧部位に接続されており、第２ドレイン端子がデジタル信号を出力するデジタル出力回路に接続されており、第２ゲート端子が第１ＭＯＳトランジスタの第１ゲート端子に接続されている第２ＭＯＳトランジスタを備える。【選択図】図１

Description

本明細書で開示される技術は、デジタルバイアス回路等に関する。

発振回路や遅延回路などのデジタル出力回路において、電圧調整回路（例：ダイオードやＭＯＳトランジスタ）を電源電圧とデジタル出力回路の間の電源供給経路に挿入すると、電圧調整回路での電圧降下分だけデジタル出力回路の出力電圧の振幅が小さくなってしまう。そこでレベル変換回路によって、小さくなった振幅を大きくすることが行われている。このような技術を開示している文献として、例えば特許文献１、２が挙げられる。

特開２００４−２８６５０３号公報 特許第６２３７５３２号公報

レベル変換回路は、通常の論理しきい値よりも小さな論理しきい値を設定するなどの、特殊な設計が必要となってしまう。

本明細書で開示されるデジタルバイアス回路は、複数の第１ＣＭＯＳインバータがリング状に接続された第１リングオシレータを備える。第１ソース端子が所定電圧部位に接続されており、第１ドレイン端子が複数の第１ＣＭＯＳインバータに接続されており、第１ゲート端子が第１ドレイン端子に接続されている第１ＭＯＳトランジスタを備える。第２ソース端子が所定電圧部位に接続されており、第２ドレイン端子がデジタル信号を出力するデジタル出力回路に接続されており、第２ゲート端子が第１ＭＯＳトランジスタの第１ゲート端子に接続されている第２ＭＯＳトランジスタを備える。

上記デジタルバイアス回路では、第１リングオシレータを構成している複数の第１ＣＭＯＳインバータに、第１ＭＯＳトランジスタが接続されている。複数の第１ＣＭＯＳインバータの各々では、出力反転時にしか電流が流れない。しかし、第１リングオシレータを構成することで、複数の第１ＣＭＯＳインバータに順番に流れる電流を第１ＭＯＳトランジスタで束ねることができる。第１ＭＯＳトランジスタで一定のバイアス電圧を生成することが可能となる。そして、生成したバイアス電圧で第２ＭＯＳトランジスタを駆動することができるため、特定回路の出力振幅をフルスイングすることが可能となる。レベル変換回路を不要にすることができる。

第１ＭＯＳトランジスタは、複数の第１ＣＭＯＳインバータに対して１つ備えられていてもよい。複数の第１ＣＭＯＳインバータが第１ＭＯＳトランジスタの第１ドレイン端子に共通に接続されていてもい。効果の詳細は実施例で説明する。

第１ＭＯＳトランジスタは、複数の第１ＣＭＯＳインバータの各々に対応して複数備えられていてもよい。複数の第１ＣＭＯＳインバータが複数の第１ＭＯＳトランジスタの第１ドレイン端子の各々に接続されていてもよい。複数の第１ＭＯＳトランジスタの第１ゲート端子の各々が第２ＭＯＳトランジスタの第２ゲート端子に共通に接続されていてもよい。効果の詳細は実施例で説明する。

デジタル出力回路は、第１ブロックと、第１ブロックに接続されデジタル信号を出力する第２ブロックとを備えていてもよい。第１ブロックには第２ＭＯＳトランジスタの第２ドレイン端子が接続されていてもよい。第２ブロックには第２ＭＯＳトランジスタの第２ドレイン端子が接続されていなくてもよい。

デジタル出力回路は、複数の第２ＣＭＯＳインバータがリング状に接続された第２リングオシレータを備えていてもよい。第２ＭＯＳトランジスタの第２ドレイン端子が複数の第２ＣＭＯＳインバータに接続されていてもよい。効果の詳細は実施例で説明する。

デジタル出力回路は、複数の第３ＣＭＯＳインバータがチェーン状に接続された遅延回路を備えていてもよい。第２ＭＯＳトランジスタの第２ドレイン端子が複数の第３ＣＭＯＳインバータに接続されていてもよい。効果の詳細は実施例で説明する。

本明細書で開示されるデジタル回路は、デジタルバイアス回路と、発振回路と、遅延回路と、遅延時間計測回路と、を備える。デジタルバイアス回路は、複数の第１ＣＭＯＳインバータがリング状に接続された第１リングオシレータを備える。デジタルバイアス回路は、第１ソース端子が所定電圧部位に接続されており、第１ドレイン端子が複数の第１ＣＭＯＳインバータに接続されており、第１ゲート端子が第１ドレイン端子に接続されている第１ＭＯＳトランジスタを備える。デジタルバイアス回路は、第２ソース端子が所定電圧部位に接続されており、第２ドレイン端子が発振回路および遅延回路に接続されており、第２ゲート端子が第１ＭＯＳトランジスタの第１ゲート端子に接続されている第２ＭＯＳトランジスタを備える。発振回路は、複数の第２ＣＭＯＳインバータがリング状に接続された第２リングオシレータを備えている。第２ＭＯＳトランジスタの第２ドレイン端子が複数の第２ＣＭＯＳインバータに接続されている。遅延回路は、チェーン状に接続された複数の第３ＣＭＯＳインバータを備えている。第２ＭＯＳトランジスタの第２ドレイン端子が複数の第３ＣＭＯＳインバータに接続されている。遅延時間計測回路は、遅延回路から出力される遅延信号の遅延時間を、発振回路から出力されるクロック信号に基づいて計測する。効果の詳細は実施例で説明する。

複数の第２ＣＭＯＳインバータに接続されている第２ＭＯＳトランジスタと、複数の第３ＣＭＯＳインバータに接続されている第２ＭＯＳトランジスタとは別体のトランジスタであってもよい。複数の第２ＣＭＯＳインバータに接続されている第２ＭＯＳトランジスタのサイズは、複数の第３ＣＭＯＳインバータに接続されている第２ＭＯＳトランジスタのサイズよりも大きくてもよい。効果の詳細は実施例で説明する。

温度センサ回路の概略を示すブロック図である。 遅延時間計測回路の動作を説明する波形図である。 バイアス電圧の波形図の一例である。 比較例の温度センサ回路の概略を示すブロック図である。 比較例の回路における出力信号の振幅を示す図である。 本実施形態の回路における出力信号の振幅を示す図である。 変形例のデジタルバイアス回路の一例を示す図である。 変形例のデジタルバイアス回路の一例を示す図である。 変形例の発振回路の一例を示す図である。 変形例の発振回路の一例を示す図である。

（温度センサ回路１の構成）
図１に、本実施形態に係る温度センサ回路１を示す。温度センサ回路１は１チップ化された回路であり、デジタルバイアス回路１０、パルス生成回路２０、発振回路３０、遅延回路４０、遅延時間計測回路５０を備えている。

デジタルバイアス回路１０は、一定電圧であるバイアス電圧ＶＢＢを生成および供給する回路である。デジタルバイアス回路１０は、リングオシレータ１１、第１ＭＯＳトランジスタＭ１１、第２ＭＯＳトランジスタＭ２１およびＭ２２を備える。リングオシレータ１１は、奇数段のＣＭＯＳインバータＩＮＶ１がリング状に接続された構成を備えている。第１ＭＯＳトランジスタＭ１１のソース端子は電源電圧部位ＶＤＤに接続されている。第１ＭＯＳトランジスタＭ１１は、複数のＣＭＯＳインバータＩＮＶ１に対して１つ備えられている。複数のＣＭＯＳインバータＩＮＶ１の電源電圧端子が、第１ＭＯＳトランジスタＭ１１のドレイン端子に共通に接続されている。複数のＣＭＯＳインバータＩＮＶ１の各々の基準電圧端子は、基準電圧部位ＧＮＤに接続されている。第１ＭＯＳトランジスタＭ１１のゲート端子は、ドレイン端子に接続されており、いわゆるダイオード接続が構成されている。第１ＭＯＳトランジスタＭ１１のドレイン端子からは、バイアス電圧ＶＢＢが出力される。

第２ＭＯＳトランジスタＭ２１のソース端子は電源電圧部位ＶＤＤに接続されており、ドレイン端子は発振回路３０に接続されている。第２ＭＯＳトランジスタＭ２１のゲート端子は、第１ＭＯＳトランジスタＭ１１のゲート端子に接続されている。第２ＭＯＳトランジスタＭ２２のソース端子は電源電圧部位ＶＤＤに接続されており、ドレイン端子は遅延回路４０に接続されている。第２ＭＯＳトランジスタＭ２２のゲート端子は、第１ＭＯＳトランジスタＭ１１のゲート端子に接続されている。発振回路３０に接続されている第２ＭＯＳトランジスタＭ２１のサイズは、遅延回路４０に接続されている第２ＭＯＳトランジスタＭ２２のサイズよりも大きい。

パルス生成回路２０は、低周波信号Ｓ１を生成する回路である。低周波信号Ｓ１は、クロック信号ＣＬＫよりも十分に低周波な信号である。低周波信号Ｓ１は、例えば、クロック信号ＣＬＫの周波数を１／１０２４倍又は１／２０４８倍に低周波化することで生成してもよい。

発振回路３０は、クロック信号ＣＬＫを生成する回路である。クロック信号ＣＬＫは、例えばデューティー比が５０％の矩形波である。発振回路３０は、ＣＭＯＳインバータＩＮＶ２の奇数段がリング状に接続されたリングオシレータで構成されている。第２ＭＯＳトランジスタＭ２１は、複数のＣＭＯＳインバータＩＮＶ２に対して１つ備えられている。第２ＭＯＳトランジスタＭ２１のドレイン端子が、複数のＣＭＯＳインバータＩＮＶ２の電源電圧端子に共通に接続されている。複数のＣＭＯＳインバータＩＮＶ２の各々の基準電圧端子は、基準電圧部位ＧＮＤに接続されている。

遅延回路４０は、低周波信号Ｓ１を遅延させた遅延信号Ｓ２を生成する回路である。遅延回路４０は、ＣＭＯＳインバータＩＮＶ３の複数個が直列に接続されたインバータチェーンで構成されている。第２ＭＯＳトランジスタＭ２２は、複数のＣＭＯＳインバータＩＮＶ３に対して１つ備えられている。第２ＭＯＳトランジスタＭ２２のドレイン端子が、複数のＣＭＯＳインバータＩＮＶ３の電源電圧端子に共通に接続されている。複数のＣＭＯＳインバータＩＮＶ３の各々の基準電圧端子は、基準電圧部位ＧＮＤに接続されている。

遅延時間計測回路５０は、低周波信号Ｓ１と遅延信号Ｓ２の時間差（遅延信号Ｓ２の遅延時間に相当する）をクロック信号ＣＬＫのクロック数に基づいて計測する回路である。また、遅延時間計測回路５０は、その計測されたクロック数をデジタルの温度情報Ｄｏｕｔに変換して出力するように構成されている。

図２の波形図を用いて、遅延時間計測回路５０の動作を具体的に説明する。図２は、遅延時間計測回路５０に入力される各種信号の波形図である。時刻ｔ１において、低周波信号Ｓ１の立ち上がりエッジが検出されると、クロック信号ＣＬＫのカウントが開始される。時刻ｔ２において、遅延信号Ｓ２の立ち上がりエッジが検出されると、クロック信号ＣＬＫのカウントが終了する。低周波信号Ｓ１と遅延信号Ｓ２との間の遅延時間ＤＴは、温度に依存して変化する特性を有している。一方、クロック信号ＣＬＫは、低周波信号Ｓ１および遅延信号Ｓ２に比して温度依存性が低い。従って、クロック信号ＣＬＫを用いて遅延時間ＤＴの変動を計測することで、温度情報を得ることができる。

（デジタルバイアス回路１０の動作）
デジタルバイアス回路１０から出力されるバイアス電圧ＶＢＢの波形図の一例を図３に示す。図３は、電源電圧部位ＶＤＤが１．８Ｖである場合を説明している。図３に示すように、バイアス電圧ＶＢＢは、電圧ＶＧＳだけ電圧降下した一定電圧値となる。電圧ＶＧＳは、図１に示すように、第１ＭＯＳトランジスタＭ１１で発生した電圧降下である。

バイアス電圧ＶＢＢがパルス波形とはならずに一定値となる理由を説明する。ＣＭＯＳインバータＩＮＶ１の各々は、ＣＭＯＳ回路であるため、出力反転時にしか電流が流れない。しかし複数のＣＭＯＳインバータＩＮＶ１でリングオシレータ１１を構成している。従って、反転出力が順番にＣＭＯＳインバータＩＮＶ１を伝搬していくため、リングオシレータ１１の全体でみると、常に何れかのＣＭＯＳインバータＩＮＶ１が出力反転動作している状態を実現することができる。そして、第１ＭＯＳトランジスタＭ１１のドレイン端子が、複数のＣＭＯＳインバータＩＮＶ１に共通に接続されているため、複数の第１ＣＭＯＳインバータに順番に流れる電流を束ねることができる。その結果、第１ＭＯＳトランジスタで常に電圧降下を発生させることができるため、一定のバイアス電圧ＶＢＢを生成することができる。

（解決課題）
解決課題を、図４の比較例の温度センサ回路１００を用いて説明する。比較例の温度センサ回路１００は、本実施形態の温度センサ回路１に比して、デジタルバイアス回路１０を備えていない。なお、両回路で同一の構成には同一の符号を付すことで、説明を省略する。温度センサ回路１００では、電圧調整回路（ダイオード接続されたＰＭＯＳトランジスタＭ１２１）が、電源電圧部位ＶＤＤと発振回路１３０との間に挿入されている。また、電圧調整回路（ダイオード接続されたＰＭＯＳトランジスタＭ１２２）が、電源電圧部位ＶＤＤと遅延回路１４０との間に挿入されている。

電圧調整回路の作用を説明する。ＣＭＯＳインバータＩＮＶ２やＩＮＶ３を構成しているＭＯＳトランジスタには、寄生ダイオードが存在する。寄生ダイオードは、高温範囲でリーク電流が流れる。このリーク電流に起因して、発振回路１３０が生成するクロック信号ＣＬＫａの温度依存特性及び遅延回路１４０が生成する遅延信号Ｓ２ａの温度依存特性については、高温範囲でその線形性が崩れることがある。そこで例えば、発振回路１３０を構成するＣＭＯＳインバータＩＮＶ２の遅延時間の変化率が高温範囲で増加する場合、電圧調整回路（ＰＭＯＳトランジスタＭ１２１）は、高温範囲の電圧降下が低温範囲の電圧降下よりも小さくなるように動作する。これにより、発振回路１３０の電源電圧端子に供給される電圧は、低温範囲よりも高温範囲で大きくなる。ＣＭＯＳインバータＩＮＶ２の動作電流が高温範囲で補償され、ＣＭＯＳインバータＩＮＶ２の温度に対する遅延時間の変化率が低温範囲から高温範囲まで一定とすることができる。

しかし、電圧調整回路（ＰＭＯＳトランジスタＭ１２１およびＭ１２２）を配置すると、電圧調整回路において電圧ＶＧＳだけ電圧降下が発生してしまう。従って図５の波形図に示すように、発振回路１３０から出力されるクロック信号ＣＬＫａや、遅延回路１４０から出力される遅延信号Ｓ２ａの振幅は、振幅Ａ１に比して小さな振幅Ａ２となってしまう。振幅Ａ１は、基準電圧部位ＧＮＤから電源電圧部位ＶＤＤまでのフルスイングの振幅である。振幅Ａ２は、基準電圧部位ＧＮＤから、電源電圧部位ＶＤＤから電圧ＶＧＳだけ低下した電圧までの振幅である。次段の遅延時間計測回路５０に、この小さくなった振幅Ａ２が入力されると、遅延時間計測回路５０で論理データを正しく取り扱うことができなくなってしまう場合がある。よって、発振回路１３０と遅延時間計測回路５０の接続経路間や、遅延回路１４０と遅延時間計測回路５０の接続経路間に、信号の振幅を振幅Ａ２から振幅Ａ１へ変換するためのレベル変換回路が必要になってしまう。レベル変換回路は、通常の論理しきい値よりも小さな論理しきい値とするような特殊な設計が必要となってしまう。

（効果）
本実施形態に係る温度センサ回路１では、デジタルバイアス回路１０で生成した一定のバイアス電圧ＶＢＢ（図３参照）によって、第２ＭＯＳトランジスタＭ２１およびＭ２２を駆動することができる。バイアス電圧ＶＢＢは、電源電圧部位ＶＤＤの電圧から電圧ＶＧＳだけ低下した電圧であるため、第２ＭＯＳトランジスタＭ２１およびＭ２２を飽和領域で使用することができる。第２ＭＯＳトランジスタＭ２１およびＭ２２では、十分に小さなオン抵抗による電圧降下しか発生しないため、電圧降下は無視することが可能となる。その結果、図６の波形図に示すように、発振回路３０から出力されるクロック信号ＣＬＫや、遅延回路４０から出力される遅延信号Ｓ２の振幅は、基準電圧部位ＧＮＤから電源電圧部位ＶＤＤまでのフルスイングの振幅Ａ１にすることができる。信号の振幅をフルスイングに変換するためのレベル変換回路を、発振回路３０と遅延時間計測回路５０の接続経路間や、遅延回路４０と遅延時間計測回路５０の接続経路間に配置する必要がない。特別な論理しきい値の設定が不要になるため、回路設計を容易にすることが可能になる。

デジタルバイアス回路１０では、ＣＭＯＳ回路を動作し続けるための最も簡易な回路の一つであるリングオシレータを用いて、複数の第１ＣＭＯＳインバータに順番に電流が流れる状態を形成することができる。順番に流れる電流を第１ＭＯＳトランジスタＭ１１で束ねることで、第１ＭＯＳトランジスタＭ１１に定電流が流れている状態を生成することができる。そして、第１ＭＯＳトランジスタＭ１１に流れる一定電流を、第２ＭＯＳトランジスタＭ２１およびＭ２２にミラーすることができる。これにより、抵抗器などによる定電流源を用いて電流をミラーする場合に比して、消費電力を低減することが可能となる。

発振回路３０に接続されている第２ＭＯＳトランジスタＭ２１のサイズは、遅延回路４０に接続されている第２ＭＯＳトランジスタＭ２２のサイズよりも大きい。これにより、発振回路３０に供給される電流量を、遅延回路４０に供給される電流量よりも、トランジスタのサイズ比に応じて増大させることができる。発振回路３０のクロック周波数を高めることができるため、温度センサの分解能を高めることが可能となる。

以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。

（デジタルバイアス回路１０の第１変形例）
デジタルバイアス回路１０の回路構成は、図１の形態に限られず、各種の構成であってよい。図７に、変形例のデジタルバイアス回路１０ｂの一例を示す。第１ＭＯＳトランジスタＭ１１ｂは、複数のＣＭＯＳインバータＩＮＶ１の各々に対応して複数備えられている。複数のＣＭＯＳインバータＩＮＶ１の電源電圧端子が、複数の第１ＭＯＳトランジスタＭ１１ｂのドレイン端子の各々に接続されている。複数の第１ＭＯＳトランジスタＭ１１ｂのゲート端子の各々が、第２ＭＯＳトランジスタＭ２１やＭ２２（図１参照）のゲート端子に共通に接続されている。変形例のデジタルバイアス回路１０ｂと図１のデジタルバイアス回路１０では、等価回路では等価である。図中のＭＯＳトランジスタのサイズがすべて同一の場合には、第１ＭＯＳトランジスタＭ１１（図１）のｎ個の並列接続が、第１ＭＯＳトランジスタＭ１１ｂ（図７）に相当する。効果を説明する。図７の変形例のように、ｎ個の第１ＭＯＳトランジスタＭ１１ｂを並列接続することでトランジスタのサイズを大きくすることで、第１ＭＯＳトランジスタＭ１１ｂで発生する電圧降下を小さくすることができる。その結果、バイアス電圧ＶＢＢの値を、第１ＭＯＳトランジスタＭ１１（図１）よりも第１ＭＯＳトランジスタＭ１１ｂ（図７）の方を高くすることができる。すなわち、デジタルバイアス回路から出力されるバイアス電圧ＶＢＢの値を、第１ＭＯＳトランジスタのサイズによって調整することが可能となる。

（デジタルバイアス回路１０の第２変形例）
図８に、変形例のデジタルバイアス回路１０ｃの一例を示す。第１ＭＯＳトランジスタＭ１１ｂは、複数のＣＭＯＳインバータＩＮＶ１の各々に対応して複数備えられている。複数のＣＭＯＳインバータＩＮＶ１の電源電圧端子が、複数の第１ＭＯＳトランジスタＭ１１ｂのドレイン端子の各々に接続されている。複数の第１ＭＯＳトランジスタＭ１１ｂのゲート端子の各々から、バイアス電圧ＶＢＢが並列に出力されている。並列に出力されているバイアス電圧ＶＢＢの各々は、バッファ回路等を介して、第２ＭＯＳトランジスタＭ２１やＭ２２（図１参照）のゲート端子に入力されてもよい。この構成によっても、本実施形態のデジタルバイアス回路１０（図１）と同様の効果を得ることができる。

（デジタルバイアス回路１０のその他の変形例）
複数のＣＭＯＳインバータＩＮＶ１に接続される、バイアス電圧ＶＢＢを出力する素子は、図１に示すような第１ＭＯＳトランジスタＭ１１に限られない。電圧降下を発生させることができる素子であれば、何れの素子であってもよい。例えば第１ＭＯＳトランジスタＭ１１に代えて、ダイオードを用いてもよい。アノードは電源電圧部位ＶＤＤに接続され、カソードは複数のＣＭＯＳインバータＩＮＶ１の電源電圧端子に共通接続される。また例えば、第１ＭＯＳトランジスタＭ１１に代えて、抵抗器を用いてもよい。抵抗器の一端は電源電圧部位ＶＤＤに接続され、他端は複数のＣＭＯＳインバータＩＮＶ１の電源電圧端子に共通接続される。

（発振回路３０、遅延回路４０の第１変形例）
発振回路３０および遅延回路４０の回路構成は、図１の形態に限られず、各種の構成であってよい。図９に、変形例の発振回路３０ｃの一例を示す。第２ＭＯＳトランジスタＭ２１ｃは、複数のＣＭＯＳインバータＩＮＶ２の各々に対応して複数備えられている。複数のＣＭＯＳインバータＩＮＶ２の電源電圧端子が、複数の第２ＭＯＳトランジスタＭ２１ｃのドレイン端子の各々に接続されている。複数の第２ＭＯＳトランジスタＭ２１ｃのゲート端子の各々が、第１ＭＯＳトランジスタＭ１１（図１参照）のゲート端子に共通に接続されている。効果を説明する。図９の変形例のように、複数の第２ＭＯＳトランジスタＭ２１ｃを並列接続することでトランジスタのサイズを大きくすることで、発振回路３０ｃにミラーされる電流を増大させることができる。その結果、発振回路３０ｃの発振周波数を高くすることが可能になる。なお、遅延回路４０についても同様の変形例を実現可能である。すなわち、第２ＭＯＳトランジスタＭ２１ｃをＭ２２ｃに読み替え、ＣＭＯＳインバータＩＮＶ２をＩＮＶ３に読み替えればよい。

（発振回路３０、遅延回路４０の第２変形例）
図１０に、変形例の発振回路３０ｄの一例を示す。発振回路３０ｄは、第１ブロックＢ１と、第２ブロックＢ２とを備えている。第１ブロックＢ１は、入力段側の複数のＣＭＯＳインバータＩＮＶ２によって構成されている。第２ブロックＢ２は、最終段を含む少なくとも１つのＣＭＯＳインバータＩＮＶ２によって構成されている。第２ＭＯＳトランジスタＭ２１ｄは、第１ブロックＢ１を構成する複数のＣＭＯＳインバータＩＮＶ２の各々に対応して複数備えられている。一方、第２ブロックＢ２を構成する少なくとも１つのＣＭＯＳインバータＩＮＶ２に対しては、第２ＭＯＳトランジスタＭ２１ｄは備えられていない。複数の第２ＭＯＳトランジスタＭ２１ｄのゲート端子の各々が、第１ＭＯＳトランジスタＭ１１（図１参照）のゲート端子に共通に接続されている。効果を説明する。第２ブロックＢ２に含まれている、クロック信号ＣＬＫを出力する最終段のＣＭＯＳインバータＩＮＶ２は、電源電圧端子には電源電圧部位ＶＤＤが接続され、基準電圧端子には基準電圧部位ＧＮＤが接続されている。これにより、クロック信号ＣＬＫの振幅を、基準電圧部位ＧＮＤから電源電圧部位ＶＤＤまでのフルスイングの振幅にすることができる。なお、遅延回路４０についても同様の変形例を実現可能である。すなわち、第２ＭＯＳトランジスタＭ２１ｄをＭ２２ｄに読み替え、ＣＭＯＳインバータＩＮＶ２をＩＮＶ３に読み替えればよい。

（その他の変形例）
本実施形態では、第１ＭＯＳトランジスタＭ１１、第２ＭＯＳトランジスタＭ２１およびＭ２２がＰ型である場合を説明したが、Ｎ型であってもよい。この場合、デジタルバイアス回路１０のＮ型の第１ＭＯＳトランジスタＭ１１のソース端子は、基準電圧部位ＧＮＤに接続される。複数のＣＭＯＳインバータＩＮＶ１の基準電圧端子が、Ｎ型の第１ＭＯＳトランジスタＭ１１のドレイン端子に共通に接続される。複数のＣＭＯＳインバータＩＮＶ１の電源電圧端子が、電源電圧部位ＶＤＤに接続される。発振回路３０のＮ型の第２ＭＯＳトランジスタＭ２１、および遅延回路４０のＮ型の第２ＭＯＳトランジスタＭ２２についても、同様の接続関係となる。

本実施形態のＣＭＯＳインバータは、「ＣＭＯＳインバータとして機能する回路」を含む概念である。例えば、ＮＡＮＤ回路やＮＯＲ回路などの各種ロジック回路をＮＯＴ回路として機能させた回路も、ＣＭＯＳインバータに含まれる。ＮＡＮＤ回路をＣＭＯＳインバータとして機能させる場合には、入力端子Ａにイネーブル信号を入力し、入力端子Ｂに入力信号を入力すればよい。イネーブル信号がハイレベルの場合に、ＮＡＮＤ回路は、入力端子Ｂに入力された入力信号を反転して出力する。ＮＯＲ回路をＣＭＯＳインバータとして機能させる場合には、複数の入力端子を共通接続すればよい。

１：温度センサ回路 １０：デジタルバイアス回路 １１：リングオシレータ ２０：パルス生成回路 ３０：発振回路 ４０：遅延回路 ５０：遅延時間計測回路 Ｍ１１：第１ＭＯＳトランジスタ Ｍ２１、Ｍ２２：第２ＭＯＳトランジスタ ＩＮＶ１、ＩＮＶ２、ＩＮＶ３：ＣＭＯＳインバータ

Claims (8)

1. 複数の第１ＣＭＯＳインバータがリング状に接続された第１リングオシレータと、
   第１ソース端子が所定電圧部位に接続されており、第１ドレイン端子が前記複数の第１ＣＭＯＳインバータに接続されており、第１ゲート端子が前記第１ドレイン端子に接続されている第１ＭＯＳトランジスタと、
   第２ソース端子が前記所定電圧部位に接続されており、第２ドレイン端子がデジタル信号を出力するデジタル出力回路に接続されており、第２ゲート端子が前記第１ＭＯＳトランジスタの前記第１ゲート端子に接続されている第２ＭＯＳトランジスタと、
   を備えたデジタルバイアス回路。
2. 前記第１ＭＯＳトランジスタは、前記複数の第１ＣＭＯＳインバータに対して１つ備えられており、
   前記複数の第１ＣＭＯＳインバータが前記第１ＭＯＳトランジスタの前記第１ドレイン端子に共通に接続されている、請求項１に記載のデジタルバイアス回路。
3. 前記第１ＭＯＳトランジスタは、前記複数の第１ＣＭＯＳインバータの各々に対応して複数備えられており、
   前記複数の第１ＣＭＯＳインバータが前記複数の第１ＭＯＳトランジスタの前記第１ドレイン端子の各々に接続されており、
   前記複数の第１ＭＯＳトランジスタの第１ゲート端子の各々が前記第２ＭＯＳトランジスタの前記第２ゲート端子に共通に接続されている、請求項１に記載のデジタルバイアス回路。
4. 前記デジタル出力回路は、第１ブロックと、前記第１ブロックに接続され前記デジタル信号を出力する第２ブロックとを備えており、
   前記第１ブロックには前記第２ＭＯＳトランジスタの前記第２ドレイン端子が接続されており、
   前記第２ブロックには前記第２ＭＯＳトランジスタの前記第２ドレイン端子が接続されていない、請求項１〜３の何れか１項に記載のデジタルバイアス回路。
5. 前記デジタル出力回路は、複数の第２ＣＭＯＳインバータがリング状に接続された第２リングオシレータを備えており、
   前記第２ＭＯＳトランジスタの前記第２ドレイン端子が前記複数の第２ＣＭＯＳインバータに接続されている、請求項１〜４の何れか１項に記載のデジタルバイアス回路。
6. 前記デジタル出力回路は、複数の第３ＣＭＯＳインバータがチェーン状に接続された遅延回路を備えており、
   前記第２ＭＯＳトランジスタの前記第２ドレイン端子が前記複数の第３ＣＭＯＳインバータに接続されている、請求項１〜５の何れか１項に記載のデジタルバイアス回路。
7. デジタルバイアス回路と、発振回路と、遅延回路と、遅延時間計測回路と、を備えたデジタル回路であって、
   前記デジタルバイアス回路は、
   複数の第１ＣＭＯＳインバータがリング状に接続された第１リングオシレータと、
   第１ソース端子が所定電圧部位に接続されており、第１ドレイン端子が前記複数の第１ＣＭＯＳインバータに接続されており、第１ゲート端子が前記第１ドレイン端子に接続されている第１ＭＯＳトランジスタと、
   第２ソース端子が前記所定電圧部位に接続されており、第２ドレイン端子が前記発振回路および前記遅延回路に接続されており、第２ゲート端子が前記第１ＭＯＳトランジスタの前記第１ゲート端子に接続されている第２ＭＯＳトランジスタと、
   を備えており、
   前記発振回路は、複数の第２ＣＭＯＳインバータがリング状に接続された第２リングオシレータを備えており、
   前記第２ＭＯＳトランジスタの前記第２ドレイン端子が前記複数の第２ＣＭＯＳインバータに接続されており、
   前記遅延回路は、チェーン状に接続された複数の第３ＣＭＯＳインバータを備えており、
   前記第２ＭＯＳトランジスタの前記第２ドレイン端子が前記複数の第３ＣＭＯＳインバータに接続されており、
   前記遅延時間計測回路は、前記遅延回路から出力される遅延信号の遅延時間を、前記発振回路から出力されるクロック信号に基づいて計測する、デジタル回路。
8. 前記複数の第２ＣＭＯＳインバータに接続されている第２ＭＯＳトランジスタと、前記複数の第３ＣＭＯＳインバータに接続されている第２ＭＯＳトランジスタとは別体のトランジスタであり、
   前記複数の第２ＣＭＯＳインバータに接続されている前記第２ＭＯＳトランジスタのサイズは、前記複数の第３ＣＭＯＳインバータに接続されている前記第２ＭＯＳトランジスタのサイズよりも大きい、請求項７に記載のデジタル回路。

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