JP2016176773A

JP2016176773A - 温度センサ回路

Info

Publication number: JP2016176773A
Application number: JP2015056215A
Authority: JP
Inventors: 水野　健太朗; Kentaro Mizuno; 健太朗水野; 英人嶋田; Hideto Shimada
Original assignee: Toyota Central R&D Labs Inc
Current assignee: Toyota Central R&D Labs Inc
Priority date: 2015-03-19
Filing date: 2015-03-19
Publication date: 2016-10-06
Anticipated expiration: 2035-03-19
Also published as: JP6746876B2

Abstract

【課題】回路規模の増大が抑えられた温度センサ回路を提供する。
【解決手段】温度センサ回路１は、パルス波Ａ１の立ち上がりから第１遅延時間を遅延した第１遅延信号Ｂ１を生成する第１遅延回路３、パルス波Ａ１の立ち上がりから第１遅延時間よりも長い第２遅延時間を遅延した第２遅延信号Ｂ２を生成する第２遅延回路４、及び、第１遅延信号Ｂ１の立ち上がりから第２遅延信号Ｂ２の立ち上がりまでの時間をクロック信号ＣＬＫで計測する遅延時間差計測回路６を備える。第１遅延信号Ｂ１の第１遅延時間の温度に対する温度依存特性と第２遅延信号Ｂ２の第２遅延時間の温度に対する温度依存特性が異なる。
【選択図】図１

Description

本明細書で開示する技術は、温度センサ回路に関する。

特許文献１は、遅延回路が生成する遅延信号の遅延時間の温度に対する温度依存特性を利用して温度を測定する温度センサ回路を開示する。図７に、この温度センサ回路の温度測定の概要を示す。

特許文献１の遅延回路は、パルス波を遅延させた遅延信号を生成する。図７に示されるように、遅延信号は、遅延時間が温度依存特性を有しており、低温時の遅延時間Ｔ１１よりも高温時の遅延時間Ｔ１２が長くなるように調整されている。この温度センサ回路は、クロック信号ＣＬＫを利用して遅延信号の遅延時間Ｔ１１，Ｔ１２を計測することで、温度を測定するように構成されている。

特開２０１３−１８５９８５号公報

特許文献１の温度センサ回路は、パルス波の立ち上がりから遅延信号の立ち上がりまでの遅延時間Ｔ１１，Ｔ１２をクロック信号で計測する。例えば、高分解能を目的として高周波のクロック信号ＣＬＫを用いると、遅延時間Ｔ１１，Ｔ１２を計測するのに要する計測回路のビット数が増大し、回路規模が増大する。本明細書は、回路規模の増大が抑えられた温度センサ回路を提供することを目的とする。

本明細書で開示する温度センサ回路の一実施形態は、第１遅延回路、第２遅延回路及び遅延時間差計測回路を備える。第１遅延回路は、パルス波の立ち上がりから第１遅延時間を遅延した第１遅延信号を生成する。第２遅延回路は、パルス波の立ち上がりから第１遅延時間よりも長い第２遅延時間を遅延した第２遅延信号を生成する。遅延時間差計測回路は、第１遅延信号の立ち上がりから第２遅延信号の立ち上がりまでの遅延時間差をクロック信号で計測する。第１遅延信号の第１遅延時間の温度に対する温度依存特性と第２遅延信号の第２遅延時間の温度に対する温度依存特性が異なる。

上記温度センサ回路では、第１遅延信号の第１遅延時間の温度に対する温度依存特性と第２遅延信号の第２遅延時間の温度に対する温度依存特性が異なるように構成されている。このため、第１遅延信号の立ち上がりから第２遅延信号の立ち上がりまでの遅延時間差は、温度依存特性を有する。上記温度センサ回路は、その遅延時間差をクロック信号で計測するように構成されている。このため、遅延時間の全体をクロック信号で計測しないので、クロック信号をカウントするための遅延時間差計測回路のビット数が抑えられ、回路規模の増大が抑えられる。

温度センサ回路の概略を示すブロック図である。第１及び第２遅延回路に含まれるインバータチェーンの概略を示す図である。発振回路に含まれるリングオシレータの概略を示す図である。リングオシレータ及びインバータチェーンを構成するＣＭＯＳインバータの回路図である。低温時の温度センサ回路の動作の様子を示すタイミングチャートである。高温時の温度センサ回路の動作の様子を示すタイミングチャートである。第２遅延回路の変形例の概略を示す図である。従来の温度センサ回路の動作の様子を示すタイミングチャートである。

以下、本明細書で開示される技術の特徴を整理する。なお、以下に記す事項は、各々単独で技術的な有用性を有している。

本明細書で開示する温度センサ回路の一実施形態は、第１遅延回路、第２遅延回路及び遅延時間差計測回路を備えていてもよい。第１遅延回路は、パルス波の立ち上がりから第１遅延時間を遅延した第１遅延信号を生成する。第２遅延回路は、パルス波の立ち上がりから第１遅延時間よりも長い第２遅延時間を遅延した第２遅延信号を生成する。遅延時間差計測回路は、第１遅延信号の立ち上がりから第２遅延信号の立ち上がりまでの遅延時間差をクロック信号で計測する。第１遅延信号の第１遅延時間の温度に対する温度依存特性と第２遅延信号の第２遅延時間の温度に対する温度依存特性が異なる。第１遅延信号の第１遅延時間と第２遅延信号の第２遅延時間はいずれも、温度に対する温度依存特性を有していてもよい。あるいは、第１遅延信号の第１遅延時間は温度に対して温度依存特性を有しておらず、第２遅延信号の第２遅延時間が温度に対して温度依存特性を有していてもよい。クロック信号は、その周期が温度に対して温度依存特性を有していてもよく、有していなくてもよい。クロック信号の周期が温度に対して温度依存特性を有している場合、その温度依存特性は、第１遅延信号の立ち上がりから第２遅延信号の立ち上がりまでの遅延時間差の温度に対する温度依存特性と異なるのが望ましい。パルス波は、クロック信号を分周して生成してもよい。

第１遅延回路及び第２遅延回路の各々は、ＣＭＯＳインバータの複数個が直列に接続されているインバータチェーンを有していてもよい。この場合、第１遅延回路のＣＭＯＳインバータを構成する電界効果型トランジスタと第２遅延回路のＣＭＯＳインバータを構成する電界効果型トランジスタが、異なるチャネル長変調効果を有するように構成されている。これにより、第１遅延信号の第１遅延時間の温度に対する温度依存特性と第２遅延信号の第２遅延時間の温度に対する温度依存特性が異なるようになる。なお、第１遅延回路のＣＭＯＳインバータの段数と第２遅延回路のＣＭＯＳインバータの段数は、同一でもよく、異なっていてもよい。

第１遅延回路は、同一温度における第１遅延時間が異なる複数の第１遅延信号を生成可能に構成されていてもよい。この場合、温度センサ回路は、第１遅延信号と第２遅延信号の遅延時間差のうちの温度に依存して変動する範囲のみを選択的に計測することができるので、電力消費が抑えられる。

図１に示されるように、温度センサ回路１は、１チップ化された回路であり、パルス発生回路２、第１遅延回路３、第２遅延回路４、発振回路５及び遅延時間差計測回路６を備える。

パルス発生回路２は、矩形波のパルス波Ａ１を生成するように構成されている。第１遅延回路３は、パルス発生回路２に接続されており、パルス波Ａ１の立ち上がりから第１遅延時間を遅延させた第１遅延信号Ｂ１を生成するように構成されている。第２遅延回路４も、パルス発生回路２に接続されており、パルス波Ａ１の立ち上がりから第１遅延時間よりも長い第２遅延時間を遅延させた第２遅延信号Ｂ２を生成するように構成されている。発振回路５は、第１遅延回路３及び第２遅延回路４に接続されており、第１遅延信号Ｂ１が立ち上がったときにクロック信号ＣＬＫの生成を開始し、第２遅延信号Ｂ２が立ち上がったときにクロック信号ＣＬＫの生成を停止するように構成されている。遅延時間差計測回路６は、バイナリカウンタを有しており、第１遅延回路３、第２遅延回路４及び発振回路５に接続されている。遅延時間差計測回路６は、クロック信号ＣＬＫを利用して、第１遅延信号Ｂ１の立ち上がりから第２遅延信号Ｂ２の立ち上がりまでの遅延時間差を計測するように構成されている。遅延時間差計測回路６は、その計測されたクロック数をデジタルの温度情報Ｄoutとして出力するように構成されている。

図２に示されるように、第１及び第２遅延回路３，４はいずれも、第１インバータＩＮＶ１の複数個が直列に接続されたインバータチェーンで構成されている。この例では、第１遅延回路３の第１インバータＩＮＶ１の段数と第２遅延回路４の第１インバータＩＮＶ１の段数が等しい。前記したように、第２遅延回路４が生成する第２遅延信号Ｂ２の第２遅延時間は、第１遅延回路３が生成する第１遅延信号Ｂ１の第１遅延時間よりも長い。このような差が生じる理由については後述する。

図３に示されるように、発振回路５は、第２インバータＩＮＶ２の複数個がリング状に接続されたリングオシレータで構成されている。例えば、発振回路５は、奇数段の第２インバータＩＮＶ２を有する。また、発振回路５は、リングオシレータの前段に３入力のＮＡＮＤゲートを有する。そのＮＡＮＤゲートには、リングオシレータの出力、第１遅延信号Ｂ１及び反転した第２遅延信号Ｂ２が入力する。これにより、発振回路５は、第１遅延信号Ｂ１が立ち上がったときにクロック信号ＣＬＫの生成を開始し、第２遅延信号Ｂ２が立ち上がったときにクロック信号ＣＬＫの生成を停止するように構成されている。

図４に示されるように、第１及び第２遅延回路３，４のインバータチェーンの第１インバータＩＮＶ１と発振回路５のリングオシレータの第２インバータＩＮＶ２はいずれも、正電源ライン（Ｖｄｄライン）と負電源ライン（Ｖｓｓ）の間に直列に接続された第１トランジスタＴｒ１と第２トランジスタＴｒ２を有するＣＭＯＳを備える。第１トランジスタＴｒ１は、ｐ型のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）であり、ソースがＶｄｄラインに接続されており、ドレインが第２トランジスタＴｒ２のドレインに接続されている。第２トランジスタＴｒ２は、ｎ型のＭＯＳＦＥＴであり、ドレインが第１トランジスタＴｒ１のドレインに接続されており、ソースが負電源ラインＶｓｓに接続されている。第１トランジスタＴｒ１と第２トランジスタＴｒ２の接続点が、次段のＣＭＯＳインバータを構成するトランジスタのゲートに接続されている。

温度センサ回路１では、第１及び第２遅延回路３，４のインバータチェーンの第１インバータＩＮＶ１において、トランジスタＴｒ１，Ｔｒ２によるチャネル長変調効果が異なるように構成されていることを特徴とする。具体的には、ゲート幅を一定としたときに、第１遅延回路３のインバータチェーンの第１インバータＩＮＶ１を構成するトランジスタＴｒ１，Ｔｒ２のゲート長が、第２遅延回路４のインバータチェーンの第１インバータＩＮＶ１を構成するトランジスタＴｒ１，Ｔｒ２のゲート長よりも短く構成されている。なお、この例では、第１遅延回路３の第１トランジスタＴｒ１のゲート長が第２遅延回路４の第１トランジスタＴｒ１のゲート長よりも短く、さらに、第１遅延回路３の第２トランジスタＴｒ２のゲート長が第２遅延回路４の第２トランジスタＴｒ２のゲート長よりも短い。この例に代えて、第１遅延回路３の第１トランジスタＴｒ１と第２トランジスタＴｒ２のいずれか一方のゲート長のみが、第２遅延回路４の第１トランジスタＴｒ１と第２トランジスタＴｒ２のゲート長よりも短くてもよい。

通常、トランジスタＴｒ１，Ｔｒ２は、低温よりも高温で動作電流が小さくなり、動作速度が低下する。このため、第１遅延回路３の第１インバータＩＮＶ１では、低温よりも高温で動作速度が低下するので、第１遅延信号Ｂ１の第１遅延時間が増加する。すなわち、第１遅延信号Ｂ１の第１遅延時間は、温度に対して略一次関数で増加する正の温度依存特性を有する。また、第２遅延回路４の第１インバータＩＮＶ１でも、低温よりも高温で動作速度が低下するので、第２遅延信号Ｂ２の第２遅延時間が増加する。すなわち、第２遅延信号Ｂ２の第２遅延時間も、温度に対して略一次関数で増加する正の温度依存特性を有する。ここで、チャネル長変調効果とは、ＩＶ特性の飽和領域における電流増加量をいう。このため、チャネル長変調効果が異なるとは、ＩＶ特性の飽和領域における電流増加量が異なることをいう。本実施例では、第１遅延回路３の第１インバータＩＮＶ１を構成するトランジスタＴｒ１，Ｔｒ２のゲート長が第２遅延回路４の第１インバータＩＮＶ１を構成するトランジスタＴｒ１，Ｔｒ２のゲート長よりも短いので、ＩＶ特性の飽和領域における電流増加量に関しては、第１遅延回路３の第１インバータＩＮＶ１を構成するトランジスタＴｒ１，Ｔｒ２の方が第２遅延回路４の第１インバータＩＮＶ１を構成するトランジスタＴｒ１，Ｔｒ２よりも大きい。このため、低温から高温に変化したときに、第１遅延回路３の第１インバータＩＮＶ１を構成するトランジスタＴｒ１，Ｔｒ２での電流変化量は相対的に小さく、第２遅延回路４の第１インバータＩＮＶ１を構成するトランジスタＴｒ１，Ｔｒ２での電流変化量は相対的に大きくなる。この結果、低温から高温に変化したときに、第１遅延回路３のインバータチェーンの動作速度の低下量が相対的に小さく、第２遅延回路４のインバータチェーンの動作速度の低下量が相対的に大きくなる。

このように、温度センサ回路１では、低温から高温に変化したときに、第１遅延回路３のインバータチェーンの動作速度の低下量と第２遅延回路４のインバータチェーンの動作速度の低下量が異なっているので、第１遅延信号Ｂ１の第１遅延時間の温度依存特性と第２遅延信号Ｂ２の第２遅延時間の温度依存特性が異なり、さらに、同一温度における第１遅延回路３の第１遅延信号Ｂ１の第１遅延時間と第２遅延回路４の第２遅延信号Ｂ２の第２遅延時間が異なることとなる。前記したように、第１遅延回路３の第１遅延信号Ｂ１の第１遅延時間は、温度に対して略一次関数で増加する正の温度依存特性を有している。第２遅延回路４の第２遅延信号Ｂ２の第２遅延時間も、温度に対して略一次関数で増加する正の温度依存特性を有している。さらに、第２遅延信号Ｂ２の第２遅延時間の温度に対する変化率（基準温度の第２遅延時間を「１」としたときの任意温度における第２遅延時間の比）が第１遅延信号Ｂ１の第１遅延時間の温度に対する変化率（基準温度の第１遅延時間を「１」としたときの任意温度における第１遅延時間の比）よりも大きい関係となっている。このように、第１遅延信号Ｂ１の第１遅延時間の温度依存特性と第２遅延信号Ｂ２の第２遅延時間の温度依存特性が異なるので、第１遅延信号Ｂ１の立ち上がりから第２遅延信号Ｂ２の立ち上がりまでの遅延時間差も、温度依存特性を有することとなる。

図５Ａ及び図５Ｂに、温度センサ回路１が遅延時間差を計測する概略を示す。図５Ａは低温時の遅延時間差を計測する様子を示し、図５Ｂが高温時の遅延時間差を計測する様子を示す。

図５Ａ及び図５Ｂに示すように、第１遅延回路３の第１遅延信号Ｂ１は、パルス波Ａ１から第１遅延時間Ｔ１ａ，Ｔ１ｂを遅延した信号である。低温時の第１遅延時間Ｔ１ａよりも高温時の第１遅延時間Ｔ１ｂが長い。第２遅延回路４の第２遅延信号Ｂ２は、パルス波Ａ１から第２遅延時間Ｔ２ａ，Ｔ２ｂを遅延した信号である。低温時の第２遅延時間Ｔ２ｂよりも高温時の第２遅延時間Ｔ２ｂが長い。上記したように、第１遅延信号Ｂ１の第１遅延時間Ｔ１ａ，Ｔ１ｂの温度依存特性と第２遅延信号Ｂ２の第２遅延時間Ｔ２ａ，Ｔ２ｂの温度依存特性が異なる。このため、第１遅延信号Ｂ１の低温時の第１遅延時間Ｔ１ａと高温時の第１遅延時間Ｔ１ｂの間の変化量は、第２遅延信号Ｂ２の低温時の第２遅延時間Ｔ２ａと高温時の第２遅延時間Ｔ２ｂの間の変化量よりも小さい。したがって、第１遅延信号Ｂ１と第２遅延信号Ｂ２の遅延時間差Ｔ３ａ，Ｔ３ｂは、温度依存特性を有しており、低温時の遅延時間差Ｔ３ａよりも高温時の遅延時間差Ｔ３ｂが長くなる。

温度センサ回路１の遅延時間差計測回路６は、クロック信号ＣＬＫを利用して遅延時間差Ｔ３ａ，Ｔ３ｂを計測し、その計測されたクロック数をデジタルの温度情報Ｄoutとして出力する。図７に例示するように、従来技術では、遅延時間の全体をクロック信号で計測するので、計測回路のバイナリカウンタに多数のビットが必要である。本実施例の温度センサ回路１では、遅延時間差Ｔ３ａ，Ｔ３ｂのみを計測するように構成されているので、遅延時間差計測回路６のバイナリカウンタのビット数が抑えられ、回路規模の増大が抑えられる。

上記したように、温度センサ回路１では、発振回路５のリングオシレータがクロック信号ＣＬＫを生成しており、そのリングオシレータは、遅延回路３，４のインバータチェーンと同様に、ＣＭＯＳインバータで構成されている。このため、発振回路５が生成するクロック信号ＣＬＫの周期は、温度に対する温度依存特性を有する。温度センサ回路１では、このクロック信号ＣＬＫの周期の温度に対する温度依存特性が、第１遅延信号Ｂ１と第２遅延信号Ｂ２の遅延時間差の温度に対する温度依存特性と異なるように構成されている。例えば、クロック信号ＣＬＫの周期の温度に対する温度依存特性が第１遅延信号Ｂ１の遅延時間の温度に対する温度依存特性と等しくなるように構成されていれば、クロック信号ＣＬＫの周期の温度に対する温度依存特性は第１遅延信号Ｂ１と第２遅延信号Ｂ２の遅延時間差の温度に対する温度依存特性と異なるように構成される。換言すれば、発振回路５のリングオシレータの第２インバータＩＮＶ２を構成するトランジスタＴｒ１，Ｔｒ２によるチャネル長変調効果が、第１遅延回路３のインバータチェーンの第１インバータＩＮＶ１を構成するトランジスタＴｒ１，Ｔｒ２によるチャネル長変調効果と等しくなるように構成されている。

また、図６に示されるように、第１遅延回路３は、同一温度における第１遅延時間が異なる複数の第１遅延信号Ｂ１を生成可能に構成され、それらのうちの１つを選択して出力可能に構成されていてもよい。例えば、第１遅延回路３は、複数の並列接続されたインバータチェーンを有しており、各々のインバータチェーンの第１インバータＩＮＶ１の段数が異なるように構成されていてもよい。この場合、第１遅延回路３は、測定対象の温度範囲が高温の場合、第１遅延時間が長いインバータチェーン（段数の多いインバータチェーン）を選択する。また、第１遅延回路３は、多段のインバータチェーンの途中の段のいくつかに出力が設けられ、それらのうちの１つを選択して出力可能に構成されていてもよい。この場合、第１遅延回路３は、測定対象の温度範囲が高温の場合、第１遅延時間が長いインバータチェーンの後半の段の出力を選択する。このような第１遅延回路３を備える温度センサ回路は、第１遅延信号Ｂ１と第２遅延信号Ｂ２の遅延時間差のうちの温度に依存して変動する範囲のみを選択的に計測することができる。このため、発振回路５を動作させてクロック信号ＣＬＫを生成するための電力消費、遅延時間差計測回路６のバイナリカウンタを動作させてクロック信号ＣＬＫをカウントするための電力消費が抑えられる。

以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。

１：温度センサ回路
２：パルス発生回路
３：第１遅延回路
４：第２遅延回路
５：発振回路
６：遅延時間差計測回路

Claims

パルス波の立ち上がりから第１遅延時間を遅延した第１遅延信号を生成する第１遅延回路と、
前記パルス波の立ち上がりから前記第１遅延時間よりも長い第２遅延時間を遅延した第２遅延信号を生成する第２遅延回路と、
前記第１遅延信号の立ち上がりから前記第２遅延信号の立ち上がりまでの時間をクロック信号で計測する遅延時間差計測回路と、を備え、
前記第１遅延信号の前記第１遅延時間の温度に対する温度依存特性と前記第２遅延信号の前記第２遅延時間の温度に対する温度依存特性が異なる、温度センサ回路。
前記第１遅延回路及び前記第２遅延回路の各々は、ＣＭＯＳインバータの複数個が直列に接続されているインバータチェーンを有しており、
前記第１遅延回路の前記ＣＭＯＳインバータを構成する電界効果型トランジスタと前記第２遅延回路の前記ＣＭＯＳインバータを構成する電界効果型トランジスタが、異なるチャネル長変調効果を有するように構成されている、請求項１に記載の温度センサ回路。
前記第１遅延回路は、同一温度における前記第１遅延時間が異なる複数の前記第１遅延信号を生成可能に構成されている、請求項１又は２に記載の温度センサ回路。