JP2023097780A - 周波数シンセサイザー - Google Patents

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Abstract

【課題】回路規模の増大を抑えながら周波数精度の高い信号を出力可能な周波数シンセサイザーを提供すること。【解決手段】基準信号に対するトリガー信号の時間イベントに対応する時間デジタル値を出力する時間デジタル変換器と、前記時間デジタル値に基づく値と目標値とを比較する比較部と、前記シンセサイザー信号を生成する発振部と、前記比較部の比較結果に基づいて、前記シンセサイザー信号の周波数を調整する周波数調整部と、を備え、前記時間デジタル変換器は、前記トリガー信号の時間イベントに基づいて、内部状態が遷移する状態遷移を開始し、前記内部状態を示す状態情報を出力する状態遷移部と、前記基準信号に同期して、前記状態情報を取得して保持する遷移状態取得部と、前記遷移状態取得部が取得した前記状態情報に基づいて、前記内部状態の遷移回数に応じた前記時間デジタル値を算出する演算部と、を備える、周波数シンセサイザー。【選択図】図１

Description

本発明は、周波数シンセサイザーに関する。
特許文献１には、電圧制御発振器から出力されるクロック信号と基準信号との周波数比を計測する周波数デルタシグマ変調部と、周波数の目標値と周波数デルタシグマ変調部の出力信号をｋ倍した信号が示す周波数とを比較する周波数比較器と、周波数比較器の出力信号をｋ０倍した信号を積分する積分部と、積分部から出力されるデジタル信号をアナログ信号に変換するデジタルアナログ変換器と、デジタルアナログ変換器の出力信号の電圧に応じた周波数のクロック信号を生成する電圧制御発振器と、を有する周波数シンセサイザーが記載されている。この周波数シンセサイザーによれば、クロック信号の周波数または位相のロックに要する時間を低減することができ、ロック時のクロック信号にゆらぎがある場合でもアイドルトーンを抑制することができる。
特開２０１７－９２８３３号公報
しかしながら、特許文献１に記載の周波数シンセサイザーでは、クロック信号と基準信号との周波数比を精度良く計測して高精度のクロック信号を生成するためには、多数の周波数デルタシグマ変調部を並列に設ける必要があり、回路規模が大幅に増大してしまう。
本発明に係る周波数シンセサイザーの一態様は、
参照周期信号とシンセサイザー信号とが入力され、前記参照周期信号と前記シンセサイザー信号のうち周期が短い方の信号を基準信号とし、周期が長い方の信号をトリガー信号としたとき、前記基準信号に対する前記トリガー信号の時間イベントに対応する時間デジタル値を出力する時間デジタル変換器と、
前記時間デジタル変換器から出力される前記時間デジタル値に基づく値と目標値とを比較する比較部と、
前記シンセサイザー信号を生成する発振部と、
前記比較部の比較結果に基づいて、前記シンセサイザー信号の周波数を調整する周波数調整部と、
を備え、
前記時間デジタル変換器は、
前記トリガー信号の時間イベントに基づいて、内部状態が遷移する状態遷移を開始し、前記内部状態を示す状態情報を出力する状態遷移部と、
前記基準信号に同期して、前記状態遷移部から前記状態情報を取得して保持する遷移状態取得部と、
前記遷移状態取得部が取得した前記状態情報に基づいて、前記内部状態の遷移回数に応じた前記時間デジタル値を算出する演算部と、
を備える。
第１実施形態の周波数シンセサイザーの構成例を示すブロック図。 第１実施形態の周波数シンセサイザーの他の構成例を示すブロック図。 周波数調整部の構成例を示す図。 フィルターの構成例を示す図。 ローパスフィルターのゲイン特性を示す図。 ローパスフィルターの位相特性を示す図。 第１実施形態における時間デジタル変換器の構成例を示す図。 第１実施形態における時間デジタル変換器の動作タイミングの一例を示すタイミングチャート図。 第１実施形態における時間デジタル変換器の動作タイミングの一例を示すタイミングチャート図。 位相差ＰＤとカウント値ＤＣＮＴ及び時間デジタル値ＴＤとの関係を示す図。 第２実施形態における時間デジタル変換器の構成例を示す図。 第２実施形態における時間デジタル変換器の動作タイミングの一例を示すタイミングチャート図。 第３実施形態における演算部の構成例を示す図。 信号Ｓ［６３：０］と各カウント値、各積算値、各重み係数値及び各時間デジタル値との関係の一例を示す図。 状態遷移部の構成例を示す図。 状態遷移部の構成例を示す図。 状態遷移部の構成例を示す図。 第５実施形態の周波数シンセサイザーの構成例を示すブロック図。 第５実施形態の周波数シンセサイザーの他の構成例を示すブロック図。
以下、本発明の好適な実施形態について図面を用いて詳細に説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成の全てが本発明の必須構成要件であるとは限らない。
１．第１実施形態
１－１．周波数シンセサイザーの構成及び動作
図１は、第１実施形態の周波数シンセサイザーの構成例を示すブロック図である。また、図２は、第１実施形態の周波数シンセサイザーの他の構成例を示すブロック図である。図１及び図２に示すように、第１実施形態の周波数シンセサイザー１は、時間デジタル変換器１０と、比較部２０と、周波数調整部３０と、発振部４０と、を備える。
時間デジタル変換器１０は、参照周期信号Ｓｒｅｆとシンセサイザー信号ＳＶＣＯとが入力され、参照周期信号Ｓｒｅｆと発振部４０から出力されるシンセサイザー信号ＳＶＣＯのうち周期が短い方の信号を基準信号ＲＣＬＫとし、周期が長い方の信号をトリガー信号ＴＲＧとしたとき、基準信号ＲＣＬＫに対するトリガー信号ＴＲＧの時間イベントに対応する時間デジタル値ＴＤを出力する。参照周期信号Ｓｒｅｆは、例えば、周波数シンセサイザー１の外部から入力される信号であってもよいし、周波数シンセサイザー１の不図示の発振回路により生成された信号であってもよい。
図１の例では、参照周期信号Ｓｒｅｆとシンセサイザー信号ＳＶＣＯのうち、周期が短い方の信号がシンセサイザー信号ＳＶＣＯであり、周期が長い方の信号が参照周期信号Ｓｒｅｆである。したがって、時間デジタル変換器１０は、シンセサイザー信号ＳＶＣＯを基準信号ＲＣＬＫとし、参照周期信号Ｓｒｅｆをトリガー信号ＴＲＧとしたときの時間デジタル値ＴＤを出力する。逆に、図２の例では、参照周期信号Ｓｒｅｆとシンセサイザー信号ＳＶＣＯのうち、周期が短い方の信号が参照周期信号Ｓｒｅｆであり、周期が長い方
の信号がシンセサイザー信号ＳＶＣＯである。したがって、時間デジタル変換器１０は、参照周期信号Ｓｒｅｆを基準信号ＲＣＬＫとし、シンセサイザー信号ＳＶＣＯをトリガー信号ＴＲＧとしたときの時間デジタル値ＴＤを出力する。
本実施形態では、時間デジタル変換器１０は、基準信号ＲＣＬＫの時間イベントとトリガー信号ＴＲＧの時間イベントとの位相差に対応する時間デジタル値ＴＤを出力する位相検出部として機能する。トリガー信号ＴＲＧの時間イベントとは、トリガー信号ＴＲＧが変化するタイミングであり、例えば、トリガー信号ＴＲＧの立ち上がりエッジ又は立ち下がりエッジであってもよいし、トリガー信号ＴＲＧの立ち上がりエッジ及び立ち下がりエッジであってもよい。同様に、基準信号ＲＣＬＫの時間イベントとは、基準信号ＲＣＬＫが変化するタイミングであり、例えば、基準信号ＲＣＬＫの立ち上がりエッジ又は立ち下がりエッジであってもよいし、基準信号ＲＣＬＫの立ち上がりエッジ及び立ち下がりエッジであってもよい。
なお、時間デジタル変換器１０の詳細な構成例については後述する。
時間デジタル変換器１０から出力される時間デジタル値ＴＤは、位相信号ＰＶＣＯとして比較部２０に入力される。比較部２０は、位相信号ＰＶＣＯである時間デジタル値ＴＤに基づく値と目標値とを比較し、比較結果である誤差信号εを出力する。本実施形態では、比較部２０は、時間デジタル値ＴＤの変化量と設定値ＦＣＷとを比較し、比較結果として時間デジタル値ＴＤの変化量と設定値ＦＣＷとの差を誤差信号εとして出力する。すなわち、本実施形態では、比較部２０による比較対象の一方である時間デジタル値ＴＤに基づく値は、時間デジタル値ＴＤの変化量であり、比較対象の他方である目標値は、設定値ＦＣＷである。設定値ＦＣＷは、例えば、あらかじめ設定された逓倍比又は分周比に基づいて決まる値であり、周波数シンセサイザー１の外部から入力される信号の値であってもよいし、周波数シンセサイザー１の不図示の記憶部に予め記憶されたデータを読み出した値であってもよい。
図１及び図２に示すように、例えば、比較部２０は、複数のＤフリップフロップからなるラッチ回路２１と、他の複数のＤフリップフロップからなるラッチ回路２２と、加減算器２３と、を含む。ラッチ回路２１，２２は、参照周期信号Ｓｒｅｆとシンセサイザー信号ＳＶＣＯのうち周期が長い方の信号をサンプリング信号Ｓｓとして動作する。ラッチ回路２１，２２に入力されるサンプリング信号Ｓｓは、図１の例では参照周期信号Ｓｒｅｆであり、図２の例ではシンセサイザー信号ＳＶＣＯである。ラッチ回路２１は、サンプリング信号Ｓｓの立ち上がりエッジに同期して、位相信号ＰＶＣＯである時間デジタル値ＴＤを取り込んで保持する。ラッチ回路２２は、サンプリング信号Ｓｓの立ち上がりエッジに同期して、ラッチ回路２１が保持する信号を取り込んで保持する。なお、ラッチ回路２１，２２は、サンプリング信号Ｓｓの立ち下がりエッジに同期して動作してもよい。加減算器２３は、ラッチ回路２１が保持する信号とラッチ回路２２が保持する信号との差分、すなわちサンプリング信号Ｓｓの１周期の時間における時間デジタル値ＴＤの変化量と、設定値ＦＣＷとの差に相当する誤差信号εを出力する。時間デジタル値ＴＤの変化量が設定値ＦＣＷと一致するときは誤差信号εがゼロであり、時間デジタル値ＴＤの変化量が設定値ＦＣＷよりも大きいときは誤差信号εが正の値であり、時間デジタル値ＴＤの変化量が設定値ＦＣＷよりも小さいときは誤差信号εが負の値である。
周波数調整部３０は、比較部２０の比較結果である誤差信号εに基づいて、シンセサイザー信号ＳＶＣＯの周波数ｆＶＣＯを調整する。本実施形態では、周波数調整部３０は、誤差信号εに基づいて、シンセサイザー信号ＳＶＣＯの周波数ｆＶＣＯを調整するための制御信号ＶＣを出力する。
本実施形態では、周波数調整部３０は、誤差信号εに基づいて、時間デジタル値ＴＤの変化量と、当該変化量の目標値である設定値ＦＣＷとの差が一定となるように、シンセサイザー信号ＳＶＣＯの周波数ｆＶＣＯを調整する。周波数調整部３０は、時間デジタル値ＴＤの変化量と設定値ＦＣＷとの差がゼロとなるように周波数ｆＶＣＯを調整してもよいし、時間デジタル値ＴＤの変化量と設定値ＦＣＷとの差が正又は負の一定値となるように周波数ｆＶＣＯを調整してもよい。
図３は、周波数調整部３０の構成例を示す図である。図３の例では、周波数調整部３０は、フィルター３１とゲイン調整回路３２とを含む。フィルター３１は、時間デジタル値ＴＤの変化量と目標値である設定値ＦＣＷとの差である誤差信号εが入力され、サンプリング信号Ｓｓに同期して動作するデジタルフィルターであり、ノイズ成分が低減された信号ＦＬＴＯを出力するループフィルターとして機能する。フィルター３１は、ローパスフィルター、リードフィルター、ラグフィルター又はラグリードフィルターを含んでもよい。例えば、フィルター３１は、図４に示すような１次ＩＩＲフィルターとして実現され、その伝達関数Ｈ（ｚ）は式（１）で表される。１次ＩＩＲフィルターは、伝達関数Ｈ（ｚ）の係数ａ０，ａ１，ｂ１を調整することにより、ローパスフィルター、リードフィルター、ラグフィルター又はラグリードフィルターとして機能する。
Figure 2023097780000002
例えば、参照周期信号Ｓｒｅｆの周波数ｆｒｅｆが２６０ＭＨｚであり、シンセサイザー信号ＳＶＣＯの周波数ｆＶＣＯが１２ＭＨｚである場合、サンプリング信号Ｓｓの周波数ｆｓは１２ＭＨｚであり、ａ０＝ａ１≒０．０１２９２，ｂ１≒０．９７４１６に設定することにより、カットオフ周波数ｆｃ＝１００ｋＨｚのローパスフィルターが実現される。また、参照周期信号Ｓｒｅｆの周波数ｆｒｅｆが２６０ＭＨｚであり、シンセサイザー信号ＳＶＣＯの周波数ｆＶＣＯが２６．４ＭＨｚである場合、サンプリング信号Ｓｓの周波数ｆｓは２６．４ＭＨｚであり、ａ０＝ａ１≒０．０５９１，ｂ１≒０．９８８１７に設定することにより、カットオフ周波数ｆｃ＝１００ｋＨｚのローパスフィルターが実現される。図５及び図６に、カットオフ周波数ｆｃ＝１００ｋＨｚのローパスフィルターのゲイン特性及び位相特性をそれぞれ示す。
ゲイン調整回路３２は、フィルター３１の出力信号ＦＬＴＯが一定となるように、シンセサイザー信号ＳＶＣＯの周波数ｆＶＣＯを調整するための制御信号ＶＣを出力する。
図１及び図２の説明に戻り、発振部４０は、周波数調整部３０から出力される制御信号ＶＣに基づいて、シンセサイザー信号ＳＶＣＯを生成する。例えば、発振部４０は、制御信号ＶＣの電圧値に応じた周波数の信号を出力する不図示の電圧制御型発振器を含んでもよい。発振部４０は、当該電圧制御型発振器の出力信号をシンセサイザー信号ＳＶＣＯとして出力してもよいし、当該電圧制御型発振器の出力信号を分周する不図示の分周器をさらに含み、当該分周器の出力信号をシンセサイザー信号ＳＶＣＯとして出力してもよい。
図１又は図２のように構成される第１実施形態の周波数シンセサイザー１では、周波数調整部３０が、時間デジタル値ＴＤの変化量と設定値ＦＣＷとの差が一定となるようにシンセサイザー信号ＳＶＣＯの周波数ｆＶＣＯを調整することにより、シンセサイザー信号ＳＶＣＯが所望の周波数となる状態で安定するＦＬＬが形成される。ＦＬＬは、Frequency Locked Loopの略である。
１－２．時間デジタル変換器の構成及び動作
図７は、第１実施形態における時間デジタル変換器１０の構成例を示す図である。図７に示すように、時間デジタル変換器１０は、状態遷移部１１と、遷移状態取得部１２と、演算部１３と、を備える。
状態遷移部１１は、トリガー信号ＴＲＧの時間イベントに基づいて、内部状態が遷移する状態遷移を開始し、内部状態を示す状態情報を出力する。図７に示すように、本実施形態では、状態遷移部１１は、論理積回路１１１、論理反転回路１１２及びカウンター１１３を含む。
論理積回路１１１は、トリガー信号ＴＲＧと論理反転回路１１２の出力信号との論理積信号を出力する。論理積回路１１１から出力される論理積信号は、トリガー信号ＴＲＧがローレベルのときにローレベルとなり、トリガー信号ＴＲＧがハイレベルのときに論理反転回路１１２の出力信号と同じ論理レベルとなる。
論理反転回路１１２は、論理積回路１１１から出力される論理積信号の論理レベルを反転した信号を出力する。したがって、トリガー信号ＴＲＧがハイレベルのとき、論理積信号の論理レベルは、ローレベルとハイレベルを交互に繰り返す。すなわち、論理積回路１１１と論理反転回路１１２とによってリング状発振回路が構成され、状態遷移部１１は、論理積回路１１１から出力される論理積信号を発振信号ＧＲＯとして出力する。発振信号ＧＲＯの論理レベルの変化は、状態遷移部１１の内部状態の変化に相当すると考えることができる。すなわち、状態遷移部１１は、トリガー信号ＴＲＧの立ち上がりエッジに基づいて内部状態が遷移する状態遷移を開始し、トリガー信号ＴＲＧの立ち下がりエッジに基づいて状態遷移を停止する。
カウンター１１３は、状態遷移部１１から出力される発振信号ＧＲＯの立ち上がりエッジ及び立ち下がりエッジの少なくとも一方をカウントしてカウント値ＣＮＴを出力する。カウント値ＣＮＴは、状態遷移部１１の内部状態を示す状態情報であり、本実施形態では、状態遷移部１１が状態遷移を開始してからの内部状態の遷移回数に対応する。カウンター１１３は、カウント値ＣＮＴがあらかじめ決められた上限値に達するとカウント動作を停止し、カウント値ＣＮＴとして当該上限値を出力してもよい。なお、カウント値ＣＮＴは、トリガー信号ＴＲＧの次の時間イベントまでにゼロに初期化される。
遷移状態取得部１２は、基準信号ＲＣＬＫに同期して、状態遷移部１１から状態情報であるカウント値ＣＮＴを取得して保持する。図７に示すように、本実施形態では、遷移状態取得部１２は、複数のＤフリップフロップからなるラッチ回路１２１を含む。ラッチ回路１２１は、基準信号ＲＣＬＫの立ち上がりエッジに同期して状態情報であるカウント値ＣＮＴを取得し、状態情報であるカウント値ＤＣＮＴとして保持する。カウント値ＤＣＮＴは、状態遷移部１１が状態遷移を開始してから基準信号ＲＣＬＫの各立ち上がりエッジが発生するまでの間における状態遷移部１１の内部状態の遷移回数に対応する。
演算部１３は、遷移状態取得部１２が取得して保持する状態情報であるカウント値ＤＣＮＴに基づいて、状態遷移部１１の内部状態の遷移回数に応じた時間デジタル値ＴＤを算出する。演算部１３は、カウント値ＤＣＮＴに基づいて状態遷移部１１の内部状態の遷移回数を積算した積算値を算出し、当該積算値に基づいて時間デジタル値ＴＤを算出してもよい。例えば、演算部１３は、時間経過に応じて重み付けされた値及び状態遷移部１１の内部状態の遷移回数を積算した積算値に対して所定の演算を行って時間デジタル値ＴＤを算出してもよい。所定の演算は、例えば、減算であってもよい。
図７に示すように、本実施形態では、演算部１３は、積算器１３０と、積算器１３１と
、乗算器１３２と、減算器１３３と、を含む。
積算器１３０は、基準信号ＲＣＬＫの立ち上がりエッジに同期して状態情報であるカウント値ＤＣＮＴを積算し、積算値ＡＣＮＴを出力する。積算値ＡＣＮＴは、状態遷移部１１が状態遷移を開始してから基準信号ＲＣＬＫの各立ち上がりエッジが発生するまでの間における状態遷移部１１の内部状態の遷移回数を積算した積算値である。
積算器１３１は、基準信号ＲＣＬＫの立ち上がりエッジに同期して１を積算する。積算器１３１から出力される積算値は、基準信号ＲＣＬＫの立ち上がりエッジの総数を示す。
乗算器１３２は、積算器１３１から出力される積算値に整数Ｎを乗算する。整数Ｎは、例えば、カウント値ＣＮＴの上限値に設定される。乗算器１３２による乗算値は、基準信号ＲＣＬＫの立ち上がりエッジの総数のＮ倍の値であり、時間経過に応じて重み付けされた値である。すなわち、乗算器１３２は重み係数値ＷＣを出力する。
減算器１３３は、重み係数値ＷＣから積算値ＡＣＮＴを減算した値を時間デジタル値ＴＤとして出力する。この時間デジタル値ＴＤは、基準信号ＲＣＬＫの時間イベントとトリガー信号ＴＲＧの時間イベントとの位相差に応じた値となる。
なお、ラッチ回路１２１及び積算器１３１は、ともに、基準信号ＲＣＬＫの立ち下がりエッジに同期して動作してもよいし、基準信号ＲＣＬＫの立ち上がりエッジと立ち下がりエッジの両方に同期して動作してもよい。
図８及び図９は、時間デジタル変換器１０の動作タイミングの一例を示すタイミングチャート図である。図８及び図９において、図７の整数Ｎは６４であり、基準信号ＲＣＬＫの時間イベントは立ち上がりエッジである。また、基準信号ＲＣＬＫの１周期の時間Ｔに対して、基準信号ＲＣＬＫの時間イベントとトリガー信号ＴＲＧの時間イベントとの位相差ＰＤは、図８の例ではＴ×０．５であり、図９の例ではＴ×０．７である。
図８及び図９の例では、トリガー信号ＴＲＧの時間イベントが発生すると、状態遷移部１１が状態遷移を開始し、発振信号ＧＲＯの論理レベルがローレベルとハイレベルを交互に繰り返し、発振信号ＧＲＯの立ち上がりエッジに同期してカウント値ＣＮＴが０から１ずつ増加する。
そして、図８の例では、基準信号ＲＣＬＫの時間イベントが発生する毎に、カウント値ＤＣＮＴが０，４，１２，２０，２９，３７のように増加し、これに伴い、積算値ＡＣＮＴが０，４，１６，３６，６５のように増加していく。また、基準信号ＲＣＬＫの時間イベントが発生する毎に、重み係数値ＷＣが、０，６４，１２８，１９２，２５６，３２０のように増加していく。その結果、時間デジタル値ＴＤが０，６４，１２４，１７６，２２０，２５５のように増加していく。
一方、図９の例では、基準信号ＲＣＬＫの時間イベントが発生する毎に、カウント値ＤＣＮＴが０，２，１０，１９，２７，３５のように増加し、これに伴い、積算値ＡＣＮＴが０，２，１２，３１，５８のように増加していく。また、基準信号ＲＣＬＫの時間イベントが発生する毎に、重み係数値ＷＣが、０，６４，１２８，１９２，２５６，３２０のように増加していく。その結果、時間デジタル値ＴＤが０，６４，１２６，１８０，２２５，２６２のように増加していく。
図８と図９を比較すると、位相差ＰＤがより大きい図９の例における時間デジタル値ＴＤは、位相差ＰＤがより小さい図８の例における時間デジタル値ＴＤよりも大きい値とな
っている。すなわち、時間デジタル変換器１０は、位相差ＰＤが大きいほど大きい値となる時間デジタル値ＴＤを出力する。ただし、時間デジタル変換器１０は、位相差ＰＤが大きいほど小さい値となる時間デジタル値ＴＤを出力してもよい。
図１０は、位相差ＰＤとカウント値ＤＣＮＴ及び時間デジタル値ＴＤとの関係を示す図である。図１０では、カウント値ＣＮＴの上限値が６４である。図１０に示すように、基準信号ＲＣＬＫの時間イベントが発生する毎に、カウント値ＤＣＮＴが積算されて時間デジタル値ＴＤが増加する。基準信号ＲＣＬＫの時間イベントを０番目の立ち上がりエッジとしたとき、位相差ＰＤがＴ×０．５，Ｔ×０．７の場合は基準信号ＲＣＬＫの９番目の立ち上がりエッジでカウント値ＤＣＮＴがカウント値ＣＮＴの上限値である６４に達している。また、位相差ＰＤがＴ×１．５，Ｔ×１．７の場合は基準信号ＲＣＬＫの１０番目の立ち上がりエッジでカウント値ＤＣＮＴがカウント値ＣＮＴの上限値である６４に達している。そして、基準信号ＲＣＬＫの１０番目の立ち上がりエッジ以降では、位相差ＰＤがＴ×１．５の場合の時間デジタル値ＴＤと位相差ＰＤがＴ×０．５の場合の時間デジタル値ＴＤとの差が常に６４であり、位相差ＰＤがＴ×１．７の場合の時間デジタル値ＴＤと位相差ＰＤがＴ×０．７の場合の時間デジタル値ＴＤとの差が常に６４である。すなわち、位相差ＰＤが基準信号ＲＣＬＫの１周期の時間Ｔだけ増えると、時間デジタル値ＴＤは６４だけ増加する関係になる。
このように、時間デジタル値ＴＤは、基準信号ＲＣＬＫの時間イベントとトリガー信号ＴＲＧの時間イベントとの位相差に応じた値となるので、時間デジタル変換器１０は、基準信号ＲＣＬＫとトリガー信号ＴＲＧとの位相差を検出する位相検出部として機能する。そして、前述の通り、基準信号ＲＣＬＫとトリガー信号ＴＲＧはそれぞれ参照周期信号Ｓｒｅｆとシンセサイザー信号ＳＶＣＯのいずれかである。したがって、周波数調整部３０が時間デジタル値ＴＤの変化量と設定値ＦＣＷとの差が一定となるようにシンセサイザー信号ＳＶＣＯの周波数ｆＶＣＯを調整することにより、設定値ＦＣＷに応じて参照周期信号Ｓｒｅｆとシンセサイザー信号ＳＶＣＯの位相差が変化しつつシンセサイザー信号ＳＶＣＯが所望の周波数となる状態で安定するＦＬＬが形成される。なお、状態遷移部１１が状態遷移を開始する前に積算器１３１をリセットする構成とした場合は、参照周期信号Ｓｒｅｆとシンセサイザー信号ＳＶＣＯの位相差が一定であり、かつ、シンセサイザー信号ＳＶＣＯが所望の周波数となる状態で安定するＰＬＬが形成される。ＰＬＬは、Phase Locked Loopの略である。
１－３．作用効果
以上に説明したように、第１実施形態の周波数シンセサイザー１では、時間デジタル変換器１０は基準信号ＲＣＬＫに対するトリガー信号ＴＲＧの時間イベントに対応する時間デジタル値ＴＤを出力し、基準信号ＲＣＬＫは参照周期信号Ｓｒｅｆとシンセサイザー信号ＳＶＣＯのうち周期が短い方の信号であり、トリガー信号ＴＲＧは周期が長い方の信号である。そして、比較部２０は、時間デジタル値ＴＤの変化量と、設定値ＦＣＷである目標値とを比較し、周波数調整部３０は、時間デジタル値ＴＤの変化量と目標値との差が一定となるように、シンセサイザー信号ＳＶＣＯの周波数を調整する。したがって、時間デジタル変換器１０は参照周期信号Ｓｒｅｆとシンセサイザー信号ＳＶＣＯとの位相差を検出する位相検出部として機能し、時間デジタル変換器１０、比較部２０、周波数調整部３０及び発振部４０によって、ＦＬＬが形成されるので、所望の周波数のシンセサイザー信号ＳＶＣＯを出力することができる。そして、時間デジタル変換器１０は、状態遷移部１１、遷移状態取得部１２及び演算部１３を含む比較的簡易な構成であって、時間デジタル値ＴＤのビット数を大きくすることにより位相検出の分解能が向上するので、シンセサイザー信号ＳＶＣＯの周波数精度を高めることができる。したがって、第１実施形態の周波数シンセサイザー１によれば、時間デジタル変換器１０に代えて多数の周波数デルタシグマ変調部を並列に設けた回路を用いた周波数シンセサイザーと比較して、回路規模の増大
を抑えながら周波数精度の高いシンセサイザー信号ＳＶＣＯを出力することができる。
また、第１実施形態の周波数シンセサイザー１によれば、周波数調整部３０のフィルター３１によってノイズ成分が低減されるので、シンセサイザー信号ＳＶＣＯのＳＮＲが向上する。ＳＮＲは、Signal to Noise Ratioの略である。
また、第１実施形態の周波数シンセサイザー１によれば、時間デジタル変換器１０の演算部１３が、遷移状態取得部１２が取得したカウント値ＤＣＮＴを積算した積算値ＡＣＮＴに基づいて時間デジタル値ＴＤを算出するので、この積算回数を増やすことで位相検出の分解能が向上し、シンセサイザー信号ＳＶＣＯの周波数精度を高めることができる。
２．第２実施形態
以下、第２実施形態の周波数シンセサイザー１について、第１実施形態と同様の構成要素には同じ符号を付し、第１実施形態と重複する説明は省略または簡略し、主に第１実施形態と異なる内容について説明する。
第２実施形態の周波数シンセサイザー１の構成は、図１と同様であるため、その図示及び説明を省略する。第２実施形態の周波数シンセサイザー１では、時間デジタル変換器１０の構成が第１実施形態と異なる。
図１１は、第２実施形態における時間デジタル変換器１０の構成例を示す図である。図１１に示すように、時間デジタル変換器１０は、状態遷移部１１と、遷移状態取得部１２と、演算部１３と、を備える。
状態遷移部１１は、トリガー信号ＴＲＧの時間イベントに基づいて、内部状態が遷移する状態遷移を開始し、内部状態を示す状態情報を出力する。図１１に示すように、本実施形態では、状態遷移部１１は、論理積回路１１１、論理反転回路１１２及びカウンター１１３を含む。状態遷移部１１は、複数の遅延素子１１４－１～１１４－ｑを有する多段遅延回路を含む。ｑは２以上の整数である。
遅延素子１１４－１～１１４－ｑは、チェーン状に接続されており、１つの入力端とｑ個の出力端とを有する多段遅延回路を構成する。遅延素子１１４－１～１１４－ｑは、それぞれ、バッファー素子や論理反転素子である。遅延素子１１４－１～１１４－ｑの遅延時間はほぼ等しいことが望ましいため、遅延素子１１４－１～１１４－ｑとして同じ種類の素子が用いられる。以下では、遅延素子１１４－１～１１４－ｑがすべてバッファー素子であるものとして説明する。
遅延素子１１４－１の入力端は、多段遅延回路の入力端となる。また、遅延素子１１４－１～１１４－ｑの各々の出力端は、多段遅延回路のｑ個の出力端となる。多段遅延回路のｑ個の出力端からは、多段遅延回路の入力端側から順に、信号Ｄ１～Ｄｑが出力される。
遅延素子１１４－１の入力端にはトリガー信号ＴＲＧが入力される。トリガー信号ＴＲＧがローレベルからハイレベルに変化し、ハイレベルの信号が遅延素子１１４－１を伝搬することで信号Ｄ１がローレベルからハイレベルに変化する。そして、２以上ｑ以下の各整数ｉに対して、ハイレベルの信号Ｄｉ－１が遅延素子１１４－ｉを伝搬することで信号Ｄｉがローレベルからハイレベルに変化する。すなわち、トリガー信号ＴＲＧがローレベルからハイレベルに変化すると、ハイレベルの信号が遅延素子１１４－１～１１４－ｑを順番に伝搬していき、信号Ｄ１～Ｄｑが順番にローレベルからハイレベルに変化する。
同様に、トリガー信号ＴＲＧがハイレベルからローレベルに変化し、ローレベルの信号が遅延素子１１４－１を伝搬することで信号Ｄ１がハイレベルからローレベルに変化する。そして、２以上ｑ以下の各整数ｉに対して、ローレベルの信号Ｄｉ－１が遅延素子１１４－ｉを伝搬することで信号Ｄｉがハイレベルからローレベルに変化する。すなわち、トリガー信号ＴＲＧがハイレベルからローレベルに変化すると、ローレベルの信号が遅延素子１１４－１～１１４－ｑを順番に伝搬していき、信号Ｄ１～Ｄｑが順番にハイレベルからローレベルに変化する。
このように、トリガー信号ＴＲＧ及びｑ個の信号Ｄ１～Ｄｑの論理レベルの組み合わせは多段遅延回路の状態を示し、多段遅延回路は、トリガー信号ＴＲＧの時間イベントに基づいて状態遷移を開始する。多段遅延回路の状態は状態遷移部１１の内部状態に相当し、トリガー信号ＴＲＧ及びｑ個の信号Ｄ１～Ｄｑは、状態遷移部１１の内部状態を示す状態情報に相当する。
遷移状態取得部１２は、基準信号ＲＣＬＫに同期して、状態遷移部１１から状態情報であるトリガー信号ＴＲＧ及びｑ個の信号Ｄ１～Ｄｑを取得して保持する。図１１に示すように、本実施形態では、遷移状態取得部１２は、複数のＤフリップフロップ１２２－０～１２２－ｑを含む。Ｄフリップフロップ１２２－０は、基準信号ＲＣＬＫの立ち上がりエッジに同期してトリガー信号ＴＲＧを取得し、信号Ｓ０として保持する。また、１以上ｑ以下の各整数ｉに対して、Ｄフリップフロップ１２２－ｉは、基準信号ＲＣＬＫの立ち上がりエッジに同期して信号Ｄｉを取得し、信号Ｓｉとして保持する。
演算部１３は、遷移状態取得部１２が取得して保持する状態情報であるカウント値ＤＣＮＴに基づいて、状態遷移部１１の内部状態の遷移回数に応じた時間デジタル値ＴＤを算出する。演算部１３は、基準信号ＲＣＬＫに同期して、状態遷移部１１の内部状態の遷移回数を積算した積算値に基づいて、時間デジタル値ＴＤを算出してもよい。所定の演算は、例えば、減算であってもよい。
図１１に示すように、本実施形態では、演算部１３は、エンコーダー１３４と、変換部１３５と、積算器１３６と、積算器１３７と、乗算器１３８と、減算器１３９と、を含む。
エンコーダー１３４は、遷移状態取得部１２が保持するｑ個の信号Ｓ０～Ｓｑのうちハイレベルの信号の数をカウントし、カウント値ＣＮＴＸを出力する。すなわち、信号Ｓ０～Ｓｑのうちのハイレベルの信号がｊ個であれば、カウント値ＣＮＴＸはｊである。
変換部１３５は、エンコーダー１３４から出力されるカウント値ＣＮＴＸを、トリガー信号ＴＲＧの時間イベントに基づいて状態遷移部１１が状態遷移を開始してからの状態遷移数に相当するカウント値ＣＮＴに変換して出力する。トリガー信号ＴＲＧの時間イベントが立ち上がりエッジである場合は、カウント値ＣＮＴＸが状態遷移部１１の状態遷移数に相当する。したがって、変換部１３５は、トリガー信号ＴＲＧがハイレベルのときは、カウント値ＣＮＴＸと同じカウント値ＣＮＴを出力する。一方、トリガー信号ＴＲＧの時間イベントが立ち下がりエッジである場合は、ｑ＋１からカウント値ＣＮＴＸを減算した値が状態遷移部１１の状態遷移数に相当する。したがって、変換部１３５は、トリガー信号ＴＲＧがローレベルのときは、ｑ＋１からカウント値ＣＮＴＸを減算したカウント値ＣＮＴを出力する。
積算器１３６は、基準信号ＲＣＬＫの立ち上がりエッジに同期して、変換部１３５から出力されるカウント値ＣＮＴを積算し、積算値ＡＣＮＴを出力する。
積算器１３７は、基準信号ＲＣＬＫの立ち上がりエッジに同期して１を積算する。積算器１３７から出力される積算値は、基準信号ＲＣＬＫの立ち上がりエッジの総数を示す。
乗算器１３８は、積算器１３７から出力される積算値に整数Ｎを乗算する。整数Ｎは、例えば、カウント値ＣＮＴの上限値に設定される。乗算器１３８による乗算値は、基準信号ＲＣＬＫの立ち上がりエッジの総数のＮ倍の値であり、時間経過に応じて重み付けされた値である。すなわち、乗算器１３８は重み係数値ＷＣを出力する。
減算器１３９は、重み係数値ＷＣから積算値ＡＣＮＴを減算した値を時間デジタル値ＴＤとして出力する。この時間デジタル値ＴＤは、基準信号ＲＣＬＫの時間イベントとトリガー信号ＴＲＧの時間イベントとの位相差に応じた値となる。
図１２は、第２実施形態における時間デジタル変換器１０の動作タイミングの一例を示すタイミングチャート図である。図１２において、図１１のカウント値ＣＮＴの上限値及び整数Ｎはともに６４であり、整数ｑは６３である。また、基準信号ＲＣＬＫの時間イベントは立ち上がりエッジであり、トリガー信号ＴＲＧの時間イベントは立ち上がりエッジ及び立ち下がりエッジである。
図１２の例では、基準信号ＲＣＬＫの１番目の立ち上がりエッジと２番目の立ち上がりエッジの間でトリガー信号ＴＲＧの立ち上がりエッジが発生し、状態遷移部１１が状態遷移を開始する。そして、基準信号ＲＣＬＫの立ち上がりエッジに同期してカウント値ＣＮＴＸが４，１２，２０，２９，３７，４５，５３，６２のように増加して上限値の６４に達すると状態遷移部１１が状態遷移を停止する。カウント値ＣＮＴも４，１２，２０，２９，３７，４５，５３，６２のように増加して上限値の６４に達し、これに伴い、積算値ＡＣＮＴが０，４，１６，３６，６５，１０２，１４７，２００，２６２，３２６，３９０のように増加していく。また、基準信号ＲＣＬＫの立ち上がりエッジに同期して、重み係数値ＷＣが、６４，１２８，１９２，２５６，３２０，３８４，４４８，５１２，５７６，６４０，７０４のように増加していく。その結果、時間デジタル値ＴＤが６４，１２４，１７６，２２０，２５５，２８２，３０１，３１２，３１４のように増加していき、３１４を維持する。
また、図１２の例では、基準信号ＲＣＬＫの１２番目の立ち上がりエッジと１３番目の立ち上がりエッジの間でトリガー信号ＴＲＧの立ち下がりエッジが発生し、状態遷移部１１が状態遷移を開始する。そして、基準信号ＲＣＬＫの立ち上がりエッジに同期してカウント値ＣＮＴＸが６２，５４，４５，３７，２９，２１，１４，４のように減少して下限値の０に達すると状態遷移部１１が状態遷移を停止する。カウント値ＣＮＴは２，１０，１９，２７，３５，４３，５１，６０のように増加して上限値の６４に達し、これに伴い、積算値ＡＣＮＴが０，２，１２，３１，５８，９３，１３６，１８７，２４７，３１１，３７５のように増加していく。また、基準信号ＲＣＬＫの立ち上がりエッジに同期して、重み係数値ＷＣが、７６８，８３２，８９６，９６０，１０２４，１０８８，１１５２，１２１６，１２８０，１３４４，１４０８のように増加していく。その結果、時間デジタル値ＴＤが７６８，８３０，８８４，９２９，９６６，９９５，１０１６，１０２９，１０３３のように増加していき、１０３３を維持する。
また、図１２の例では、基準信号ＲＣＬＫの２３番目の立ち上がりエッジと２４番目の立ち上がりエッジの間でトリガー信号ＴＲＧの立ち上がりエッジが発生し、状態遷移部１１が状態遷移を開始する。そして、基準信号ＲＣＬＫの立ち上がりエッジに同期してカウント値ＣＮＴＸが１，９，１７，２６，３４のように増加していく。カウント値ＣＮＴも１，９，１７，２６，３４のように増加していき、これに伴い、積算値ＡＣＮＴが０，１，１０，２７，５３のように増加していく。また、基準信号ＲＣＬＫの立ち上がりエッジ
に同期して、重み係数値ＷＣが、１４７２，１５３６，１６００，１６６４，１７２８のように増加していく。その結果、時間デジタル値ＴＤが１４７２，１５３５，１５９０，１６３７，１６７５のように増加していく。
以上に説明した第２実施形態の周波数シンセサイザー１によれば、第１実施形態と同様の効果が得られる。
さらに、第２実施形態の周波数シンセサイザー１では、状態遷移部１１は、トリガー信号ＴＲＧが伝搬する複数の遅延素子１１４－１～１１４－ｑを有する多段遅延回路を含む。したがって、第２実施形態の周波数シンセサイザー１によれば、遅延素子１１４－１～１１４－ｑの数に応じて状態遷移部１１の内部状態の数を増やすことができるので、時間デジタル変換器１０による位相検出の分解能を向上させ、シンセサイザー信号ＳＶＣＯの周波数精度を高めることができる。
なお、状態遷移部１１の多段遅延回路において、トリガー信号ＴＲＧの論理レベルが一定の期間において遅延素子１１４－ｑから出力される信号Ｄｑを遅延素子１１４－１に入力させるようにループが形成されてもよい。この場合、演算部１３は、トリガー信号ＴＲＧが多段遅延回路を伝搬した回数をカウントし、当該カウント値と信号Ｓ０～Ｓｑとに基づいて時間デジタル値ＴＤを算出することができる。このようにすれば、遅延素子１１４－１～１１４－ｑやＤフリップフロップ１２２－０～１２２－ｑの数を減らすことができる。
３．第３実施形態
以下、第３実施形態の周波数シンセサイザー１について、第１実施形態又は第２実施形態と同様の構成要素には同じ符号を付し、第１実施形態又は第２実施形態と重複する説明は省略または簡略し、主に第１実施形態及び第２実施形態と異なる内容について説明する。
第３実施形態の周波数シンセサイザー１では、第２実施形態の周波数シンセサイザー１と同様、時間デジタル変換器１０は、多段遅延回路を含む状態遷移部１１と、多段遅延回路の入力信号及び複数の出力信号を取得する遷移状態取得部１２と、演算部１３と、を備える。
第２実施形態における時間デジタル変換器１０は、トリガー信号ＴＲＧの連続する２つの時間イベントの時間間隔が、状態遷移部１１が状態遷移を開始してから停止するまでの時間よりも長い場合に正常に動作する。すなわち、第２実施形態における時間デジタル変換器１０は、トリガー信号ＴＲＧの連続する２つの時間イベントの時間間隔が、トリガー信号ＴＲＧが遷移状態取得部１２に含まれる多段遅延回路を伝搬する時間よりも長い場合に、多段遅延回路がトリガー信号ＴＲＧの１回の時間イベントに基づいて状態遷移を行うことにより、正しい時間デジタル値ＴＤを算出することができる。これに対して、第３実施形態における時間デジタル変換器１０は、トリガー信号ＴＲＧの連続する２つの時間イベントの時間間隔が、状態遷移部１１が状態遷移を開始してから停止するまでの時間の１／２よりも長い場合に正常に動作する。すなわち、第３実施形態における時間デジタル変換器１０は、トリガー信号ＴＲＧの連続する２つの時間イベントの時間間隔が、トリガー信号ＴＲＧが遷移状態取得部１２に含まれる多段遅延回路を伝搬する時間の１／２よりも長く、多段遅延回路がトリガー信号ＴＲＧの２回以下の時間イベントに基づいて状態遷移を行う場合に、正しい時間デジタル値ＴＤを算出することができる。
第３実施形態における時間デジタル変換器１０では、状態遷移部１１及び遷移状態取得部１２の構成は第２実施形態と同様であり、演算部１３の構成が第２実施形態と異なる。
図１３は、第３実施形態における演算部１３の構成例を示す図である。なお、図１３は、遷移状態取得部１２から６４個の信号Ｓ０～Ｓ６３が出力する場合、すなわちｑ＝６３の場合の演算部１３の構成例を示しているが、ｑは６３以外の数であってもよい。また、図１３において、６４ビットの信号Ｓ［６３：０］は６４個の信号Ｓ６３～Ｓ０に相当する。また、信号Ｓ［６３：０］の上位３２ビットの信号Ｓ［６３：３２］は３２個の信号Ｓ６３～Ｓ３２に相当し、信号Ｓ［６３：０］の下位３２ビットの信号Ｓ［３１：０］は３２個の信号Ｓ３１～Ｓ０に相当する。また、信号Ｓ［６３：０］の最上位ビットの信号Ｓ［６３］は信号Ｓ６３に相当し、信号Ｓ［６３：０］の最下位ビットの信号Ｓ［０］は信号Ｓ０に相当する。
図１３に示すように、第３実施形態における演算部１３は、ビット分離部２０１、論理反転回路２０２，２０３、セレクター２０４，２０５，２０６，２０７、選択信号生成部２０８，２０９、Σ算出部２１０，２１１、Σ整合部２１２、積算器２１３、乗算器２１４、積算器２１５、減算器２１６、ラッチ回路２１７、積算器２１８、減算器２１９、ラッチ回路２２０及びＴＤ選択部２２１を含む。
ビット分離部２０１は、信号Ｓ［６３：０］を、下位３２ビットの信号Ｓ［３１：０］と上位３２ビットの信号Ｓ［６３：３２］とに分離して出力する。また、ビット分離部２０１は、信号Ｓ［６３：０］の最下位ビットの信号Ｓ［０］及び最上位ビットの信号Ｓ［６３］を出力する。
論理反転回路２０２は、ビット分離部２０１から出力される３２ビットの信号Ｓ［６３：３２］の各々の論理レベルを反転した３２ビットの論理反転信号を出力する。
論理反転回路２０３は、ビット分離部２０１から出力される３２ビットの信号Ｓ［３１：０］の各々の論理レベルを反転した３２ビットの論理反転信号を出力する。
セレクター２０４は、選択信号生成部２０８から出力される上位選択信号Ｓｅｌ１０ｕｐに応じて、３２ビットの信号Ｓ［６３：３２］及び論理反転回路２０２から出力される３２ビットの論理反転信号のいずれか１つを選択し、６４ビットの信号Ｓ１０［６３：０］の上位３２ビットの信号Ｓ１０［６３：３２］として出力する。
セレクター２０５は、選択信号生成部２０８から出力される下位選択信号Ｓｅｌ１０ｌｏｗに応じて、各ビットの論理値が１である３２ビットのハイレベル信号、３２ビットの信号Ｓ［３１：０］及び論理反転回路２０３から出力される３２ビットの論理反転信号のいずれか１つを選択し、６４ビットの信号Ｓ１０［６３：０］の下位３２ビットの信号Ｓ１０［３１：０］として出力する。
セレクター２０６は、選択信号生成部２０９から出力される上位選択信号Ｓｅｌ０１ｕｐに応じて、論理反転回路２０２から出力される３２ビットの論理反転信号、３２ビットの信号Ｓ［６３：３２］及び各ビットの論理値が１である３２ビットのハイレベル信号のいずれか１つを選択し、６４ビットの信号Ｓ０１［６３：０］の上位３２ビットの信号Ｓ０１［６３：３２］として出力する。
セレクター２０７は、選択信号生成部２０９から出力される下位選択信号Ｓｅｌ０１ｌｏｗに応じて、論理反転回路２０３から出力される３２ビットの論理反転信号及び３２ビットの信号Ｓ［３１：０］のいずれか１つを選択し、６４ビットの信号Ｓ０１［６３：０］の下位３２ビットの信号Ｓ０１［３１：０］として出力する。
選択信号生成部２０８は、ビット分離部２０１から出力される信号Ｓ［０］及び信号Ｓ
［６３］に基づいて、上位選択信号Ｓｅｌ１０ｕｐ及び下位選択信号Ｓｅｌ１０ｌｏｗを生成して出力する。具体的には、選択信号生成部２０８は、信号Ｓ［０］の論理値と信号Ｓ［６３］の論理値が異なる場合は、セレクター２０４に３２ビットの信号Ｓ［６３：３２］を選択させ、セレクター２０５に３２ビットの信号Ｓ［３１：０］を選択させる、上位選択信号Ｓｅｌ１０ｕｐ及び下位選択信号Ｓｅｌ１０ｌｏｗを出力する。また、選択信号生成部２０８は、信号Ｓ［０］の論理値と信号Ｓ［６３］の論理値がともに０である場合は、セレクター２０４に３２ビットの信号Ｓ［６３：３２］を選択させ、セレクター２０５に３２ビットのハイレベル信号を選択させる、上位選択信号Ｓｅｌ１０ｕｐ及び下位選択信号Ｓｅｌ１０ｌｏｗを出力する。また、選択信号生成部２０８は、信号Ｓ［０］の論理値と信号Ｓ［６３］の論理値がともに１である場合は、セレクター２０４に３２ビットの信号Ｓ［６３：３２］の論理反転信号を選択させ、セレクター２０５に３２ビットのハイレベル信号を選択させる、上位選択信号Ｓｅｌ１０ｕｐ及び下位選択信号Ｓｅｌ１０ｌｏｗを出力する。
選択信号生成部２０９は、ビット分離部２０１から出力される信号Ｓ［０］及び信号Ｓ［６３］に基づいて、上位選択信号Ｓｅｌ０１ｕｐ及び下位選択信号Ｓｅｌ０１ｌｏｗを生成して出力する。具体的には、選択信号生成部２０９は、信号Ｓ［０］の論理値と信号Ｓ［６３］の論理値が異なる場合は、セレクター２０６に３２ビットの信号Ｓ［６３：３２］を選択させ、セレクター２０７に３２ビットの信号Ｓ［３１：０］を選択させる、上位選択信号Ｓｅｌ０１ｕｐ及び下位選択信号Ｓｅｌ０１ｌｏｗを出力する。また、選択信号生成部２０９は、信号Ｓ［０］の論理値と信号Ｓ［６３］の論理値がともに０である場合は、セレクター２０６に３２ビットのハイレベル信号を選択させ、セレクター２０７に３２ビットの信号Ｓ［３１：０］を選択させる、上位選択信号Ｓｅｌ０１ｕｐ及び下位選択信号Ｓｅｌ０１ｌｏｗを出力する。また、選択信号生成部２０９は、信号Ｓ［０］の論理値と信号Ｓ［６３］の論理値がともに１である場合は、セレクター２０６に３２ビットのハイレベル信号を選択させ、セレクター２０７に３２ビットの信号Ｓ［３１：０］の論理反転信号を選択させる、上位選択信号Ｓｅｌ０１ｕｐ及び下位選択信号Ｓｅｌ０１ｌｏｗを出力する。
Σ算出部２１０は、セレクター２０４から出力される３２ビットの信号Ｓ１０［６３：３２］とセレクター２０５から出力される３２ビットの信号Ｓ１０［３１：０］とからなる６４ビットの信号Ｓ１０［６３：０］が入力され、信号Ｓ１０［６３：０］の論理値が１のビット数をカウントしてカウント値Σ１０’を算出する。そして、Σ算出部２１０は、最下位ビットの信号Ｓ１０［０］の論理値が１の場合はカウント値Σ１０’をカウント値Σ１０として出力し、最下位ビットの信号Ｓ１０［０］の論理値が０の場合は６４からカウント値Σ１０’を減算した値をカウント値Σ１０として出力する。
Σ算出部２１１は、セレクター２０６から出力される３２ビットの信号Ｓ０１［６３：３２］とセレクター２０７から出力される３２ビットの信号Ｓ０１［３１：０］とからなる６４ビットの信号Ｓ０１［６３：０］が入力され、信号Ｓ０１［６３：０］の論理値が１のビット数をカウントしてカウント値Σ０１’を算出する。そして、Σ算出部２１１は、最下位ビットの信号Ｓ０１［０］の論理値が１の場合はカウント値Σ０１’をカウント値Σ０１として出力し、最下位ビットの信号Ｓ０１［０］の論理値が０の場合は６４からカウント値Σ０１’を減算した値をカウント値Σ０１として出力する。
Σ整合部２１２は、信号Ｓ［０］の論理値と信号Ｓ［６３］の論理値がともに０の場合はカウント値Σ１０をカウント値Σｉとして出力し、信号Ｓ［０］の論理値が１の場合はカウント値Σ０１をカウント値Σｉとして出力し、信号Ｓ［０］の論理値が０であり、かつ、信号Ｓ［６３］の論理値が１の場合は６４をカウント値Σｉとして出力する。また、Σ整合部２１２は、信号Ｓ［０］の論理値と信号Ｓ［６３］の論理値がともに１の場合は
カウント値Σ１０をカウント値Σｊとして出力し、信号Ｓ［０］の論理値が０の場合はカウント値Σ０１をカウント値Σｊとして出力し、信号Ｓ［０］の論理値が１であり、かつ、信号Ｓ［６３］の論理値が０の場合は６４をカウント値Σｊとして出力する。カウント値Σｉは、トリガー信号ＴＲＧの立ち上がりエッジによって状態遷移部１１が状態遷移を開始してから基準信号ＲＣＬＫの各立ち上がりエッジが発生するまでの間における状態遷移部１１の内部状態の遷移回数である。また、カウント値Σｊは、トリガー信号ＴＲＧの立ち下がりエッジによって状態遷移部１１が状態遷移を開始してから基準信号ＲＣＬＫの各立ち上がりエッジが発生するまでの間における状態遷移部１１の内部状態の遷移回数である。
積算器２１３は、基準信号ＲＣＬＫの立ち上がりエッジに同期して１を積算する。積算器２１３から出力される積算値は、基準信号ＲＣＬＫの立ち上がりエッジの総数を示す。
乗算器２１４は、積算器２１３から出力される積算値に６４を乗算する。６４は、カウント値Σｉの上限値である。乗算器２１４による乗算値は、基準信号ＲＣＬＫの立ち上がりエッジの総数のＮ倍の値であり、時間経過に応じて重み付けされた値である。すなわち、乗算器２１４は重み係数値ＷＣを出力する。
積算器２１５は、基準信号ＲＣＬＫの立ち上がりエッジに同期してカウント値Σｉを積算し、積算値ΣＡｉを出力する。積算値ΣＡｉは、トリガー信号ＴＲＧの立ち上がりエッジによって状態遷移部１１が状態遷移を開始してから基準信号ＲＣＬＫの各立ち上がりエッジが発生するまでの間における状態遷移部１１の内部状態の遷移回数を積算した積算値である。積算器２１５は、カウント値Σｉを規定回数積算し、信号Ｓ［０］の論理値が０から１に変化する毎に積算値ΣＡｉを０に初期化する。
減算器２１６は、重み係数値ＷＣから積算値ΣＡｉを減算した値を出力する。
ラッチ回路２１７は、複数のＤフリップフロップによって構成されており、Σ整合部２１２から出力されるタイミング信号ＴＭｉの立ち上がりエッジに同期して減算器２１６から出力される値を取得し、時間デジタル値ＴＤｉとして保持する。例えば、Σ整合部２１２は、信号Ｓ［０］の論理値が０から１に変化するとタイミング信号ＴＭｉをハイレベルにし、信号Ｓ［０］の論理値が１から０に変化するとタイミング信号ＴＭｉをローレベルにする。時間デジタル値ＴＤｉは、基準信号ＲＣＬＫの立ち上がりエッジとトリガー信号ＴＲＧの立ち上がりエッジとの位相差に応じた値となる。
積算器２１８は、基準信号ＲＣＬＫの立ち上がりエッジに同期してカウント値Σｊを積算し、積算値ΣＡｊを出力する。積算値ΣＡｊは、トリガー信号ＴＲＧの立ち下がりエッジによって状態遷移部１１が状態遷移を開始してから基準信号ＲＣＬＫの各立ち上がりエッジが発生するまでの間における状態遷移部１１の内部状態の遷移回数を積算した積算値である。積算器２１８は、カウント値Σｊを規定回数積算し、信号Ｓ［０］の論理値が１から０に変化する毎に積算値ΣＡｊを０に初期化する。
減算器２１９は、重み係数値ＷＣから積算値ΣＡｊを減算した値を出力する。
ラッチ回路２２０は、複数のＤフリップフロップによって構成されており、Σ整合部２１２から出力されるタイミング信号ＴＭｊの立ち上がりエッジに同期して減算器２１９から出力される値を取得し、時間デジタル値ＴＤｊとして保持する。例えば、Σ整合部２１２は、信号Ｓ［０］の論理値が１から０に変化するとタイミング信号ＴＭｊをハイレベルにし、信号Ｓ［０］の論理値が０から１に変化するとタイミング信号ＴＭｊをローレベルにする。時間デジタル値ＴＤｊは、基準信号ＲＣＬＫの立ち上がりエッジとトリガー信号
ＴＲＧの立ち下がりエッジとの位相差に応じた値となる。
ＴＤ選択部２２１は、トリガー信号ＴＲＧに応じて、時間デジタル値ＴＤｉ及び時間デジタル値ＴＤｊのいずれか１つを選択し、時間デジタル値ＴＤとして出力する。具体的には、ＴＤ選択部２２１は、トリガー信号ＴＲＧがローレベルのときは時間デジタル値ＴＤｊを選択し、トリガー信号ＴＲＧがハイレベルのときは時間デジタル値ＴＤｉを選択する。
図１４に、状態遷移部１１の状態遷移によって変化する信号Ｓ［６３：０］とカウント値Σ１０’，Σ０１’，Σ１０，Σ０１，Σｉ，Σｊ、積算値ΣＡｉ，ΣＡｊ、重み係数値ＷＣ及び時間デジタル値ＴＤｉ，ＴＤｊ，ＴＤとの関係の一例を示す。
なお、選択信号生成部２０８，２０９、Σ算出部２１０，２１１、Σ整合部２１２及び積算器２１３，２１５，２１８は、ともに、基準信号ＲＣＬＫの立ち下がりエッジに同期して動作してもよいし、基準信号ＲＣＬＫの立ち上がりエッジと立ち下がりエッジの両方に同期して動作してもよい。
以上に説明した第３実施形態の周波数シンセサイザー１によれば、第１実施形態又は第２実施形態と同様の効果が得られる。
さらに、第３実施形態の周波数シンセサイザー１では、状態遷移部１１に含まれる多段遅延回路は、トリガー信号ＴＲＧの２回以下の時間イベントに基づいて、状態遷移を行う。すなわち、トリガー信号ＴＲＧが多段遅延回路の入力端から最後の出力端まで伝搬するのに要する時間、すなわち多段遅延回路の遅延時間は、トリガー信号ＴＲＧの１周期よりも短い。したがって、第３実施形態の周波数シンセサイザー１によれば、トリガー信号ＴＲＧの各々の時間イベントに基づく状態遷移部１１の内部状態の遷移回数をカウント値Σｉとカウント値Σｊとに簡単に分離することができるので、時間デジタル値ＴＤの算出に複雑な演算を必要とせずにシンセサイザー信号ＳＶＣＯの周波数精度を高めることができる。
なお、図１３の構成の演算部１３は、多段遅延回路の遅延時間が、トリガー信号ＴＲＧの１／２周期よりも長く、かつ、トリガー信号ＴＲＧの１周期よりも短い場合に、状態遷移部１１の内部状態の遷移回数を２つのカウント値Σｉ，Σｊに分離する。これを拡張し、１以上の任意の整数ｎに対して、演算部１３を、多段遅延回路の遅延時間が、トリガー信号ＴＲＧのｎ／２周期よりも長く、かつ、トリガー信号ＴＲＧの（ｎ＋１）／２周期よりも短い場合に、状態遷移部１１の内部状態の遷移回数をｎ＋１個のカウント値Σｉ，Σｊに分離するように構成してもよい。
４．第４実施形態
以下、第４実施形態の周波数シンセサイザー１について、第１実施形態～第３実施形態のいずれかと同様の構成要素には同じ符号を付し、第１実施形態～第３実施形態のいずれかと重複する説明は省略または簡略し、主に第１実施形態～第３実施形態のいずれとも異なる内容について説明する。
第４実施形態の周波数シンセサイザー１では、第２実施形態又は第３実施形態の周波数シンセサイザー１と同様、時間デジタル変換器１０は、多段遅延回路を含む状態遷移部１１と、多段遅延回路の入力信号及び複数の出力信号を取得する遷移状態取得部１２と、演算部１３と、を備える。
第２実施形態又は第３実施形態における時間デジタル変換器１０では、状態遷移部１１
に含まれる多段遅延回路において、トリガー信号ＴＲＧは複数の遅延素子１１４－１～１１４－ｑを順番に伝搬し、遷移状態取得部１２は、状態情報であるトリガー信号ＴＲＧ及び遅延素子１１４－１～１１４－ｑの出力信号を取得する。これに対して、第４実施形態における時間デジタル変換器１０では、多段遅延回路において、トリガー信号ＴＲＧは分岐して複数の遅延素子１１４－１～１１４－ｒを伝搬し、遷移状態取得部１２は、状態情報であるトリガー信号ＴＲＧ及び遅延素子１１４－１～１１４－ｒの出力信号を取得する。ｒは２以上の整数であり、かつ、ｑよりも大きい整数である。
第４実施形態における時間デジタル変換器１０では、遷移状態取得部１２及び演算部１３の構成は第２実施形態又は第３実施形態と同様であり、状態遷移部１１の構成が第２実施形態及び第３実施形態と異なる。
図１５、図１６及び図１７は、それぞれ第３実施形態における状態遷移部１１の構成例を示す図である。図１５、図１６及び図１７の例では、状態遷移部１１が有する多段遅延回路はｒ個の遅延素子１１４－１～１１４－ｒを含む。遅延素子１１４－１～１１４－ｒの遅延時間はほぼ等しいものとする。
図１５、図１６及び図１７の例では、トリガー信号ＴＲＧは、分岐して４つの遅延素子１１４－１～１１４－４に入力される。この分岐点から４つの遅延素子１１４－１～１１４－４の入力端子までの配線長は互いに異なり、これらの配線遅延の差により、トリガー信号ＴＲＧの時間イベントは、最初に遅延素子１１４－１の入力端子に到達し、次に遅延素子１１４－２の入力端子に到達し、次に遅延素子１１４－３の入力端子に到達し、最後に遅延素子１１４－４の入力端子に到達する。
図１５の例では、多段遅延回路は、トリガー信号ＴＲＧが遅延素子１１４－１，遅延素子１１４－５，遅延素子１１４－９，…，遅延素子１１４－（ｒ－３）の順に伝搬する信号経路と、トリガー信号ＴＲＧが遅延素子１１４－２，遅延素子１１４－６，遅延素子１１４－１０，…，遅延素子１１４－（ｒ－２）の順に伝搬する信号経路と、トリガー信号ＴＲＧが遅延素子１１４－３，遅延素子１１４－７，遅延素子１１４－１１，…，遅延素子１１４－（ｒ－１）の順に伝搬する信号経路と、トリガー信号ＴＲＧが遅延素子１１４－４，遅延素子１１４－８，遅延素子１１４－１２，…，遅延素子１１４－ｒの順に伝搬する信号経路と、を有する。
図１６の例では、多段遅延回路は、トリガー信号ＴＲＧが遅延素子１１４－１，遅延素子１１４－５，遅延素子１１４－９，…，遅延素子１１４－（ｒ－３）の順に伝搬する信号経路と、トリガー信号ＴＲＧが遅延素子１１４－２，遅延素子１１４－６，遅延素子１１４－１０，…，遅延素子１１４－（ｒ－２）の順に伝搬する信号経路と、トリガー信号ＴＲＧが遅延素子１１４－２，遅延素子１１４－７，遅延素子１１４－１１，…，遅延素子１１４－（ｒ－１）の順に伝搬する信号経路と、トリガー信号ＴＲＧが遅延素子１１４－２，遅延素子１１４－７，遅延素子１１４－１２，…，遅延素子１１４－ｒの順に伝搬する信号経路と、トリガー信号ＴＲＧが遅延素子１１４－２，遅延素子１１４－８の順に伝搬する信号経路と、トリガー信号ＴＲＧが遅延素子１１４－３を伝搬する信号経路と、トリガー信号ＴＲＧが遅延素子１１４－４を伝搬する信号経路と、を有する。
図１７の例では、多段遅延回路は、トリガー信号ＴＲＧが遅延素子１１４－１，遅延素子１１４－５，遅延素子１１４－９，遅延素子１１４－１３，…，遅延素子１１４－（ｒ－３）の順に伝搬する信号経路と、トリガー信号ＴＲＧが遅延素子１１４－１，遅延素子１１４－６，遅延素子１１４－１０，遅延素子１１４－１４，…，遅延素子１１４－（ｒ－２）の順に伝搬する信号経路と、トリガー信号ＴＲＧが遅延素子１１４－１，遅延素子１１４－６，遅延素子１１４－１１，遅延素子１１４－１５，…，遅延素子１１４－（ｒ
－１）の順に伝搬する信号経路と、トリガー信号ＴＲＧが遅延素子１１４－１，遅延素子１１４－６，遅延素子１１４－１１，遅延素子１１４－１６，…，遅延素子１１４－ｒの順に伝搬する信号経路と、トリガー信号ＴＲＧが遅延素子１１４－１，遅延素子１１４－６，遅延素子１１４－１５の順に伝搬する信号経路と、トリガー信号ＴＲＧが遅延素子１１４－１，遅延素子１１４－７の順に伝搬する信号経路と、トリガー信号ＴＲＧが遅延素子１１４－１，遅延素子１１４－８の順に伝搬する信号経路と、トリガー信号ＴＲＧが遅延素子１１４－２を伝搬する信号経路と、トリガー信号ＴＲＧが遅延素子１１４－３を伝搬する信号経路と、トリガー信号ＴＲＧが遅延素子１１４－４を伝搬する信号経路と、を有する。
図１５、図１６及び図１７の例において、遅延素子１１４－１～１１４－４の入力端子の信号をＤ０～Ｄ３とし、１以上ｒ以下の各整数ｊに対して、遅延素子１１４－ｊの出力信号をＤｊ＋３とすると、トリガー信号ＴＲＧの時間イベントが発生すると、これに伴い、例えば、信号Ｄ０，Ｄ１，Ｄ２，Ｄｒの順に時間イベントが発生する。すなわち、信号Ｄ０～Ｄｒは状態遷移部１１の内部状態を示す状態情報であり、遷移状態取得部１２は状態情報である信号Ｄ０～Ｄｒを取得して信号Ｓ０～Ｓｒを出力する。そして、演算部１３は、信号Ｓ０～Ｓｒに基づいて、時間デジタル値ＴＤを算出する。ここで、図１５、図１６及び図１７の例において、状態遷移部１１に含まれる遅延素子の数ｒが、図１１又は図１３の状態遷移部１１に含まれる遅延素子の数ｑの４倍であるとすると、内部状態の数も４倍となる。
なお、多段遅延回路に含まれる遅延素子の数や分岐位置、トリガー信号ＴＲＧが伝搬する信号経路の数等は、図１５、図１６及び図１７の例に限定されず、適宜選択可能である。
以上に説明した第４実施形態の周波数シンセサイザー１によれば、第１実施形態～第３実施形態のいずれかと同様の効果が得られる。
さらに、第４実施形態の周波数シンセサイザー１では、状態遷移部１１において、トリガー信号ＴＲＧが分岐して複数の遅延素子１１４－１～１１４－ｒを伝搬することにより、第２実施形態又は第３実施形態よりも、状態遷移部１１の内部状態の数が増えるので、遷移状態取得部１２が取得する状態情報の分解能が向上し、演算部１３のよって算出される時間デジタル値ＴＤの精度が向上する。したがって、第４実施形態の周波数シンセサイザー１によれば、時間デジタル変換器１０から出力される時間デジタル値ＴＤに基づいて、第２実施形態又は第３実施形態よりも周波数精度の高いシンセサイザー信号ＳＶＣＯを生成することができる。
５．第５実施形態
以下、第５実施形態の周波数シンセサイザー１について、第１実施形態～第４実施形態のいずれかと同様の構成要素には同じ符号を付し、第１実施形態～第４実施形態のいずれかと重複する説明は省略または簡略し、主に第１実施形態～第４実施形態のいずれとも異なる内容について説明する。
図１８は、第５実施形態の周波数シンセサイザー１の構成例を示すブロック図である。また、図１９は、第５実施形態の周波数シンセサイザー１の他の構成例を示すブロック図である。図１８及び図１９に示すように、第５実施形態の周波数シンセサイザー１は、第１実施形態～第４実施形態と同様、時間デジタル変換器１０と、比較部２０と、周波数調整部３０と、発振部４０と、を備える。
時間デジタル変換器１０は、参照周期信号Ｓｒｅｆとシンセサイザー信号ＳＶＣＯとが
入力され、参照周期信号Ｓｒｅｆと発振部４０から出力されるシンセサイザー信号ＳＶＣＯのうち周期が短い方の信号を基準信号ＲＣＬＫとし、周期が長い方の信号をトリガー信号ＴＲＧとしたとき、基準信号ＲＣＬＫに対するトリガー信号ＴＲＧの時間イベントに対応する時間デジタル値ＴＤを出力する。参照周期信号Ｓｒｅｆは、例えば、周波数シンセサイザー１の外部から入力される信号であってもよいし、周波数シンセサイザー１の不図示の発振回路により生成された信号であってもよい。
図１８の例では、参照周期信号Ｓｒｅｆとシンセサイザー信号ＳＶＣＯのうち、周期が短い方の信号がシンセサイザー信号ＳＶＣＯであり、周期が長い方の信号が参照周期信号Ｓｒｅｆである。したがって、時間デジタル変換器１０は、シンセサイザー信号ＳＶＣＯを基準信号ＲＣＬＫとし、参照周期信号Ｓｒｅｆをトリガー信号ＴＲＧとしたときの時間デジタル値ＴＤを出力する。逆に、図１９の例では、参照周期信号Ｓｒｅｆとシンセサイザー信号ＳＶＣＯのうち、周期が短い方の信号が参照周期信号Ｓｒｅｆであり、周期が長い方の信号がシンセサイザー信号ＳＶＣＯである。したがって、時間デジタル変換器１０は、参照周期信号Ｓｒｅｆを基準信号ＲＣＬＫとし、シンセサイザー信号ＳＶＣＯをトリガー信号ＴＲＧとしたときの時間デジタル値ＴＤを出力する。
第５実施形態でも、第１実施形態～第４実施形態と同様、時間デジタル変換器１０は、基準信号ＲＣＬＫの時間イベントとトリガー信号ＴＲＧの時間イベントとの位相差に対応する時間デジタル値ＴＤを出力する位相検出部として機能する。時間デジタル変換器１０の詳細な構成例は、第１実施形態～第４実施形態のいずれかと同様であるため、その図示及び説明を省略する。
時間デジタル変換器１０から出力される時間デジタル値ＴＤは、位相信号ＰＶＣＯとして比較部２０に入力される。比較部２０は、位相信号ＰＶＣＯである時間デジタル値ＴＤに基づく値と目標値とを比較し、比較結果である誤差信号εを出力する。本実施形態では、比較部２０は、時間デジタル値ＴＤを保持した値と設定値ＦＣＷの積算値とを比較し、比較結果として時間デジタル値ＴＤを保持した値と設定値ＦＣＷの積算値との差を誤差信号εとして出力する。すなわち、本実施形態では、比較部２０による比較対象の一方である時間デジタル値ＴＤに基づく値は、時間デジタル値ＴＤを保持した値であり、比較対象の他方である目標値は、設定値ＦＣＷの積算値である。設定値ＦＣＷは、例えば、あらかじめ設定された逓倍比又は分周比に基づいて決まる値であり、周波数シンセサイザー１の外部から入力される信号の値であってもよいし、周波数シンセサイザー１の不図示の記憶部に予め記憶されたデータを読み出した値であってもよい。
図１８及び図１９に示すように、例えば、比較部２０は、複数のＤフリップフロップからなるラッチ回路２４と、積算器２５と、減算器２６と、を含む。ラッチ回路２４と積算器２５は、参照周期信号Ｓｒｅｆとシンセサイザー信号ＳＶＣＯのうち周期が長い方の信号をサンプリング信号Ｓｓとして動作する。ラッチ回路２４及び積算器２５に入力されるサンプリング信号Ｓｓは、図１８の例では参照周期信号Ｓｒｅｆであり、図１９の例ではシンセサイザー信号ＳＶＣＯである。ラッチ回路２４は、サンプリング信号Ｓｓの立ち上がりエッジに同期して、位相信号ＰＶＣＯである時間デジタル値ＴＤを取り込んで保持する。積算器２５は、サンプリング信号Ｓｓの立ち上がりエッジに同期して、設定値ＦＣＷを積算する。なお、ラッチ回路２４と積算器２５は、サンプリング信号Ｓｓの立ち下がりエッジに同期して動作してもよい。減算器２６は、ラッチ回路２４から出力される時間デジタル値ＴＤを保持した値と積算器２５から出力される設定値ＦＣＷの積算値との差に相当する誤差信号εを出力する。時間デジタル値ＴＤを保持した値が設定値ＦＣＷの積算値と一致するときは誤差信号εがゼロであり、時間デジタル値ＴＤを保持した値が設定値ＦＣＷの積算値よりも大きいときは誤差信号εが正の値であり、時間デジタル値ＴＤを保持した値が設定値ＦＣＷの積算値よりも小さいときは誤差信号εが負の値である。
周波数調整部３０は、比較部２０の比較結果である誤差信号εに基づいて、シンセサイザー信号ＳＶＣＯの周波数ｆＶＣＯを調整する。本実施形態では、周波数調整部３０は、誤差信号εに基づいて、シンセサイザー信号ＳＶＣＯの周波数ｆＶＣＯを調整するための制御信号ＶＣを出力する。
本実施形態では、周波数調整部３０は、誤差信号εに基づいて、時間デジタル値ＴＤを保持した値と、当該積算値の目標値である設定値ＦＣＷの積算値との差が一定となるように、シンセサイザー信号ＳＶＣＯの周波数ｆＶＣＯを調整する。周波数調整部３０は、時間デジタル値ＴＤを保持した値と設定値ＦＣＷの積算値との差がゼロとなるように周波数ｆＶＣＯを調整してもよいし、時間デジタル値ＴＤを保持した値と設定値ＦＣＷの積算値との差が正又は負の一定値となるように周波数ｆＶＣＯを調整してもよい。周波数調整部３０の詳細な構成例は、第１実施形態～第４実施形態のいずれかと同様であるため、その図示及び説明を省略する。
発振部４０は、周波数調整部３０から出力される制御信号ＶＣに基づいて、シンセサイザー信号ＳＶＣＯを生成する。例えば、発振部４０は、制御信号ＶＣの電圧値に応じた周波数の信号を出力する不図示の電圧制御型発振器を含んでもよい。発振部４０は、当該電圧制御型発振器の出力信号をシンセサイザー信号ＳＶＣＯとして出力してもよいし、当該電圧制御型発振器の出力信号を分周する不図示の分周器をさらに含み、当該分周器の出力信号をシンセサイザー信号ＳＶＣＯとして出力してもよい。
図１８又は図１９のように構成される第５実施形態の周波数シンセサイザー１では、周波数調整部３０が、時間デジタル値ＴＤを保持した値と設定値ＦＣＷの積算値との差が一定となるようにシンセサイザー信号ＳＶＣＯの周波数ｆＶＣＯを調整することにより、参照周期信号Ｓｒｅｆとシンセサイザー信号ＳＶＣＯの位相差が一定であり、かつ、シンセサイザー信号ＳＶＣＯが所望の周波数となる状態で安定するＰＬＬが形成される。
以上に説明したように、第５実施形態の周波数シンセサイザー１では、時間デジタル変換器１０は基準信号ＲＣＬＫに対するトリガー信号ＴＲＧの時間イベントに対応する時間デジタル値ＴＤを出力し、基準信号ＲＣＬＫは参照周期信号Ｓｒｅｆとシンセサイザー信号ＳＶＣＯのうち周期が短い方の信号であり、トリガー信号ＴＲＧは周期が長い方の信号である。そして、比較部２０は、時間デジタル値ＴＤを保持した値と、設定値ＦＣＷの積算値である目標値とを比較し、周波数調整部３０は、時間デジタル値ＴＤを保持した値と目標値との差が一定となるように、シンセサイザー信号ＳＶＣＯの周波数を調整する。したがって、時間デジタル変換器１０は参照周期信号Ｓｒｅｆとシンセサイザー信号ＳＶＣＯとの位相差を検出する位相検出部として機能し、時間デジタル変換器１０、比較部２０、周波数調整部３０及び発振部４０によって、ＰＬＬが形成されるので、所望の周波数のシンセサイザー信号ＳＶＣＯを出力することができる。そして、時間デジタル変換器１０は、状態遷移部１１、遷移状態取得部１２及び演算部１３を含む比較的簡易な構成であって、時間デジタル値ＴＤのビット数を大きくすることにより位相検出の分解能が向上するので、シンセサイザー信号ＳＶＣＯの周波数精度を高めることができる。したがって、第５実施形態の周波数シンセサイザー１によれば、時間デジタル変換器１０に代えて多数の周波数デルタシグマ変調部を並列に設けた回路を用いた周波数シンセサイザーと比較して、回路規模の増大を抑えながら周波数精度の高いシンセサイザー信号ＳＶＣＯを出力することができる。
その他、第５実施形態の周波数シンセサイザー１によれば、第１実施形態～第４実施形態のいずれかと同様の効果が得られる。
本発明は本実施形態に限定されず、本発明の要旨の範囲内で種々の変形実施が可能である。
以上、実施形態及び変形例について説明したが、本発明はこれらの実施形態に限られるものではなく、その要旨を逸脱しない範囲において種々の態様で実施することが可能である。例えば、上記の実施形態を適宜組み合わせることも可能である。
本発明は、実施の形態で説明した構成と実質的に同一の構成、例えば、機能、方法及び結果が同一の構成、あるいは目的及び効果が同一の構成を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。
上述した実施形態および変形例から以下の内容が導き出される。
周波数シンセサイザーの一態様は、
参照周期信号とシンセサイザー信号とが入力され、前記参照周期信号と前記シンセサイザー信号のうち周期が短い方の信号を基準信号とし、周期が長い方の信号をトリガー信号としたとき、前記基準信号に対する前記トリガー信号の時間イベントに対応する時間デジタル値を出力する時間デジタル変換器と、
前記時間デジタル変換器から出力される前記時間デジタル値に基づく値と目標値とを比較する比較部と、
前記シンセサイザー信号を生成する発振部と、
前記比較部の比較結果に基づいて、前記シンセサイザー信号の周波数を調整する周波数調整部と、
を備え、
前記時間デジタル変換器は、
前記トリガー信号の時間イベントに基づいて、内部状態が遷移する状態遷移を開始し、前記内部状態を示す状態情報を出力する状態遷移部と、
前記基準信号に同期して、前記状態遷移部から前記状態情報を取得して保持する遷移状態取得部と、
前記遷移状態取得部が取得した前記状態情報に基づいて、前記内部状態の遷移回数に応じた前記時間デジタル値を算出する演算部と、
を備える。
この周波数シンセサイザーでは、時間デジタル変換器は基準信号に対するトリガー信号の時間イベントに対応する時間デジタル値を出力し、基準信号は参照周期信号とシンセサイザー信号のうち周期が短い方の信号であり、トリガー信号は周期が長い方の信号である。したがって、時間デジタル変換器は参照周期信号とシンセサイザー信号との位相差を検出する位相検出部として機能し、時間デジタル変換器、比較部、周波数調整部及び発振部によって、所望の周波数のシンセサイザー信号を出力することができる。そして、時間デジタル変換器は、状態遷移部、遷移状態取得部及び演算部を含む比較的簡易な構成であって、時間デジタル値のビット数を大きくすることにより位相検出の分解能が向上するので、シンセサイザー信号の周波数精度を高めることができる。したがって、この周波数シンセサイザーによれば、時間デジタル変換器に代えて多数の周波数デルタシグマ変調部を並列に設けた回路を用いた周波数シンセサイザーと比較して、回路規模の増大を抑えながら周波数精度の高い信号を出力することができる。
前記周波数シンセサイザーの一態様において、
前記比較部は、前記時間デジタル値の変化量と、あらかじめ設定された逓倍比又は分周比に基づいて決まる前記目標値とを比較し、前記比較結果として前記時間デジタル値の前記変化量と前記目標値との差を出力し、
前記周波数調整部は、前記差が一定となるように、前記シンセサイザー信号の周波数を調整してもよい。
この周波数シンセサイザーによれば、時間デジタル変換器、比較部、周波数調整部及び発振部によってＦＬＬが形成されるので、シンセサイザー信号が所望の周波数となる状態で安定する。
前記周波数シンセサイザーの一態様において、
前記比較部は、前記時間デジタル値を保持した値と、あらかじめ設定された逓倍比又は分周比に基づいて決まる前記目標値とを比較し、前記比較結果として前記時間デジタル値の前記保持した値と前記目標値との差を出力し、
前記周波数調整部は、前記差が一定となるように、前記シンセサイザー信号の周波数を調整してもよい。
この周波数シンセサイザーによれば、時間デジタル変換器、比較部、周波数調整部及び発振部によってＰＬＬが形成されるので、参照周期信号とシンセサイザー信号の位相差が一定であり、かつ、シンセサイザー信号が所望の周波数となる状態で安定する。
前記周波数シンセサイザーの一態様において、
前記周波数調整部は、前記差が入力されるフィルターを含み、前記フィルターの出力信号が一定となるように、前記シンセサイザー信号の周波数を調整してもよい。
この周波数シンセサイザーによれば、フィルターによってノイズ成分が低減されるので、シンセサイザー信号のＳＮＲが向上する。
前記周波数シンセサイザーの一態様において、
前記フィルターは、ローパスフィルター、リードフィルター、ラグフィルター又はラグリードフィルターを含んでもよい。
前記周波数シンセサイザーの一態様において、
前記演算部は、前記遷移状態取得部が取得した前記状態情報に基づいて前記内部状態の前記遷移回数を積算した積算値を算出し、当該積算値に基づいて前記時間デジタル値を算出してもよい。
この周波数シンセサイザーによれば、時間デジタル変換器の演算部において、状態遷移部の内部状態の遷移回数を積算する回数を増やすことで位相検出の分解能が向上するので、シンセサイザー信号の周波数精度を高めることができる。
前記周波数シンセサイザーの一態様において、
前記演算部は、時間経過に応じて重み付けされた値及び前記積算値に対して所定の演算を行って前記時間デジタル値を算出してもよい。
前記周波数シンセサイザーの一態様において、
前記状態遷移部は、前記トリガー信号が伝搬する複数の遅延素子を有し、前記トリガー信号の時間イベントに基づいて前記状態遷移を開始する多段遅延回路を含んでもよい。
この周波数シンセサイザーによれば、遅延素子の数に応じて状態遷移部の内部状態の数
を増やすことができるので、時間デジタル変換器による位相検出の分解能を向上させ、シンセサイザー信号の周波数精度を高めることができる。
前記周波数シンセサイザーの一態様において、
前記トリガー信号は、分岐して前記複数の遅延素子を伝搬してもよい。
この周波数シンセサイザーによれば、多段遅延回路の最大遅延時間を短く保ちつつ状態遷移部の内部状態の数を増やすことができるので、時間デジタル値の算出に複雑な演算を必要とせずにシンセサイザー信号の周波数精度を高めることができる。
前記周波数シンセサイザーの一態様において、
前記多段遅延回路は、前記トリガー信号の２回以下の時間イベントに基づいて、前記状態遷移を行ってもよい。
この周波数シンセサイザーによれば、トリガー信号の各々の時間イベントに基づく状態遷移部の内部状態の遷移回数を簡単に分離することができるので、時間デジタル値の算出に複雑な演算を必要とせずにシンセサイザー信号の周波数精度を高めることができる。
１…周波数シンセサイザー、１０…時間デジタル変換器、１１…状態遷移部、１２…遷移状態取得部、１３…演算部、２０…比較部、２１…ラッチ回路、２２…ラッチ回路、２３…加減算器、２４…ラッチ回路、２５…積算器、２６…減算器、３０…周波数調整部、３１…フィルター、３２…ゲイン調整回路、４０…発振部、論理積回路１１１、論理反転回路１１２及びカウンター１１３、１１４－１～１１４－ｑ…遅延素子、１２１…ラッチ回路、１２２－０～１２２－ｑ…Ｄフリップフロップ、１３０…積算器、１３１…積算器、１３２…乗算器、１３３…減算器、１３４…エンコーダー、１３５…変換部、１３６…積算器、１３７…積算器、１３８…乗算器、１３９…減算器、２０１…ビット分離部、２０２…論理反転回路、２０３…論理反転回路、２０４…セレクター、２０５…セレクター、２０６…セレクター、２０７…セレクター、２０８…選択信号生成部、２０９…選択信号生成部、２１０…Σ算出部、２１１…Σ算出部、２１２…Σ整合部、２１３…積算器、２１４…乗算器、２１５…積算器、２１６…減算器、２１７…ラッチ回路、２１８…積算器、２１９…減算器、２２０…ラッチ回路、２２１…ＴＤ選択部

Claims (10)

  1. 参照周期信号とシンセサイザー信号とが入力され、前記参照周期信号と前記シンセサイザー信号のうち周期が短い方の信号を基準信号とし、周期が長い方の信号をトリガー信号としたとき、前記基準信号に対する前記トリガー信号の時間イベントに対応する時間デジタル値を出力する時間デジタル変換器と、
    前記時間デジタル変換器から出力される前記時間デジタル値に基づく値と目標値とを比較する比較部と、
    前記シンセサイザー信号を生成する発振部と、
    前記比較部の比較結果に基づいて、前記シンセサイザー信号の周波数を調整する周波数調整部と、
    を備え、
    前記時間デジタル変換器は、
    前記トリガー信号の時間イベントに基づいて、内部状態が遷移する状態遷移を開始し、前記内部状態を示す状態情報を出力する状態遷移部と、
    前記基準信号に同期して、前記状態遷移部から前記状態情報を取得して保持する遷移状態取得部と、
    前記遷移状態取得部が取得した前記状態情報に基づいて、前記内部状態の遷移回数に応じた前記時間デジタル値を算出する演算部と、
    を備える、周波数シンセサイザー。
  2. 請求項１において、
    前記比較部は、前記時間デジタル値の変化量と、あらかじめ設定された逓倍比又は分周比に基づいて決まる前記目標値とを比較し、前記比較結果として前記時間デジタル値の前記変化量と前記目標値との差を出力し、
    前記周波数調整部は、前記差が一定となるように、前記シンセサイザー信号の周波数を調整する、周波数シンセサイザー。
  3. 請求項１において、
    前記比較部は、前記時間デジタル値を保持した値と、あらかじめ設定された逓倍比又は分周比に基づいて決まる前記目標値とを比較し、前記比較結果として前記時間デジタル値の前記保持した値と前記目標値との差を出力し、
    前記周波数調整部は、前記差が一定となるように、前記シンセサイザー信号の周波数を調整する、周波数シンセサイザー。
  4. 請求項２又は３において、
    前記周波数調整部は、前記差が入力されるフィルターを含み、前記フィルターの出力信号が一定となるように、前記シンセサイザー信号の周波数を調整する、周波数シンセサイザー。
  5. 請求項４において、
    前記フィルターは、ローパスフィルター、リードフィルター、ラグフィルター又はラグリードフィルターを含む、周波数シンセサイザー。
  6. 請求項１乃至５のいずれか一項において、
    前記演算部は、前記遷移状態取得部が取得した前記状態情報に基づいて前記内部状態の前記遷移回数を積算した積算値を算出し、当該積算値に基づいて前記時間デジタル値を算出する、周波数シンセサイザー。
  7. 請求項６において、
    前記演算部は、時間経過に応じて重み付けされた値及び前記積算値に対して所定の演算を行って前記時間デジタル値を算出する、周波数シンセサイザー。
  8. 請求項１乃至７のいずれか一項において、
    前記状態遷移部は、前記トリガー信号が伝搬する複数の遅延素子を有し、前記トリガー信号の時間イベントに基づいて前記状態遷移を開始する多段遅延回路を含む、周波数シンセサイザー。
  9. 請求項８において、
    前記トリガー信号は、分岐して前記複数の遅延素子を伝搬する、周波数シンセサイザー。
  10. 請求項８又は９において、
    前記多段遅延回路は、前記トリガー信号の２回以下の時間イベントに基づいて、前記状態遷移を行う、周波数シンセサイザー。
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