JPH05218855A - デジタルｐｌｌ回路 - Google Patents
デジタルｐｌｌ回路Info
- Publication number
- JPH05218855A JPH05218855A JP4042152A JP4215292A JPH05218855A JP H05218855 A JPH05218855 A JP H05218855A JP 4042152 A JP4042152 A JP 4042152A JP 4215292 A JP4215292 A JP 4215292A JP H05218855 A JPH05218855 A JP H05218855A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- frequency difference
- clock
- frequency
- counting
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【目的】 収束速度を速くし，しかも安定度の高いデジ
タルＰＬＬ回路を提供すること。 【構成】 基準となるクロック入力と電圧制御発振器３
の出力を入力とし，その周波数差をデジタル的に出力す
る周波数差計数回路１と、周波数差出力を入力とし，該
周波数差に応じたアナログ信号を出力するデジタル／ア
ナログ変換回路２と、該デジタル／アナログ変換回路２
の出力を制御信号入力とする電圧制御発振器３および周
波数差計数回路１の一部を成す周波数計数回路の計数周
期を規定する基準クロック源２１とを備えたデジタルＰ
ＬＬ回路１において、周波数差計数回路の信号入力段
に、当該周波数差計数回路１の計数の開始のタイミング
を規制するクロック制御回路７を装備したこと。
タルＰＬＬ回路を提供すること。 【構成】 基準となるクロック入力と電圧制御発振器３
の出力を入力とし，その周波数差をデジタル的に出力す
る周波数差計数回路１と、周波数差出力を入力とし，該
周波数差に応じたアナログ信号を出力するデジタル／ア
ナログ変換回路２と、該デジタル／アナログ変換回路２
の出力を制御信号入力とする電圧制御発振器３および周
波数差計数回路１の一部を成す周波数計数回路の計数周
期を規定する基準クロック源２１とを備えたデジタルＰ
ＬＬ回路１において、周波数差計数回路の信号入力段
に、当該周波数差計数回路１の計数の開始のタイミング
を規制するクロック制御回路７を装備したこと。
Description
【０００１】
【産業上の利用分野】本発明は、デジタルＰＬＬ回路に
係り、とくに、入力したクロックに同期した出力クロッ
クを発生するデジタルＰＬＬ回路に関するものである。
係り、とくに、入力したクロックに同期した出力クロッ
クを発生するデジタルＰＬＬ回路に関するものである。
【０００２】
【従来の技術】図３に従来技術におけるデジタルＰＬＬ
回路構成を示す。同図において、符号５１は周波数差計
数回路、符号５２はデジタル／アナログ変換回路、符号
５３は電圧制御発振器、符号５４は基準クロック源、符
号５５はクロック入力端子、符号５６はクロック出力端
子である。周波数差計数回路５１は２つのカウンタ５
９，６０と減算器５８からなる。周波数差計数回路５１
は基準クロックの立ち上がりで、入力クロックとフィー
ドバックされてきた出力クロックの計数を開始し、次の
基準クロックの立ち上がりで周波数計数差をＤ／Ａに出
力すると同時に、カウンタをリセットして次の計数を行
い、これを繰り返す。
回路構成を示す。同図において、符号５１は周波数差計
数回路、符号５２はデジタル／アナログ変換回路、符号
５３は電圧制御発振器、符号５４は基準クロック源、符
号５５はクロック入力端子、符号５６はクロック出力端
子である。周波数差計数回路５１は２つのカウンタ５
９，６０と減算器５８からなる。周波数差計数回路５１
は基準クロックの立ち上がりで、入力クロックとフィー
ドバックされてきた出力クロックの計数を開始し、次の
基準クロックの立ち上がりで周波数計数差をＤ／Ａに出
力すると同時に、カウンタをリセットして次の計数を行
い、これを繰り返す。
【０００３】Ｄ／Ａ５２では周波数差計数回路５１の計
数結果に基づいた電圧制御を行う。例えば、周波数差計
数回路で出力クロックが100〔ppm〕入力クロックより速
かった場合には、電圧制御発振器が100〔ppm〕だけ遅く
なるような制御を行い入力信号と出力信号とを同期させ
る。
数結果に基づいた電圧制御を行う。例えば、周波数差計
数回路で出力クロックが100〔ppm〕入力クロックより速
かった場合には、電圧制御発振器が100〔ppm〕だけ遅く
なるような制御を行い入力信号と出力信号とを同期させ
る。
【０００４】図４に従来技術におけるＰＬＬ回路の周波
数収束タイムチャートを示す。基準クロックの立ち上が
りで計数時間の間に計数された合計の計数結果に基づい
た制御が次の基準クロックの立ち上がりで電圧制御発振
器５３に加えられ、出力クロック周波数は一度入力クロ
ック周波数に収束する。しかし次の制御では、出力クロ
ック周波数が入力クロック周波数に収束するまでのΔｔ
なる時間に計数された計数値は、立ち上がりのなまりの
ために本来の計数値より少なく、周波数誤差を含む。
数収束タイムチャートを示す。基準クロックの立ち上が
りで計数時間の間に計数された合計の計数結果に基づい
た制御が次の基準クロックの立ち上がりで電圧制御発振
器５３に加えられ、出力クロック周波数は一度入力クロ
ック周波数に収束する。しかし次の制御では、出力クロ
ック周波数が入力クロック周波数に収束するまでのΔｔ
なる時間に計数された計数値は、立ち上がりのなまりの
ために本来の計数値より少なく、周波数誤差を含む。
【０００５】このため出力クロック周波数は入力クロッ
ク周波数に収束しているにもかかわらず、周波数差計数
回路５１の出力は出力クロック周波数のほうが入力クロ
ック周波数よりΔｔの時間の計数の誤差分遅い計数結果
となり、出力クロック周波数を速くする制御が電圧制御
発振器５３に加えられる。このΔｔの誤差分が周波数差
計数回路５１で計数されているため、収束タイムチャー
トにリンギングを生ずる。
ク周波数に収束しているにもかかわらず、周波数差計数
回路５１の出力は出力クロック周波数のほうが入力クロ
ック周波数よりΔｔの時間の計数の誤差分遅い計数結果
となり、出力クロック周波数を速くする制御が電圧制御
発振器５３に加えられる。このΔｔの誤差分が周波数差
計数回路５１で計数されているため、収束タイムチャー
トにリンギングを生ずる。
【０００６】
【発明が解決しようとする課題】図３に示されたＰＬＬ
回路においては、常に基準クロックの立ち上がりで入力
クロック周波数と出力クロック周波数の周波数差計数を
行い周波数差計数の結果に基づいた制御を電圧制御発振
器５３に加える。そのため電圧制御発振器５３が制御電
圧相当の周波数に追従するまでの間の誤差分も周波数差
計数回路５１において計数されてしまい、次のタイムス
ロットでは最適な制御をかけることができない。そのた
め収束速度が遅く、また発振してしまう可能性もある。
回路においては、常に基準クロックの立ち上がりで入力
クロック周波数と出力クロック周波数の周波数差計数を
行い周波数差計数の結果に基づいた制御を電圧制御発振
器５３に加える。そのため電圧制御発振器５３が制御電
圧相当の周波数に追従するまでの間の誤差分も周波数差
計数回路５１において計数されてしまい、次のタイムス
ロットでは最適な制御をかけることができない。そのた
め収束速度が遅く、また発振してしまう可能性もある。
【０００７】
【発明の目的】本発明は、かかる従来例の有する不都合
を改善し、とくに、収束速度を速くし，しかも安定度の
高いデジタルＰＬＬ回路を提供することを、その目的と
する。
を改善し、とくに、収束速度を速くし，しかも安定度の
高いデジタルＰＬＬ回路を提供することを、その目的と
する。
【０００８】
【課題を解決するための手段】本発明では、基準となる
クロック入力と電圧制御発振器の出力を入力とし，その
周波数差をデジタル的に出力する周波数差計数回路と、
周波数差出力を入力とし，該周波数差に応じたアナログ
信号を出力するデジタル／アナログ変換回路と、該デジ
タル／アナログ変換回路の出力を制御信号入力とする電
圧制御発振器および周波数差計数回路の一部を成す周波
数計数回路の計数周期を規定する基準クロック源とを備
えたデジタルＰＬＬ回路において、周波数差計数回路の
信号入力段に、当該周波数差計数回路の計数開始のタイ
ミングを規制するクロック制御回路を装備する、という
構成を採っている。これによって前述した目的を達成し
ようとするものである。
クロック入力と電圧制御発振器の出力を入力とし，その
周波数差をデジタル的に出力する周波数差計数回路と、
周波数差出力を入力とし，該周波数差に応じたアナログ
信号を出力するデジタル／アナログ変換回路と、該デジ
タル／アナログ変換回路の出力を制御信号入力とする電
圧制御発振器および周波数差計数回路の一部を成す周波
数計数回路の計数周期を規定する基準クロック源とを備
えたデジタルＰＬＬ回路において、周波数差計数回路の
信号入力段に、当該周波数差計数回路の計数開始のタイ
ミングを規制するクロック制御回路を装備する、という
構成を採っている。これによって前述した目的を達成し
ようとするものである。
【０００９】
【実施例】以下，本発明の一実施例を図１ないし図２に
基づいて説明する。この図１ないし図２に本発明の一実
施例であるＰＬＬ回路構成を示す。同図において符号１
は周波数差計数回路、符号２はデジタル／アナログ変換
回路、符号３は電圧制御発振器、符号４は基準クロック
源を各々示す。また、符号５はクロック入力端子、符号
６はクロック出力端子、符号７はクロック制御回路を各
々示す。
基づいて説明する。この図１ないし図２に本発明の一実
施例であるＰＬＬ回路構成を示す。同図において符号１
は周波数差計数回路、符号２はデジタル／アナログ変換
回路、符号３は電圧制御発振器、符号４は基準クロック
源を各々示す。また、符号５はクロック入力端子、符号
６はクロック出力端子、符号７はクロック制御回路を各
々示す。
【００１０】周波数差計数回路１は、２つのカウンタ
９，１０と減算器８とからなる。この周波数差計数回路
１は、基準クロックの立ち上がりで入力クロックとフィ
ードバックされてきた出力クロックの計数をはじめ次の
基準クロックの立ち上がりで周波数計数差をＤ／Ａ２に
出力すると同時にカウンタをリセットし次の計数を行
い、これを繰り返す。クロック制御回路は基準クロック
が“１”の間は入力クロックおよび出力クロックが周波
数差計数回路１に入力するのを止める制御を行う。
９，１０と減算器８とからなる。この周波数差計数回路
１は、基準クロックの立ち上がりで入力クロックとフィ
ードバックされてきた出力クロックの計数をはじめ次の
基準クロックの立ち上がりで周波数計数差をＤ／Ａ２に
出力すると同時にカウンタをリセットし次の計数を行
い、これを繰り返す。クロック制御回路は基準クロック
が“１”の間は入力クロックおよび出力クロックが周波
数差計数回路１に入力するのを止める制御を行う。
【００１１】Ｄ／Ａ２では周波数差計数回路１の計数結
果に基づいた電圧制御を行う。例えば周波数差計数回路
１で出力クロックが100〔ppm〕入力クロックより速かっ
た場合には、電圧制御発振器３が100〔ppm〕だけ遅くな
るような制御を行い、出力クロックが100〔ppm〕入力ク
ロックより遅かった場合には、電圧制御発振器３が100
〔ppm〕だけ速くなるような制御を行って入力信号と出
力信号とを同期させる。
果に基づいた電圧制御を行う。例えば周波数差計数回路
１で出力クロックが100〔ppm〕入力クロックより速かっ
た場合には、電圧制御発振器３が100〔ppm〕だけ遅くな
るような制御を行い、出力クロックが100〔ppm〕入力ク
ロックより遅かった場合には、電圧制御発振器３が100
〔ppm〕だけ速くなるような制御を行って入力信号と出
力信号とを同期させる。
【００１２】図２に本実施例におけるＰＬＬ回路の周波
数収束タイムチャートを示す。基準クロックの立ち上が
りで周波数差計数回路１のカウンタ９，１０が計数を開
始するが、基準クロックが“１”の間は入力クロックお
よび出力クロックはクロック制御回路７によって周波数
差計数回路１への入力を止められる。このため、入力ク
ロックおよび出力クロックは周波数差計数回路１におい
て計数されない状態となる。
数収束タイムチャートを示す。基準クロックの立ち上が
りで周波数差計数回路１のカウンタ９，１０が計数を開
始するが、基準クロックが“１”の間は入力クロックお
よび出力クロックはクロック制御回路７によって周波数
差計数回路１への入力を止められる。このため、入力ク
ロックおよび出力クロックは周波数差計数回路１におい
て計数されない状態となる。
【００１３】基準クロックが“０”になると、入力クロ
ックおよび出力クロックは周波数差計数回路１に入力さ
れ、周波数差計数回路１において計数される。そのた
め、出力クロック周波数が入力クロック周波数に収束す
るまでの間のΔｔの周波数計数誤差を取り除くことがで
きる。従って、次の基準クロックの立ち上がりでΔｔの
周波数計数誤差の含まれない周波数差の計数結果がＤ／
Ａ２に出力され、周波数差計数結果に基づいた制御が電
圧制御発振器３に加えられ、出力クロック周波数は入力
クロック周波数に収束する。
ックおよび出力クロックは周波数差計数回路１に入力さ
れ、周波数差計数回路１において計数される。そのた
め、出力クロック周波数が入力クロック周波数に収束す
るまでの間のΔｔの周波数計数誤差を取り除くことがで
きる。従って、次の基準クロックの立ち上がりでΔｔの
周波数計数誤差の含まれない周波数差の計数結果がＤ／
Ａ２に出力され、周波数差計数結果に基づいた制御が電
圧制御発振器３に加えられ、出力クロック周波数は入力
クロック周波数に収束する。
【００１４】
【発明の効果】このように、本発明によれば、クロック
制御回路によって周波数差計数回路への入力クロックお
よび出力クロックが制御され、その結果、出力クロック
が入力クロックに収束するまでの間の周波数差計数誤差
を取り除くことができ、従って速やかな引き込みと、安
定した収束状態が可能となる、という従来にない優れた
デジタルＰＬＬ回路を提供することができる。
制御回路によって周波数差計数回路への入力クロックお
よび出力クロックが制御され、その結果、出力クロック
が入力クロックに収束するまでの間の周波数差計数誤差
を取り除くことができ、従って速やかな引き込みと、安
定した収束状態が可能となる、という従来にない優れた
デジタルＰＬＬ回路を提供することができる。
【図１】本発明の一実施例を示すブロック図である。
【図２】図１におけるデジタルＰＬＬ回路の周波数収束
タイムチャートである。
タイムチャートである。
【図３】従来例を示すブロック図である。
【図４】図３におけるデジタルＰＬＬ回路の周波数収束
タイムチャートである。
タイムチャートである。
１ 周波数差計数回路 ２ デジタル／アナログ変換回路 ３ 電圧制御発振器 ４ 基準クロック源 ７ クロック制御回路
Claims (2)
- 【請求項１】 基準となるクロック入力と電圧制御発振
器の出力を入力とし，その周波数差をデジタル的に出力
する周波数差計数回路と、前記周波数差出力を入力と
し，該周波数差に応じたアナログ信号を出力するデジタ
ル／アナログ変換回路と、該デジタル／アナログ変換回
路の出力を制御信号入力とする前記電圧制御発振器およ
び前記周波数差計数回路の一部を成す周波数計数回路の
計数周期を規定する基準クロック源とを備えたデジタル
ＰＬＬ回路において、前記周波数差計数回路の信号入力
段に、当該周波数差計数回路の計数開始のタイミングを
規制するクロック制御回路を装備したことを特徴とする
デジタルＰＬＬ回路。 - 【請求項２】 前記クロック制御回路が、前記電圧制御
発振器の出力が安定してから計数を開始するように前記
周波数差計数回路の始動タイミングを制御することを特
徴とした請求項１記載のデジタルＰＬＬ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4042152A JPH05218855A (ja) | 1992-01-31 | 1992-01-31 | デジタルｐｌｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4042152A JPH05218855A (ja) | 1992-01-31 | 1992-01-31 | デジタルｐｌｌ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05218855A true JPH05218855A (ja) | 1993-08-27 |
Family
ID=12627972
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4042152A Withdrawn JPH05218855A (ja) | 1992-01-31 | 1992-01-31 | デジタルｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05218855A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006333487A (ja) * | 2005-05-24 | 2006-12-07 | Infineon Technologies Ag | デジタル位相同期ループおよび位相同期ループにおける干渉成分を補正する方法 |
| US7193643B2 (en) * | 2002-10-30 | 2007-03-20 | Xerox Corporation | Scan non-linearity correction using frequency modulation and synchronization with a master clock |
-
1992
- 1992-01-31 JP JP4042152A patent/JPH05218855A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7193643B2 (en) * | 2002-10-30 | 2007-03-20 | Xerox Corporation | Scan non-linearity correction using frequency modulation and synchronization with a master clock |
| JP2006333487A (ja) * | 2005-05-24 | 2006-12-07 | Infineon Technologies Ag | デジタル位相同期ループおよび位相同期ループにおける干渉成分を補正する方法 |
| US7724094B2 (en) | 2005-05-24 | 2010-05-25 | Infineon Technologies Ag | Digital phase locked loop and method for correcting interference components in a phase locked loop |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6426660B1 (en) | Duty-cycle correction circuit | |
| JPH024172B2 (ja) | ||
| JPS63263936A (ja) | データ検出器 | |
| JPH05218855A (ja) | デジタルｐｌｌ回路 | |
| JPH08286780A (ja) | クロック回路及びこれを用いたプロセッサ並びにプロセッサ動作方法 | |
| JP3180865B2 (ja) | 適応型ｐｌｌ回路 | |
| JPH05268077A (ja) | ディジタルｐｌｌ回路 | |
| JPH0631795Y2 (ja) | デイジタル信号同期回路 | |
| JPH1013395A (ja) | 位相同期回路 | |
| JPH0795051A (ja) | ディジタルｐｌｌ回路 | |
| JP2798702B2 (ja) | 位相同期回路 | |
| JP2506649B2 (ja) | 垂直同期装置 | |
| JP3039157B2 (ja) | 外部同期回路 | |
| JP2581098Y2 (ja) | クロックパルス再生回路 | |
| JPS58194433A (ja) | Ｐｌｌ回路 | |
| JPH09214332A (ja) | Ｐｌｌ回路 | |
| JPH05199498A (ja) | クロツク発生回路 | |
| JP2940220B2 (ja) | Ｆｓｋ変調器 | |
| SU1202052A1 (ru) | Устройство фазовой автоподстройки | |
| JPS60128718A (ja) | デイジタル位相同期ル−プ | |
| JPS5964928A (ja) | 集積回路 | |
| JPS5967730A (ja) | Ｐｌｌ回路 | |
| JPH0590958A (ja) | Ｐｌｌ回路 | |
| JPH0653952A (ja) | ５７６ｋＨｚクロック生成回路 | |
| JPS6327899B2 (ja) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990408 |