JP2798702B2 - 位相同期回路 - Google Patents
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- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
- H03L7/197—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division
- H03L7/1972—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division for reducing the locking time interval
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【発明の詳細な説明】 （産業上の利用分野） この発明は位相同期ループに係り、特に安定状態で位
相ジッタが少なくかつ高速な同期引き込み時間を必要と
される位相同期回路に関するものである。
相ジッタが少なくかつ高速な同期引き込み時間を必要と
される位相同期回路に関するものである。
（発明の概要） この発明は位相同期ループに関するもので、 当該ループが、同期引き込み過程にあるときに、その
分周カウンタの分周比をループが安定状態にあるときの
値とは異なる値に切り換える手段を具備している。
分周カウンタの分周比をループが安定状態にあるときの
値とは異なる値に切り換える手段を具備している。
かくして位相同期ループの同期引き込み時間を大幅に
短縮するようにしている。
短縮するようにしている。
（従来の技術） 通常の位相同期ループ（PLL）は同期引き込み時間
と、引き込み後の安定状態のジッタ特性とに両立性の限
界があり、これを解決する１つの手段として、同期引き
込み過程と安定状態とでループフィルタの時定数を切り
換える２モードPLLなどがあった （発明が解決しようとする課題） しかし、通常のPLLや従来の２モードPLLなどでは、前
述の両立性を飛躍的に向上させた、引き込み後のジッタ
特性によい引き込み時間の高速な位相同期回路を提供す
ることは困難であり、その１つの原因にはPLL用の電圧
制御発振器（VCO）の発振周波数の範囲に制限があるた
めである。
と、引き込み後の安定状態のジッタ特性とに両立性の限
界があり、これを解決する１つの手段として、同期引き
込み過程と安定状態とでループフィルタの時定数を切り
換える２モードPLLなどがあった （発明が解決しようとする課題） しかし、通常のPLLや従来の２モードPLLなどでは、前
述の両立性を飛躍的に向上させた、引き込み後のジッタ
特性によい引き込み時間の高速な位相同期回路を提供す
ることは困難であり、その１つの原因にはPLL用の電圧
制御発振器（VCO）の発振周波数の範囲に制限があるた
めである。
位相同期ループの同期引き込み過程では、入力信号の
初期位相と回路の初期状態によっては、最悪の場合１サ
イクルずれてから始めて同期引き込みにはいる場合があ
り、この時１サイクルずれるのに要する時間は、入力信
号の周波数をf0,VCOの発振周波数範囲をf1（１±Δ）、
分周カウンタの分周比をＮとしてf1＝Nf0とすると1/Δf
0となる。例えばf0＝60Hz,Δ＝３×10-5の場合には１サ
イクルずれる時間は約555秒となり実用に耐えない値と
なる。
初期位相と回路の初期状態によっては、最悪の場合１サ
イクルずれてから始めて同期引き込みにはいる場合があ
り、この時１サイクルずれるのに要する時間は、入力信
号の周波数をf0,VCOの発振周波数範囲をf1（１±Δ）、
分周カウンタの分周比をＮとしてf1＝Nf0とすると1/Δf
0となる。例えばf0＝60Hz,Δ＝３×10-5の場合には１サ
イクルずれる時間は約555秒となり実用に耐えない値と
なる。
例えば具体的な適用例としては、カラーテレビジョン
のNTSC伝送方式と両立性を有するAD（Advanced Definit
ion）TV信号の受信機で、PCM音声を再生するために59.9
4Hzの垂直同期信号からPCM音声用のクロック信号を再生
する必要があるが、このクロック再生のためには高速な
PLLが要求される。
のNTSC伝送方式と両立性を有するAD（Advanced Definit
ion）TV信号の受信機で、PCM音声を再生するために59.9
4Hzの垂直同期信号からPCM音声用のクロック信号を再生
する必要があるが、このクロック再生のためには高速な
PLLが要求される。
そこで本発明の目的は、上述の要求に答えるべく同期
引き込み時間の高速な、しかも引き込み後のジッタ特性
も良好な比較的簡単な構成の位相同期回路を提供せんと
するものである。
引き込み時間の高速な、しかも引き込み後のジッタ特性
も良好な比較的簡単な構成の位相同期回路を提供せんと
するものである。
（課題を解決するための手段） この目的を達成するため本発明位相同期回路は、位相
比較器と電圧制御発振器および分周カウンタを有する位
相同期ループにおいて、当該ループが、前記位相比較器
の出力電圧または前記電圧制御発振器の入力電圧が所定
範囲の値より高いときには、前記分周カウンタの分周比
を前記ループが安定状態にあるときの中心値とは異なる
第１の値に切り換える手段と、前記所定範囲の値より低
いときには、前記分周比を前記中心値とも前記第１の値
とも異なる第２の値に切り換える手段とを具備すること
を特徴とするものである。
比較器と電圧制御発振器および分周カウンタを有する位
相同期ループにおいて、当該ループが、前記位相比較器
の出力電圧または前記電圧制御発振器の入力電圧が所定
範囲の値より高いときには、前記分周カウンタの分周比
を前記ループが安定状態にあるときの中心値とは異なる
第１の値に切り換える手段と、前記所定範囲の値より低
いときには、前記分周比を前記中心値とも前記第１の値
とも異なる第２の値に切り換える手段とを具備すること
を特徴とするものである。
（実施例） 以下添付図面を参照し実施例により本発明を詳細に説
明する。
明する。
第１図に本発明位相同期回路の実施例構成ブロック線
図を示す。
図を示す。
入力信号は周波数59.94Hzのパルス信号であるとし、
位相比較器１は入力信号と信号ｂの立ち下がりを比較
し、入力信号に対する信号ｂの位相差に比例した電圧を
出力する。このとき信号ｂが入力信号に比べ遅れ位相で
あれば負の電圧を、進みであれば正の電圧を出力するも
のとする。
位相比較器１は入力信号と信号ｂの立ち下がりを比較
し、入力信号に対する信号ｂの位相差に比例した電圧を
出力する。このとき信号ｂが入力信号に比べ遅れ位相で
あれば負の電圧を、進みであれば正の電圧を出力するも
のとする。
−Ｋの利得を持つ反転増幅器２は抵抗R1,R2,コンデン
サC1と合わせて完全積分型のループフィルタを形成し、
位相比較器１の出力信号を積分した信号（信号ａ）を出
力する。反転増幅器２の電源電圧は電圧＋VCCおよび電
圧−VCCであり、従って信号ａの電圧は電圧＋Vcc〜電圧
−Vccの範囲で変動する。
サC1と合わせて完全積分型のループフィルタを形成し、
位相比較器１の出力信号を積分した信号（信号ａ）を出
力する。反転増幅器２の電源電圧は電圧＋VCCおよび電
圧−VCCであり、従って信号ａの電圧は電圧＋Vcc〜電圧
−Vccの範囲で変動する。
電圧制御水晶発振器（VCXO）３は水晶X1を使用し、信
号ａの電圧に従ってf1（１±Δ）の範囲の周波数を発振
する。この実施例ではf1＝4.8MHzとしている。VCXO3の
出力がこの位相同期ループの出力信号となる。VCXO3の
入力電圧対発振周波数の特性例を第３図に示す。VCXOの
出力周波数は入力電圧（信号ａの電圧）が電圧＋Vim〜
電圧−Vimの範囲内にあるときのみ入力電圧に比例して
変化し、範囲外では飽和してf1（１±Δ）となる。従っ
て前述の反転増幅器２の電源電圧は電圧＋Vim〜電圧−V
imの範囲外に設定しても無意味であり、この実施例では
＋Vim＝＋Vcc,−Vim＝−Vccとする。また周波数変動範
囲Δは、安定な水晶発振器では通常３×10-5程度以下で
あり、ここでもΔ＝３×10-5とする。
号ａの電圧に従ってf1（１±Δ）の範囲の周波数を発振
する。この実施例ではf1＝4.8MHzとしている。VCXO3の
出力がこの位相同期ループの出力信号となる。VCXO3の
入力電圧対発振周波数の特性例を第３図に示す。VCXOの
出力周波数は入力電圧（信号ａの電圧）が電圧＋Vim〜
電圧−Vimの範囲内にあるときのみ入力電圧に比例して
変化し、範囲外では飽和してf1（１±Δ）となる。従っ
て前述の反転増幅器２の電源電圧は電圧＋Vim〜電圧−V
imの範囲外に設定しても無意味であり、この実施例では
＋Vim＝＋Vcc,−Vim＝−Vccとする。また周波数変動範
囲Δは、安定な水晶発振器では通常３×10-5程度以下で
あり、ここでもΔ＝３×10-5とする。
VCXO3の出力信号は分周カウンタ４で分周されて位相
比較器の入力信号ｂとなる。このとき安定状態では分周
比 であることが要求される。
比較器の入力信号ｂとなる。このとき安定状態では分周
比 であることが要求される。
一方、積分器の出力信号である信号ａは電圧比較器5,
6にも入力されて各々の電圧比較器で電圧＋Vth,電圧−V
thと比較される。比較器５の出力は信号ａの電圧が電圧
＋Vthより大きければ“H"であり、小さければ“L"であ
る。比較器６の出力は信号ａの電圧が電圧−Vthより小
さければ“H"であり大きければ“L"である。電圧＋Vth,
−Vthは各々電圧＋Vcc,−Vccより若干絶対値の小さい電
圧である。
6にも入力されて各々の電圧比較器で電圧＋Vth,電圧−V
thと比較される。比較器５の出力は信号ａの電圧が電圧
＋Vthより大きければ“H"であり、小さければ“L"であ
る。比較器６の出力は信号ａの電圧が電圧−Vthより小
さければ“H"であり大きければ“L"である。電圧＋Vth,
−Vthは各々電圧＋Vcc,−Vccより若干絶対値の小さい電
圧である。
分周比設定回路７は“＋",“−”の２つの入力信号を
待ち、“＋”入力が“H"のときは分周カウンタ４の分周
比をＮ＋に、“−”入力が“H"のときは分周比をＮ−
に、両入力とも“L"ならば分周比をＮに設定する機能を
有するものとする。ここでＮは前述の通り Ｎ＝1001×80 であり、またＮ＋＝1001×79 Ｎ−＝1001×81 であるとする。従って回路5,6,7により分周カウンタ４
の分周比は信号の電圧が電圧＋Vth以上のときはＮ＋、
電圧−Vth以下のときはＮ−、電圧＋Vth〜電圧−Vthの
範囲内ではＮに設定される。
待ち、“＋”入力が“H"のときは分周カウンタ４の分周
比をＮ＋に、“−”入力が“H"のときは分周比をＮ−
に、両入力とも“L"ならば分周比をＮに設定する機能を
有するものとする。ここでＮは前述の通り Ｎ＝1001×80 であり、またＮ＋＝1001×79 Ｎ−＝1001×81 であるとする。従って回路5,6,7により分周カウンタ４
の分周比は信号の電圧が電圧＋Vth以上のときはＮ＋、
電圧−Vth以下のときはＮ−、電圧＋Vth〜電圧−Vthの
範囲内ではＮに設定される。
つまり、電圧＋Vth以上のときは信号ｂが入力信号に
比べ遅れ位相の場合であるから、信号ｂの位相を進ませ
る即ち周波数を上げる必要があり、そのため分周比を1/
79に設定してループの同期引き込みの迅速化を図り、逆
に、電圧−Vth以下のときは信号ｂが入力信号に比べ進
み位相の場合であるから、信号ｂの位相を遅らせる即ち
周波数を下げる必要があり、そのため分周比を1/81に設
定してループの同期引き込みの迅速化を図る。
比べ遅れ位相の場合であるから、信号ｂの位相を進ませ
る即ち周波数を上げる必要があり、そのため分周比を1/
79に設定してループの同期引き込みの迅速化を図り、逆
に、電圧−Vth以下のときは信号ｂが入力信号に比べ進
み位相の場合であるから、信号ｂの位相を遅らせる即ち
周波数を下げる必要があり、そのため分周比を1/81に設
定してループの同期引き込みの迅速化を図る。
次に第２図に第１図の回路の動作例を示す。第２図上
段の図は入力信号に対する信号ｂの位相差θｉの時間に
対する変化であり、下段の図は上段の図と同じ時間スケ
ールで表わした信号ａの電圧Vaの変化である。図におい
てｔ＝０におけるθｉ（初期位相差）は−２π、ｔ＝０
におけるVa（積分電圧の初期値）は＋Vccであるとす
る。これは最悪の初期状態の１つを示している。
段の図は入力信号に対する信号ｂの位相差θｉの時間に
対する変化であり、下段の図は上段の図と同じ時間スケ
ールで表わした信号ａの電圧Vaの変化である。図におい
てｔ＝０におけるθｉ（初期位相差）は−２π、ｔ＝０
におけるVa（積分電圧の初期値）は＋Vccであるとす
る。これは最悪の初期状態の１つを示している。
従来のループの動作例を第２図の点線で示す。この場
合、ｔ＝０〜ｔ＝T3の期間は位相差が−２πから０まで
変化する時間、即ち１サイクルスリップ時間である。こ
の間位相比較器１は負の電圧を出力し続けるので積分器
の出力電圧は飽和したままであり、電圧Vaは電圧＋Vcc
に保たれる。ｔ＝T3ではじめて位相比較器１の出力電圧
が正に転じるのではじめて電圧Vaが下降し始める。この
後位相差θi,電圧Vaともに減衰振動しながら安定状態に
収束する。ここで減衰振動する時間はよく知られている
ようにループフィルタの定数R1,R2,C1やVCXO、位相比較
器の特性、分周比などで総合的に決定される。しかし、
サイクルスリップの時間T3は入力信号の周波数f0とΔで
決定されてしまう。すなわち、T3＝1/Δf0であり、この
実施例のようにf0＝59.94Hz,Δ＝３×10-5であるとT3＝
約555秒となる。従ってこの場合、同期引き込みに少な
くとも555秒要することになり、これは実用に耐えない
値である。
合、ｔ＝０〜ｔ＝T3の期間は位相差が−２πから０まで
変化する時間、即ち１サイクルスリップ時間である。こ
の間位相比較器１は負の電圧を出力し続けるので積分器
の出力電圧は飽和したままであり、電圧Vaは電圧＋Vcc
に保たれる。ｔ＝T3ではじめて位相比較器１の出力電圧
が正に転じるのではじめて電圧Vaが下降し始める。この
後位相差θi,電圧Vaともに減衰振動しながら安定状態に
収束する。ここで減衰振動する時間はよく知られている
ようにループフィルタの定数R1,R2,C1やVCXO、位相比較
器の特性、分周比などで総合的に決定される。しかし、
サイクルスリップの時間T3は入力信号の周波数f0とΔで
決定されてしまう。すなわち、T3＝1/Δf0であり、この
実施例のようにf0＝59.94Hz,Δ＝３×10-5であるとT3＝
約555秒となる。従ってこの場合、同期引き込みに少な
くとも555秒要することになり、これは実用に耐えない
値である。
一方、第２図示実線で示される第１図示の回路の動作
例ではｔ＝０から、電圧Va＝電圧＋Vthとなるｔ＝T2ま
では前述のように分周カウンタ４の分周比がＮ＋＝1001
×79に設定されるために、等価的に第３図示ΔがΔ＝1/
79になったのと同じスピードでサイクルスリップを起す
ことになる。Δが等価的にいくらになるかは、原発振周
波数f1（１＋Δ）を1001×80の分周比で分周した周波数
が、f1を1001×79の分周比で分周した周波数と等しくな
る場合のΔを求めればよいわけであるから、f1（１＋
Δ）／（1001×80）＝f1/（1001×79）、即ちΔ＝1/79
（つまり0.01265…）となる。従って、この実施例での
サイクルスリップ時間T1はT1＝79/59.94≒1.3秒とな
る。これは前述の従来例のループの場合のT3＝555秒に
比べ格段に短い時間となっている。従来のループでは同
期引き込み時間のうちT3の占める割合がほとんどであっ
たので、この時間を大幅に短縮できる本実施例の回路で
は同期引き込み時間も大幅に短縮できることが明らかで
ある。
例ではｔ＝０から、電圧Va＝電圧＋Vthとなるｔ＝T2ま
では前述のように分周カウンタ４の分周比がＮ＋＝1001
×79に設定されるために、等価的に第３図示ΔがΔ＝1/
79になったのと同じスピードでサイクルスリップを起す
ことになる。Δが等価的にいくらになるかは、原発振周
波数f1（１＋Δ）を1001×80の分周比で分周した周波数
が、f1を1001×79の分周比で分周した周波数と等しくな
る場合のΔを求めればよいわけであるから、f1（１＋
Δ）／（1001×80）＝f1/（1001×79）、即ちΔ＝1/79
（つまり0.01265…）となる。従って、この実施例での
サイクルスリップ時間T1はT1＝79/59.94≒1.3秒とな
る。これは前述の従来例のループの場合のT3＝555秒に
比べ格段に短い時間となっている。従来のループでは同
期引き込み時間のうちT3の占める割合がほとんどであっ
たので、この時間を大幅に短縮できる本実施例の回路で
は同期引き込み時間も大幅に短縮できることが明らかで
ある。
また一方、逆に、電圧Vaがｔ＝０で−Vcc、即ち信号
ｂが入力信号に比べ進み位相の時、ｔ＝０から電圧Va＝
電圧−Vthとなるまでは、前述のように分周カウンタ４
の分周比がＮ−＝1001×81と設定されねばならないか
ら、等価的に第３図示Δは前述と同じようにf1（１−
Δ）／（1001×80）＝f1/（1001×81）より求めたΔ＝1
/81になったと同じスピードでサイクルスリップを起す
ことになり、この時のT1＝81/59.94≒1.35秒となる。こ
れも従来例のループの場合のT3＝555秒に比べ格段に短
い時間となっている。
ｂが入力信号に比べ進み位相の時、ｔ＝０から電圧Va＝
電圧−Vthとなるまでは、前述のように分周カウンタ４
の分周比がＮ−＝1001×81と設定されねばならないか
ら、等価的に第３図示Δは前述と同じようにf1（１−
Δ）／（1001×80）＝f1/（1001×81）より求めたΔ＝1
/81になったと同じスピードでサイクルスリップを起す
ことになり、この時のT1＝81/59.94≒1.35秒となる。こ
れも従来例のループの場合のT3＝555秒に比べ格段に短
い時間となっている。
即ち信号電圧が電圧＋Vth以上か電圧−Vth以下かで分
周比を異なる値に設定するのは、位相差が負か正、即ち
信号ｂの入力信号に対する位相が遅れか進みにより分周
比を異なる値に設定して、ループの同期引き込みを迅速
に行うためである。
周比を異なる値に設定するのは、位相差が負か正、即ち
信号ｂの入力信号に対する位相が遅れか進みにより分周
比を異なる値に設定して、ループの同期引き込みを迅速
に行うためである。
以上実施例により本発明を詳細に説明してきたが、本
発明はこれに限定されるものではなく、その特許請求の
範囲に記載された範疇内で変形、修正のなされ得ること
は当業者に自明であろう。
発明はこれに限定されるものではなく、その特許請求の
範囲に記載された範疇内で変形、修正のなされ得ること
は当業者に自明であろう。
（発明の効果） 以上詳細に説明してきたように、本発明位相同期回路
によれば、ジッタ特性の良好な発振周波数範囲の狭い電
圧制御水晶発振器などを使用し、位相比較の周波数が低
い場合その同期引き込み時間が従来かなり大きかったの
を大幅に短縮することができた。
によれば、ジッタ特性の良好な発振周波数範囲の狭い電
圧制御水晶発振器などを使用し、位相比較の周波数が低
い場合その同期引き込み時間が従来かなり大きかったの
を大幅に短縮することができた。
第１図は、本発明に係る実施例の構成ブロック線図を示
し、 第２図は、第１図示回路と従来例回路の動作例を示し、 第３図は、電圧制御発振器の特性例を示す。 １……位相比較器、２……反転増幅器 ３……電圧制御水晶発振器 ４……分周カウンタ、5,6……電圧比較器 ７……分周比設定回路
し、 第２図は、第１図示回路と従来例回路の動作例を示し、 第３図は、電圧制御発振器の特性例を示す。 １……位相比較器、２……反転増幅器 ３……電圧制御水晶発振器 ４……分周カウンタ、5,6……電圧比較器 ７……分周比設定回路
フロントページの続き (56)参考文献 特開 昭62−257218（ＪＰ，Ａ) 特開 昭58−178635（ＪＰ，Ａ) 特開 平２−32623（ＪＰ，Ａ) 特開 昭63−82023（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H03L 7/06 - 7/18
Claims (1)
- 【請求項１】位相比較器と電圧制御発振器および分周カ
ウンタを有する位相同期ループにおいて、当該ループ
が、前記位相比較器の出力電圧または前記電圧制御発振
器の入力電圧が所定範囲の値より高いときには、前記分
周カウンタの分周比を前記ループが安定状態にあるとき
の中心値とは異なる第１の値に切り換える手段と、前記
所定範囲の値より低いときには、前記分周比を前記中心
値とも前記第１の値とも異なる第２の値に切り換える手
段とを具備することを特徴とする位相同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1114966A JP2798702B2 (ja) | 1989-05-10 | 1989-05-10 | 位相同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1114966A JP2798702B2 (ja) | 1989-05-10 | 1989-05-10 | 位相同期回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02295224A JPH02295224A (ja) | 1990-12-06 |
| JP2798702B2 true JP2798702B2 (ja) | 1998-09-17 |
Family
ID=14651042
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1114966A Expired - Fee Related JP2798702B2 (ja) | 1989-05-10 | 1989-05-10 | 位相同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2798702B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3649955B2 (ja) | 1999-07-22 | 2005-05-18 | 株式会社リコー | データ記録用クロック信号発生装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62257218A (ja) * | 1986-04-30 | 1987-11-09 | Nec Corp | 位相同期回路 |
-
1989
- 1989-05-10 JP JP1114966A patent/JP2798702B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02295224A (ja) | 1990-12-06 |
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