JP2581098Y2 - クロックパルス再生回路 - Google Patents

Description

【考案の詳細な説明】

【０００１】

【産業上の利用分野】本考案は、各種デジタル機器に於
いて使用されるクロックパルス再生回路に関する。

【０００２】

【従来の技術】例えば受信したデータ信号をサンプリン
グして再生する場合には、その受信データ信号に正確に
同期したサンプリングクロックを作成する必要がある。
このような場合に従来からよく使用されているのは、上
記データ信号をクロックパルスの周波数まで周波数逓倍
し、その逓倍出力とＶＣＯ（電圧制御型発振器）からの
クロックパルスとを位相比較し、その比較出力に応じて
上記ＶＣＯの発振位相を制御する所謂ＰＬＬ回路によっ
てクロックパルスを得る方法である。

【０００３】

【考案が解決しようとする課題】さて、このような従来
のＰＬＬ回路では、入力データ信号のデューティサイク
ルが５０％の場合(図４)は図から判るように発振クロッ
クが図示のような位相でも入力データ信号の逓倍出力に
容易に同期してロック状態になるが、５０％以外の場合
(図５)は発振クロックが上記逓倍出力に容易にロックし
なくなる。

【０００４】そこで、本考案はデューティサイクルが５
０％以外の入力データ信号に対しても正確且つ容易に同
期したクロックパルスを作成できるようにすることを目
的とする。

【０００５】

【課題を解決するための手段】本考案のクロックパルス
再生回路は、入力データ信号の立上り、立下りエッジの
一方の各エッジから再生クロックパルスまでの時間間隔
を前記データ信号よりも充分高速のカウントクロックに
よって計数する第１カウンタと、前記再生クロックパル
スから上記立上り、立下りエッジの他方の各エッジまで
の時間間隔を計数する第２カウンタと、この第１第２カ
ウンタの各出力を前記入力データに同期したタイミング
で比較する比較器と、この比較器の出力によって位相制
御されるクロック発生手段からなり、このクロック発生
手段から前記再生クロックパルスを得るように構成し
た。

【０００６】また、特に前記クロック発生手段は、前記
比較器の出力に応じて前記カウントクロックの分周比が
変更される可変分周回路で構成することが望ましい。

【０００７】

【作 用】上記の構成に依れば、再生クロックパルスが
入力データ信号の１ビット周期の中央から前後何れの方
向にずれているかを直接検出し、その検出量に応じて上
記再生クロックパルスの位相を制御する。

【０００８】そして、前記クロック発生手段を、上述の
可変分周回路で構成することによって、回路全体が純デ
ジタル的に実現される。

【０００９】

【実施例】以下、図面に示す本考案の実施例について説
明するに、先ず、図１は本考案の第１の実施例を示し、
図２その要部のタイムチャートを示している。

【００１０】図１に於いて、１は入力データ信号Ａの立
上りが印加されるとカウントクロック（図示せず）のカ
ウント動作を開始し、後述する再生クロックパルスＢが
印加されると上記カウント動作を停止する第１カウン
タ、２は逆に上記クロックパルスＢが印加されると上記
カウントクロックのカウント動作を開始し、入力データ
信号Ａをインバータ３で反転することによりそのデータ
信号の立下りによって上記カウント動作を停止する第２
カウンタである。従って、図２のｔ1〜ｔ2期間では第
１、第２カウンタ１、２の各カウント出力はそれぞれ図
２のＣ、Ｄの如く変化する。（尚、カウントクロックの
周波数は再生クロックパルスＢよりも充分高く選定され
ている。）前記第１、第２カウンタ１、２の各出力Ｃ、
Ｄは、入力データ信号Ａがインバータ６を介してラッチ
パルスとして与えられる第１、第２ラッチ回路４、５に
よって、その入力データ信号Ａの各立下りのタイミング
でそれぞれラッチされる。その後、その各ラッチ出力が
計数比較器７で比較される。

【００１１】そして、前記第１ラッチ回路４の出力（カ
ウント出力Ｃ）の方が第２ラッチ回路５の出力（カウン
ト出力Ｄ）よりも大きいときは、再生クロックパルスＢ
が入力データ信号Ａの１ビット周期の中央よりも後方
（遅相側）にずれていることを示しているから、このと
きは前記比較器７は再生クロックパルスＢを進相方向に
制御するように、そのズレ量に応じた大きさの正の信号
を発生する。

【００１２】逆に、第１ラッチ回路４の出力（カウント
出力Ｃ）の方が第２ラッチ回路５の出力(カウント出力
Ｄ)よりも小さいときは、再生クロックパルスＢが入力
データ信号Ａの１ビット周期の中央よりも前方（進相
側）にずれていることを示しているから、このときは前
記比較器７は再生クロックパルスＢを遅相方向に制御す
るように、そのズレ量に応じた大きさの負の信号を発生
する。更に、上記両ラッチ出力が等しいときは、比較器
７の出力は零になる。

【００１３】そして、この比較器７の出力がＤ／Ａ変換
器８によってアナログ信号に変換されたのちクロックパ
ルス発生手段としてのＶＣＯ９の制御電圧として印加さ
れ、このＶＣＯ９から発生される再生クロックパルスＢ
の位相が前述のように制御される。

【００１４】ここで、図２のｔ3〜ｔ4期間のように再生
クロックパルスＢのパルスから次のパルスまでの間に入
力データ信号Ａの立下りが到来しない場合には、第２カ
ウンタ２は上記クロックパルスＢの各パルス毎に再トリ
ガされてカウント動作を零から開始（一旦クリアされた
のち開始）されるので図示のように変化するが、このと
き第２ラッチ回路５にはｔ2時点のカウント出力がラッ
チされたまゝである。従って、比較器７の出力変化はＥ
のようになり、この期間に位相引込み動作が誤動作する
ことはない。

【００１５】次に、図３に示す回路全体を純デジタル的
に構成した本発明の第２の実施例について説明する。

【００１６】この図３の実施例では、図１のＤ／Ａ変換
器８及びＶＣＯ９の代わりに、分周比決定回路を構成す
る第３、第４、第５カウンタ10〜12及びオアゲート13
と、カウントクロックに対する可変分周回路として動作
する第６カウンタ１４を設け、この第６カウンタ14の出
力を再生クロックパルスＢとして取り出すと共に図１の
場合と同様に第１、第２カウンタ１、２に与えるように
している。

【００１７】以下、詳述すると、前記比較器７は、図１
のものとは異なり、第１ラッチ回路４の出力（カウント
出力Ｃ）の方が第２ラッチ回路５の出力（カウント出力
Ｄ）（図２参照）よりも大きいときは、図の上側の出力
端子にＨレベルの出力を発生し、逆に第１ラッチ回路４
の出力の方が第２ラッチ回路５の出力よりも小さいとき
は、図の下側の出力端子に同様の出力を発生する。

【００１８】前記第３及び第５カウンタ10、12は、何れ
も比較器７の上記各出力がそれぞれカウントイネーブル
信号として印加され、インバータ６によって反転された
データ信号Ａの立下りをカウントするＮ進（例えばＮ＝
２又は４）カウンタである。一方、第４カウンタ11は、
同様に上記データ信号Ａの立下りをカウントするＭ進
（Ｍ＞Ｎ、例えばＭ＝３又は５）カウンタである。

【００１９】したがって、今、前記比較器７の上側の出
力端子に出力が発生したときは第３カウンタ10と第４カ
ウンタ11がカウント動作を開始するが、Ｍ＞Ｎであるか
らＮ進の第３カウンタ10の方がＭ進の第４カウンタ11よ
りも早くオーバフローしてキャリー信号を発生する。そ
して、このＮ進カウンタのキャリー信号が、第６カウン
タ14の上端の分周比設定端子の一つに印加されると共
に、オアゲート13を介して第３〜第５カウンタ10〜12を
リセットする。

【００２０】ここで、第６カウンタ14はカウントクロッ
クを分周して再生クロックパルスＢを作成するために設
けられたものであり、今、データ信号Ａの速度が１Ｋbp
s とし、カウントクロックの周波数を１ＭHzとすると、
この第６カウンタ14の分周比ＫをＫ＝１０００を中心と
して若干変化させれば、再生クロックパルスＢの位相を
変化させてデータ信号Ａに正確に同期させることができ
る。

【００２１】そこで、上述の場合は、比較器７の上側の
端子に出力が発生したとき、即ち、再生クロックパルス
Ｂが入力データ信号Ａの１ビット周期の中央よりも後方
（遅相側）にずれているときであるから、第６カウンタ
14の上側の分周比設定端子にキャリー信号が与えられる
ことによって、このカウンタ14の分周比をＫ−１に設定
する。そして、これにより再生クロックパルスＢを進相
させてデータ信号Ａに同期させるのである。

【００２２】また、比較器７の下側の端子に出力が発生
したとき、即ち、再生クロックパルスＢが入力データ信
号Ａの１ビット周期の中央よりも前方（遅相側）にずれ
たときは、同様に第５カウンタ12からのキャリー信号が
第６カウンタ14の下端の分周比設定端子に与えられて分
周比をＫ＋１に設定することにより、再生クロックパル
スＢが遅相されることになる。

【００２３】更に、再生クロックパルスＢが入力データ
信号Ａの１ビット周期の丁度中央に位置しているとき
は、比較器７の上側の出力端子に出力が発生したり、下
側の出力端子に発生したりするから、この場合は第３及
び第５カウンタよりも第４カウンタの方が先にキャリー
信号を発生することになる。このため、このキャリー信
号が第６カウンタ14の中央の分周比設定端子に与えられ
て、分周比がＫに設定され同期状態を維持するのであ
る。

【００２４】なお、上記実施例では、第３〜第５カウン
タ10〜12でデータ信号Ａの立下りを直接カウントするよ
うにしたが、この立下りをカウントスタート信号として
その後の再生クロックパルスＢをカウントするようにし
てもよい。その場合、前述のＮ、Ｍの値は前述の場合よ
りもそれぞれ若干大きく（例えばＮ＝８、Ｍ＝１０）に
設定すればよい。

【００２５】また、第３〜第５カウンタ10〜12は、単発
的なノイズ等による比較器７の誤動作の影響を避けるべ
く、一種のローパスフィルタ機能を持たせるために設け
たものであるから、そのような惧れのない場合はこの各
カウンタを削除することも可能である。

【００２６】

【考案の効果】本考案のクロックパルス再生回路に依れ
ば、再生クロックパルスと入力データとを比較器で直接
比較して、入力データ信号の１ビット周期の中央に位置
するように再生クロックパルスを制御しているので、デ
ューティサイクルが５０％以外の入力データ信号に対し
てもこのデータ信号に正確に同期した再生クロック信号
を容易に得ることができる。

【００２７】また、特に再生クロックパルスを上記比較
器の出力に応じて分周比が切換えられる可変分周回路に
よって作成するようにすれば、回路全体を純デジタル的
に構成でき、動作の安定化を図れると共に安価に実現で
きる。

【図面の簡単な説明】

【図１】本考案の一実施例を示すブロック図である。

【図２】その動作タイムチャートを示す図である。

【図３】本考案の他の実施例を示すブロック図である。

【図４】従来例の動作を説明するための波形図である。

【図５】従来例の他の動作を説明するための波形図であ
る。

【符号の説明】

１ 第１カウンタ ２ 第２カウンタ ７ 比較器 ９ クロック発生手段

Claims (2)

(57)【実用新案登録請求の範囲】
1. 【請求項１】 入力データ信号を得て該データ信号に同
   期したクロックパルスを作成するクロックパルス再生回
   路であって、入力データ信号の立上り、立下りエッジの
   一方の各エッジから再生クロックパルスまでの時間間隔
   を前記データ信号よりも充分高速のカウントクロックに
   よって計数する第１カウンタと、前記再生クロックパル
   スから上記立上り、立下りエッジの他方の各エッジまで
   の時間間隔を計数する第２カウンタと、この第１第２カ
   ウンタの各計数出力を前記入力データに同期したタイミ
   ングで比較する比較器と、この比較器の出力に応じて位
   相制御されるクロック発生手段からなり、このクロック
   発生手段から前記再生クロックパルスを得るようにした
   クロックパルス再生回路。
2. 【請求項２】 前記クロック発生手段は、前記比較器の
   出力に応じて前記カウントクロックの分周比が変更され
   る可変分周回路で構成されることを特徴とする請求項１
   記載のクロックパルス再生回路。