CN103999011A - 用于时钟选通的机制 - Google Patents

Abstract

本文描述了用于时钟选通的机制。时钟生成电路通过集成电路封装内的时钟信号分布网络提供时钟信号。时钟信号分布网络内的选通元件禁用到时钟信号分布网络的一个或更多个部分的时钟信号。当时钟信号被禁用时，数字锁定环路(DLL)保持设置而不跟踪。

Description

用于时钟选通的机制

 

技术领域

本发明的实施例涉及用于管理时钟信号的分布的技术。更具体地说，本发明的实施例涉及用于通过多组件封装(MCP)内的接口选择性地禁用时钟信号的分布的技术。

背景技术

逻辑电路通常并不是始终处活动的。降低功耗的一种方案是停用或者减慢或以其它方式更改未在使用中的逻辑电路的操作状态以降低功耗。为实现降低功耗目的，各种技术已被开发以控制操作状态。

附图说明

在附图中，本发明的实施例以示例方式而不是限制方式示出，图中，相似的标号表示类似的元件。

图1是在至少两个芯片之间具有封装上输入/输出(OPIO)接口的多芯片封装(MCP)的一个实施例的框图。

图2是具有可选择性地禁用的分布式时钟信号的接口的一个实施例的框图。

图3是具有可选择性地禁用的分布式时钟信号的接口的一个实施例的框图。

图4是利用有效时钟信号的一实施例的示例时序图。

图5是电子系统的一个实施例的框图。

图6是数据传送的示例时序图。

图7是具有合并脉冲的数据传送的示例时序图。

具体实施方式

在下面的描述中，陈述了许多特定细节。然而，实现本发明的实施例可无需这些特定的细节。在其它情况下，公知的电路、结构和技术未详细示出以免混淆对此描述的理解。

本文中所述是通过在具有极低功率、面积和等待时间的多芯片封装(MCP)中的芯片之间提供极高带宽I/O来解决常规I/O接口的问题的封装上I/O (OPIO)接口。与常规I/O相比，OPIO例如可用于以每带宽效率每比特和面积更低能量级将处理器互连到MCP中的存储器（SRAM/DRAM/其它存储器）、另一过程、芯片集、图形处理器或任何其它芯片。

本文中所述接口的各种实施例包括一个或更多个以下组件：(1)在具有相对小的管芯到管芯间隙的MCP中的IC芯片之间的单端高速I/O接口（例如，CMOS接口）；(2)无端接或极弱端接并且无均衡的阻抗调谐的传送器（例如，CMOS传送器）和接收器；(3)用于具有长度匹配的路由选择以最小化或消除每引脚抗扭斜的信号集群的转发的时钟信号；和/或(4)降低的静电放电(ESD)保护以提供更低的垫（pad）电容和更高的数据率。

MCP中的紧密芯片组装允许非常短的长度匹配的I/O迹线，这又允许本文中描述的OPIO体系结构使用简化的单端I/O和计时电路在高带宽运行以降低功率、面积和等待时间。在一个实施例中，具有最小凸起间距的高速单端I/O降低了用于要求的带宽的凸起限制硅面积。

在一个实施例中，无或弱接收器端接和无均衡的CMOS传送器和接收器的使用能够降低I/O功率。由于降低时钟功率的仔细的长度匹配的路由选择，能够实现具有每信号集群的转发的时钟和无每引脚抗扭斜的简化计时。因此，本文中所述OPIO体系结构以极低功率、面积和等待时间在芯片之间提供高带宽。具有OPIO的MCP提供产品、过程和管芯面积灵活性而无显著的功率和面积开销。本文中的OPIO体系结构也能够扩展成具有完全ESC保护用于更低数据率的小型移动应用的紧密离散封装。多级（例如，M-PAM）信令能够在更高数据率用于抑制时钟频率。

图1是在至少两个芯片之间具有封装上输入/输出(OPIO)接口的多芯片封装(MCP)的一个实施例的框图。图1的示例示出具有接口的两个芯片；然而，封装内任何数量的芯片能够使用本文中所述技术互连。

封装100可以是可包含多个集成电路芯片的任何类型的封装。在图1的示例中，封装100包含芯片120和芯片140。这些芯片例如可以是处理器、存储器芯片、图形处理器等。

在一个实施例中，芯片120包括OPIO传送器125和OPIO接收器130。类似地，芯片140包括OPIO传送器145和OPIO接收器150。传送器125与接收器150耦合，并且传送器145与接收器130耦合。

在一个实施例中，在芯片120与芯片140之间的间隙175相对小。在一个实施例中，间隙175不到20毫米。在一个实施例中，间隙175不到10毫米。在一个实施例中，间隙175大约为3毫米。在其它实施例中，间隙175可不到3毫米。通常，间隙175越小，在芯片之间可提供的带宽越大。

在一个实施例中，在传送器125与接收器150之间及在传送器145与接收器130之间的接口是单端相对高速的接口。在一个实施例中，接口是在芯片120与芯片140之间的CMOS接口。在一个实施例中，传送器125和145是阻抗匹配的CMOS传送器，并且不提供端接或均衡。在一个实施例中，传送器125和145是阻抗匹配的CMOS传送器，并且提供极弱的端接和无均衡。

在一个实施例中，转发的时钟信号与信号的集群一起传送。在一个实施例中，在传送器与接收器之间提供长度匹配的路由选择。在一个实施例中，为在芯片120与140之间的接口提供最小静电放电(ESD)保护（小到70伏）。

在一个实施例中，使用本文中所述技术，在OPIO带宽利用低时（例如，0到25%的峰值带宽）可降低功耗。在一些实施例中，功率降低对读等待时间无影响或者影响很小。

本文中所述技术例如适用于的高带宽接口，所述高带宽接口具有与在响应代理（例如，存储器装置）的时钟域分开的请求代理（例如，处理器核）的时钟域。在一个实施例中，可选择性地禁用大部分传送全局时钟信号分布。在一个实施例中，仅为保持锁相环(PLL)反馈建立所所要求的分布网络的部分供电。在一个实施例中，PLL下游的一个或更多个元件（例如，传送本地分布、转发的时钟、接收时钟分布）禁用了时钟信号。在一个实施例中，在时钟信号输入被禁用时，保持（冻结）延迟锁定环路(DLL)设置，并且一旦时钟启用，DLL便变得可操作。

本文中所述体系结构的各种实施例可包括以下元件中的一个或更多个。选通元件可包括在时钟信号分布网络中以允许禁用到各种组件的时钟信号。在一个实施例中，通过前置码和/或后置码利用选通转发的时钟信号。

可冻结一个或更多个DLL（例如，保存设置，但不跟踪），使得在禁用转发的时钟时能够保持时钟置于中心。在一个实施例中，可存在低功率模式的周期性禁用以重新锁定DLL。提供了在接收侧上识别有效时钟脉冲的技术。在一个实施例中，处理器核可提供有效信号到接口的接收侧以指示有效时钟信号。

图2是具有可选择性地禁用的分布式时钟信号的接口的一个实施例的框图。在图2的示例中，时钟信号和对应的有效信号被用于数据线的每个集群。在一个实施例中，接口可以是上述OPIO接口的各种配置。

在一个实施例中，处理器200作为主装置操作，并且装置250作为从装置操作。在备选实施例中，主从配置不是必需的，并且其它类型的装置（例如，除处理器或存储器之外）也可得到支持。处理器200包括操作以提供时钟信号到处理器200和装置250的锁相环(PLL) 210。时钟信号可通过时钟分布网络分布，时钟分布网络包括在处理器200与装置250之间的接口内的线路。

在一个实施例中，接口包括数据（或控制）线的多个集群，每个集群具有来自PLL 210的关联时钟信号。在一个实施例中，时钟分布网络包括选通电路以在整个时钟分布网络内选择地禁用时钟信号。在一个实施例中，时钟分布网络配置成具有多个级别的选通电路以选择性地禁用时钟信号。

本地时钟选通指到在时钟分布树的叶的功能块的时钟信号的选通。在一个实施例中，禁用了数据路径传送器和接收器，并且除在传送数据需要时以外，对每秒浮点运算次数(flops)进行时钟选通。在一个实施例中，链路层使用来自处理器的写数据有效信号选通写路径时钟，并且接口的两侧均使用来自读命令的计时器以启用时钟。

全局时钟分布指网络（通常延迟平衡以最小化在输送到各级别的网络的不同功能块的时钟边缘之间的偏斜）将时钟信号从其源（例如，PLL）分布到功能块所处的条件。全局时钟选通控制靠近时钟源的分布网络，但控制的方式将最小子集或“复制”分布留在原处以提供反馈路径，以便PLL能够保持锁定。

由于可经常发布刷新，因此，在命令之间将请求集群断电可能无效。在一个实施例中，通过始终保持请求集群活动来优化等待时间。在一个实施例中，在本地时钟选通期间，禁用数据路径传送器和接收器，并且除需要传送数据以外，对每秒浮点运算次数(flops)进行时钟选通。链路层使用来自调度器的写数据有效信号选通写路径时钟，并且接口的两侧均使用来自读命令的计时器以启用时钟。

在一个实施例中，在启用全局时钟选通时，只启用传送数据所要求的那些时钟脉冲。类似地，在启用转发的时钟选通而无全局时钟选通时，只启用传送数据所要求的那些转发的时钟脉冲。在一个实施例中，对于如图6所示数据的缓存线，要求10个脉冲，但也可支持其它配置，例如，具有用于更长数据突发的更多数据时钟、更少前置码或后置码时钟。

使用10脉冲为例，前两个脉冲是前置码(610)以避免时钟在相对长期间内一直低后在第一上升边缘的降低，两个脉冲可用于对有效数据之前的有效信号(620)的传送进行采样，四个脉冲可用于对数据(630)的8个传送进行采样，以及两个脉冲可用于反串行化和缓冲器写(640)。这只是一个示例，其它脉冲配置也可使用。图6是用于此示例的时序图的一个示例。在一个实施例中，可合并前置码(710)、有效(720)和反串行化/缓冲器写(740)脉冲用于间隔小于6个时钟周期的多个数据传送(730)。图7是用于具有多个数据传送的合并脉冲的此示例的时序图的一个示例。

当利用转发的时钟选通时，时钟信号只与数据一起发送。即使数据未在发送，DLL也定期要求时钟信号保持置于中心。为确保DLL跟踪操作条件，在处理器上（或别处）的计时器可通过可配置的间隔和时期生成DLL调整信号。虽然通过消除不必要的时钟脉冲节省了大多数DLL功率，但能够独立启用定期DLL调整以节省与调整相关联的功率。

在一个实施例中，DLL调整信号是活动的，连续发送转发的时钟信号，并且在到DLL的时钟路径中不应用时钟选通。接收集群可根据需要保持被选通以实现最大节能。在一个实施例中，DLL调整信号可在不到1%的时间是活动的。在一个实施例中，在请求分组中将DLL调整信号从处理器发送到存储器。因此，在能够将有效请求分组解码时，在同步步骤后能够暂停DLL调整。在一个实施例中，在同步步骤之前，持续生成时钟信号。在一个实施例中，读，写和刷新业务通过DLL调整继续，并且仅转发的时钟选通受到影响。

回到图2，全局时钟选通对205和215进行选通，这促使时钟分布网络的下游部分被选通，这选通了到OPIO传送器的所有时钟、跨OPIO接口的转发的时钟和在OPIO接收器的所有时钟。

在一个实施例中，更高级别的时钟信号选通能够用于禁用到处理器200和/或装置250的更大部分的时钟信号。这能够视为时钟信号的更粗糙控制。更低级别的时钟信号选通能够用于禁用到处理器200和/或装置250的更小部分的时钟信号。图2的示例提供两个级别的时钟选通；然而，任何数量的时钟选通级别均可得到支持。

在一个实施例中，处理器200包括用于数据传送的一个或更多个集群（例如，220、225、240、245）和控制集群（例如，230）。在一个实施例中，每个集群包括携带转发的时钟信号的线路（例如，用于传送器225的时钟信号线227）。在一个实施例中，每个集群也包括携带对应于转发的时钟信号的有效信号的线路。在一些实施例中，没有用于有效信号的线路，或者它与数据、控制或其它信息时分复用。装置250包括用于数据集群（例如，260、265、280、285）和用于控制集群（例如，270）的对应接收器电路。

时钟选通电路205和215可用于禁用到一个或更多个集群的全局时钟信号，每个集群具有一定数量的传送器电路。在图2的示例中，时钟选通电路205操作以禁用到集群220和225的全局时钟信号，并且时钟选通电路215操作以禁用到集群240和245的时钟信号。在一个实施例中，每个集群可还包括时钟选通电路以禁用用于时钟分布网络的对应段的本地时钟信号。

在一个实施例中，处理器200内的逻辑可以能够确定数据何时将或者应该流过接口。此信息可用于选择性地禁用未在使用中的时钟分布网络的所有或者部分以降低功耗。此信息也可用于控制有效线路228上的有效信号。在一个实施例中，此信息从处理器200中操作的协议级获得。

在一个实施例中，不禁用到REQ集群230的时钟信号。REQ集群230中的时钟信号232和/或DLL刷新信号233可用于驱动REQ集群270中的DLL。DLL可用于跟踪来自PLL 210的时钟信号。通过在低功率操作期间不禁用到REQ集群的时钟信号，从低功率模式退出所需的时间将得以降低，这是因为对齐第一处理器请求和装置时钟（例如，与跨FIFO的时钟）以退出低功率模式所需要的训练和/或跟踪更少。

例如，时钟选通电路205禁用下游时钟信号时，传送器220和225不再接收时钟信号。类似地，由于时钟信号被转发，因此，接收器260和265也不接收时钟信号。对于传送器240和245和对于接收器280和285，时钟选通电路215以类似方式操作。这是更粗颗粒或更高级时钟选通的一个示例。

在一个实施例中，每个集群也包括本地时钟选通电路以禁用可转发到对应接收器的数据信号和/或禁用时钟在与转发的时钟不相关联的集群中起作用。在另一实施例中，可在逐个集群的基础上禁用转发的时钟信号。这些是更精细颗粒或更低级时钟选通的示例。

图3是具有可选择性地禁用的分布式时钟信号的接口的一个实施例的框图。在图3的示例中，复制时钟分布元件可用于提供反馈到PLL。此类复制时钟分布允许PLL通过靠近实际全局时钟分布的反馈环保持定时，由此允许全局分布减去要关断的复制以便节能。保持PLL锁定避免了在全局时钟可用之前锁定PLL的长时间延迟（例如，1-2 us）-此类延迟对性能具有不可接受的影响。在一个实施例中，接口可以是上述OPIO接口的各种配置。

在一个实施例中，处理器300作为主装置操作，并且装置350作为从装置操作。在备选实施例中，主从配置不是必需的，并且其它类型的装置（例如，除处理器或存储器之外）也可得到支持。装置350包括操作以提供时钟信号到装置350和提供转发的时钟到处理器300的锁相环(PLL) 310。时钟信号可通过时钟分布网络分布，时钟分布网络包括在装置350与处理器300之间的接口内的线路。

在一个实施例中，接口包括数据（或控制）线的多个集群，其中每个集群具有来自PLL 310的相关联时钟信号。在一个实施例中，时钟分布网络包括选通电路以在整个时钟分布网络内选择地禁用时钟信号。在一个实施例中，时钟分布网络配置成具有多个级别的选通电路以选择性地禁用时钟信号。

在一个实施例中，更高级别的时钟信号选通能够用于禁用到处理器300和/或装置350的更大部分的时钟信号。更低级别的时钟信号选通能够用于禁用到处理器300和/或装置350的更小部分的时钟信号。图3的示例提供两个级别的时钟选通；然而，任何数量的时钟选通级别均可得到支持。

在一个实施例中，装置350包括用于数据传送的一个或更多个集群（例如，320、325、340、345）。在一个实施例中，每个集群包括携带转发的时钟信号的线路（例如，用于传送器325的时钟信号线327和用于传送器340的时钟信号线342）。处理器300包括用于数据集群（例如，360、365、380、385）的对应接收器电路。

时钟选通电路305和315可用于禁用到一个或更多个传送器电路的时钟信号。在图3的示例中，时钟选通电路305操作以禁用到集群320和325的时钟信号，并且时钟选通电路315操作以禁用到集群340和345的时钟信号。在一个实施例中，每个集群可还包括时钟选通电路以禁用用于对应段的时钟信号。如上所述，可支持全局和本地时钟选通。相反，当前技术用于在时钟网络的边缘的计时，这限制了节能的程度。本文中所述技术因此提供更有效率和有效的时钟选通体系结构。

在一个实施例中，装置350内的逻辑可以能够确定数据何时将或者应该流过接口。此信息可用于选择性地禁用未在使用中的时钟分布网络的所有或部分以降低功耗。在一个实施例中，此信息从装置350中的操作的至少协议级获得。

图3的实施例包括复制时钟分布电路390，该电路操作以通过完全启用的时钟分布网络以模仿时钟信号的分布的方式提供反馈到PLL 310。在一个实施例中，一个或更多个延迟元件接收来自PLL 310的时钟信号，并且提供延迟的时钟信号到PLL 310，其中，延迟等于在启用时通过时钟分布网络的时钟信号的往返延迟。

在一个实施例中，处理器300包括与以在图2的示例中DLL相同方式操作的DLL。在图3的示例中，DLL接收来自集群325的时钟信号。在一些实施例中，可支持多个DLL。

图4是用于利用有效时钟信号的实施例的示例时序图。传送时钟信号(TXCLK) 410提供可从传送器电路（例如，图3中的320）传送到接收器电路（例如，图3中的360） 的示例时钟信号。在一个实施例中，传送时钟信号包括对应于前置码412、有效信号414、数据426及接收器后操作418的时钟周期。任何数量的时钟周期可用于任何这些阶段。

置于中心的接收时钟信号(RXCLK) 420是由接收装置（例如，图2中的装置250）利用的时钟信号，并且可如上所述利用DLL置于中心。数据有效信号430指示传送的数据有效的时间期。其它数据比特440指示可跨本文中描述的接口传送的其它数据。

图5是电子系统的一个实施例的框图。图5所示电子系统旨在表示电子系统（有线或无线）的范围，例如包括平板装置、智能电话、台式计算机系统、膝上型计算机系统等。备选电子系统可包括更多、更少和/或不同的组件。

图5所示一个或更多个组件可利用本文中所述OPIO体系结构互连。例如，多个处理器芯片可互连，或者处理器和高速缓冲存储器或动态随机存取存储器等。

电子系统500包括传递信息的总线505或其它通信装置和耦合到总线505的可处理信息的处理器510。电子系统500可包括多个处理器和/或协处理器。电子系统500还可包括耦合到总线505的随机存取存储器(RAM)或其它动态存储装置520（称为存储器），并且可存储可由处理器510执行的信息和指令。存储器520也可用于在处理器510执行指令期间存储暂时变量或其它中间信息。

电子系统500也可包括耦合到总线505、可存储用于处理器510的静态信息和指令的只读存储器(ROM)和/或其它静态存储装置530。数据存储装置540可耦合到总线505以存储信息和指令。诸如磁盘或光盘及对应驱动器的数据存储装置540可耦合到电子系统500。

电子系统500也可经总线505耦合到能够是任何类型的显示装置的显示装置550，以便向用户显示信息，例如，触摸屏。输入装置560可以是任何类型的接口和/或装置以允许用户提供输入到电子系统500。输入装置可包括硬按钮和/或软按钮、话音或扬声器输入，以便传递信息和命令选择到处理器510。

电子系统500可还包括可用于支持电子系统500提供的功能性的传感器570。传感器570可例如包括陀螺仪、接近传感器、光传感器等。任何数量的传感器和传感器类型均可得到支持。

电子系统500还可包括网络接口580以提供到诸如局域网等网络的接入。网络接口580例如可包括具有天线585的无线网络接口，天线585可表示一个或更多个天线。网络接口580例如也可包括有线网络接口以便经网络电缆587与远程装置进行通信，网络电缆587例如可以是以太网电缆、同轴电缆、光纤电缆、串行电缆或并行电缆。

在一个实施例中，网络接口580例如可通过符合IEEE 802.11b和/或IEEE 802.11g和/或IEEE 802.11n标准，提供到局域网的接入，和/或无线网络接口例如可通过符合蓝牙标准，提供到个人区域网络的接入。其它无线网络接口和/或协议也能够得到支持。

IEEE 802.11b对应于1999年9月16日批准的名称为“局域网和城域网，第11部分：无线LAN媒体接入控制(MAC)和物理层(PHY)规范：2.4 GHz频带中的高速物理层扩展”的IEEE Std. 802.11b-1999及相关文档。IEEE 802.11g对应于2003年6月27日批准的题为“局域网和城域网，第11部分：无线LAN媒体接入控制(MAC)和物理层(PHY)规范，修改4：2.4 GHz频带中的进一步更高速率扩展”的IEEE Std. 802.11g-2003及相关文档。蓝牙协议在Bluetooth Special Interest Group, Inc. Associated于2001年2月22日发布的“蓝牙系统的规范：核心，版本1.1”中描述，并且蓝牙标准的以前或后续版本也可得到支持。

作为经由无线LAN标准的通信的附加或替代，网络接口580可使用例如时分多址(TDMA)协议、全球移动通信系统(GSM)协议、码分多址(CDMA)协议和/或任何其它类型的无线通信协议提供通信。

说明书中对“一个实施例”或“一实施例”的引用指结合该实施例描述的特定特征、结构或特性包括在本发明的至少一个实施例中。在说明书中各个位置出现的短语“在一个实施例中”不一定全部指同一实施例。

虽然本发明已根据若干实施例进行描述，但本领域的技术人员将认识到本发明不限于所述实施例，而是能够通过在随附权利要求的精神和范围内的修改和变化来实践本发明。本说明书因此要视为说明性的而不是限制性的。

Claims (27)

1. 一种设备，包括：

 时钟生成电路，用于通过时钟信号分布网络提供时钟信号；

 所述时钟信号分布网络内的多个选通元件，所述选通元件用于禁用到所述时钟信号分布网络的一个或更多个部分的所述时钟信号；

 数字锁定环路(DLL)，所述数字锁定环路通过定期接收所述时钟信号，在所述时钟信号被禁用时保持设置而不跟踪。

2. 如权利要求1所述的设备，其中对应于所述DLL定期接收所述时钟信号的时期是可配置的。

3. 如权利要求1所述的设备，其中所述时钟信号分布网络安装在集成电路封装内。

4. 如权利要求1所述的设备，其中所述选通元件提供全局级别的时钟选通。

5. 如权利要求1所述的设备，其中所述选通元件允许用于数据传送的时钟信号并且以其它方式选通所述时钟信号。

6. 如权利要求5所述的设备，其中用于所述数据传送的所述时钟信号包括前置码时钟脉冲、有效数据时钟脉冲和后置码时钟脉冲。

7. 如权利要求1所述的设备，其中所述时钟生成电路包括锁相环(PLL)。

8. 如权利要求1所述的设备，其中所述时钟信号分布网络包括至少接口连接用于携带所述时钟信号，另外其中所述接口连接是在第一管芯与第二管芯之间的接口的一部分，包括：

 在所述第一管芯上的第一组单端传送电路；

 在所述第二管芯上的第一组单端接收器电路，其中所述接收器电路没有端接并且没有均衡；以及

 在所述第一组传送电路与所述第一组接收器电路之间的多个传导线路，其中所述多个传导线路的长度是匹配的。

9. 如权利要求8所述的设备，其中所述多个选通元件包括：

 第一级别的选通元件，耦合以禁用到所述第一组单端传送电路的所述时钟信号；以及

 第二级别的选通元件，耦合以禁用到所述第一组单端接收器电路接收的线路的集群内的一个或更多个线路的所述时钟信号。

10. 如权利要求9所述的设备，还包括在一个或更多个所述接收器电路内的子选通元件，用于生成选择数量的时钟脉冲以写和增大接收缓冲器。

11. 如权利要求9所述的设备，还包括在一个或更多个所述接收器电路内的子选通元件，用于在对应于有效数据的时钟脉冲之前生成选择数量的时钟脉冲。

12. 如权利要求9所述的设备，其中所述第一管芯、所述第二管芯和所述多个传导线路全部布置在单个集成电路封装内。

13. 如权利要求1所述的设备，还包括：

 处理器核，耦合到所述时钟信号分布网络以接收所述时钟信号；

 与处理器核耦合的触摸屏接口。

14. 一种平板计算装置，包括：

 时钟生成电路，用于通过集成电路封装内的时钟信号分布网络提供时钟信号；

 所述时钟信号分布网络内的多个选通元件，所述选通元件用于禁用到所述时钟信号分布网络的一个或更多个部分的所述时钟信号；

 处理器核，耦合到所述时钟信号分布网络以接收所述时钟信号；

 与处理器核耦合的触摸屏接口；以及

 在所述时钟信号被禁用时保持设置而不跟踪的数字锁定环路(DLL)。

15. 如权利要求14所述的平板，其中所述时钟生成电路包括锁相环(PLL)。

16. 如权利要求14所述的平板，其中所述时钟信号分布网络包括至少接口连接用于携带所述时钟信号，另外其中所述接口连接是在第一管芯与第二管芯之间的接口的一部分，包括：

 在所述第一管芯上的第一组单端传送电路；

 在所述第二管芯上的第一组单端接收器电路，其中所述接收器电路没有端接并且没有均衡；以及

 在所述第一组传送电路与所述第一组接收器电路之间的多个传导线路，其中所述多个传导线路的长度是匹配的。

17. 如权利要求16所述的平板，其中所述多个选通元件包括：

 第一级别的选通元件，耦合以禁用到所述第一组单端传送电路的所述时钟信号；以及

 第二级别的选通元件，耦合以禁用到所述第一组单端接收器电路接收的线路的集群内的一个或更多个线路的所述时钟信号。

18. 如权利要求18所述的平板，还包括在一个或更多个所述接收器电路内的子选通元件，用于生成选择数量的时钟脉冲以写和增大接收缓冲器。

19. 如权利要求18所述的平板，其中所述第一管芯、所述第二管芯和所述多个传导线路全部布置在单个集成电路封装内。

20. 一种系统，包括：

 时钟生成电路，用于通过集成电路封装内的时钟信号分布网络提供时钟信号；

 所述时钟信号分布网络内的多个选通元件，所述选通元件用于禁用到所述时钟信号分布网络的一个或更多个部分的所述时钟信号；

 处理器核，耦合到所述时钟信号分布网络以接收所述时钟信号；

 与处理器核耦合的全向天线；以及

 在所述时钟信号被禁用时保持设置而不跟踪的数字锁定环路(DLL)。

21. 如权利要求20所述的系统，其中所述时钟生成电路包括锁相环(PLL)。

22. 如权利要求20所述的系统，其中所述时钟信号分布网络包括至少接口连接用于携带所述时钟信号，另外其中所述接口连接是在第一管芯与第二管芯之间的接口的一部分，包括：

 在所述第一管芯上的第一组单端传送电路；

 在所述第二管芯上的第一组单端接收器电路，其中所述接收器电路没有端接并且没有均衡；以及

 在所述第一组传送电路与所述第一组接收器电路之间的多个传导线路，其中所述多个传导线路的长度是匹配的。

23. 如权利要求22所述的系统，其中所述多个选通元件包括：

 第一级别的选通元件，耦合以禁用到所述第一组单端传送电路的所述时钟信号；以及

 第二级别的选通元件，耦合以禁用到所述第一组单端接收器电路接收的线路的集群内的一个或更多个线路的所述时钟信号。

24. 如权利要求23所述的系统，还包括在一个或更多个所述接收器电路内的子选通元件，用于生成选择数量的时钟脉冲以写和增大接收缓冲器。

25. 如权利要求22所述的系统，其中所述第一管芯、所述第二管芯和所述多个传导线路全部布置在单个集成电路封装内。

26. 如权利要求22所述的系统，还包括耦合在所述时钟生成电路的输出与所述时钟生成电路的输入之间的复制环，在所述时钟信号分布网络的一个或更多个部分被禁用时，所述复制环提供时钟反馈信号到所述时钟生成电路。

27. 如权利要求20所述的系统，还包括：

 处理器核，耦合到所述时钟信号分布网络以接收所述时钟信号；

 与处理器核耦合的触摸屏接口。