CN103999008B

CN103999008B - 计算装置、平板计算设备和计算系统

Info

Publication number: CN103999008B
Application number: CN201180075722.8A
Authority: CN
Inventors: N.A.库尔德; T.P.托马斯
Original assignee: Intel Corp
Current assignee: Intel Corp
Priority date: 2011-12-22
Filing date: 2011-12-22
Publication date: 2016-08-24
Anticipated expiration: 2031-12-22
Also published as: CN103999008A; WO2013095549A1; US8736328B2; US20130300475A1; DE112011106014T5

Abstract

用于封装上输入/输出接口且具有共用基准时钟信号的低功率、抖动和时延时钟。位于第一晶片上主设备中的滤波器锁相环电路提供2F的频率的时钟信号。位于第一晶片上主设备中的本地锁相环电路与滤波器锁相环，以便通过本地时钟分频器电路向主设备的功能组件提供时钟信号，以便将F的时钟信号提供到功能组件。位于第二晶片上从设备中的远程锁相环电路与滤波器锁相环，以便通过本地时钟分频器电路向从设备的一个或多个功能组件提供时钟信号，以便将F的时钟信号提供到功能组件。

Description

计算装置、平板计算设备和计算系统

技术领域

本发明的实施例涉及输入/输出体系结构和接口。更具体地来说，本发明的实施例涉及高带宽封装上（on-package）输入/输出体系结构和接口。

背景技术

芯片之间使用常规输入/输出（I/O）接口的高带宽互连需要非常大的功率和芯片面积。因此，在需要显著地减小功耗和/或更小芯片面积的应用中，这些常规接口是不令人满意的。

发明内容

根据本发明的实施例，提供了一种计算装置，包括：

第一晶片上的主设备中的滤波器锁相环电路，锁相环提供2F的时钟信号；

与滤波器锁相环耦合的所述第一晶片上所述主设备中的本地锁相环电路，所述本地锁相环电路用于通过本地时钟分频器电路向所述主设备的一个或多个功能组件提供时钟信号，以便将F的时钟信号提供到所述功能组件；以及

与所述滤波器锁相环耦合的第二晶片上从设备中的远程锁相环电路，所述远程锁相环电路用于通过本地时钟分频器电路向所述从设备的一个或多个功能组件提供时钟信号，以便将F的时钟信号提供到所述功能组件，

其中，F表示频率。

根据本发明的实施例，提供了一种平板计算设备，包括：

触摸屏接口；

第一晶片上主设备中的滤波器锁相环电路，所述锁相环提供2F的时钟信号；

与所述滤波器锁相环耦合的所述第一晶片上的所述主设备中的本地锁相环电路，所述本地锁相环电路用于通过本地时钟分频器电路向所述主设备的一个或多个功能组件提供时钟信号，以便将F的时钟信号提供到所述功能组件；以及

与所述滤波器锁相环耦合的第二晶片上的从设备中的远程锁相环电路，所述远程锁相环电路用于通过本地时钟分频器电路向所述从设备的一个或多个功能组件提供时钟信号，以便将F的时钟信号提供到所述功能组件，

其中，F表示频率。根据本发明的实施例，提供了一种计算系统，包括：

全向天线；

与所述滤波器锁相环耦合的所述第一晶片上所述主设备中的本地锁相环电路，所述本地锁相环电路用于通过本地时钟分频器电路向所述主设备的一个或多个功能组件提供时钟信号，以便将F的时钟信号提供到所述功能组件；以及

其中，F表示频率。

附图说明

附图的图形中以举例而非限制的形式来说明本发明的实施例，在这些附图中相似的引用数字指代相似的元件。

图1是至少两个芯片之间具有封装上输入/输出（OPIO）接口的多芯片封装（MCP）的一个实施例的框图。

图2图示可以例如与图1的OPIO接口一起使用的时钟体系结构的一个实施例。

图3图示用于提供本地时钟信号的电路的一个实施例。

图4图示匹配且网格化接收器时钟体系结构的一个实施例。

图5是电子系统的一个实施例的框图。

具体实施方式

在下文描述中，提出许多特定的细节。但是，没有这些特定细节，仍可以实施本发明的实施例。在其他情况中，未详细地图示公知的电路、结构和技术，以不致于妨碍对描述的理解。

图1是至少两个芯片之间具有封装上输入/输出（OPIO）接口的多芯片封装（MCP）的一个实施例的框图。图1的示例图示具有接口的两个芯片；但是，使用本文描述的技术能够将封装内任何数量的芯片互连。

封装100可以是可包含多个集成电路芯片的任何类型的封装。在图1的示例中，封装100包含芯片120和芯片140。这些芯片可以是例如，处理器、存储器芯片、图形处理器等。

在一个实施例中，芯片120包括OPIO传送器125和OPIO接收器130。相似地，芯片140包括OPIO传送器145和OPIO接收器150。传送器125与接收器150耦合，以及传送器145与接收器130耦合。

在一个实施例中，芯片120与芯片140之间的间隙175相对较小。在一个实施例中，间隙175小于20 mm。在一个实施例中，间隙175小于10 mm。在一个实施例中，间隙175为约1.5 mm。在其他实施例中，间隙175可以小于1.5 mm。一般，间隙175越小，可以在芯片之间提供的带宽越大。

在一个实施例中，传送器125和接收器150之间以及传送器145与接收器130之间的接口是单端且相对较高速的接口。在一个实施例中，这些接口是芯片120与芯片140之间的CMOS接口。在一个实施例中，传送器125和145是阻抗匹配的CMOS传送器，不提供终端负载（termination）或均衡。在一个实施例中，传送器125和145是阻抗匹配的CMOS传送器，提供非常弱的终端负载而无均衡。

在一个实施例中，对于信号集群传送转发的时钟信号。在一个实施例中，在传送器与接收器之间提供长度匹配的路由。在一个实施例中，为芯片120与140之间的接口提供最小静电释放（ESD）保护（小如70 伏）。

在一个实施例中，使用没有或具有弱接收器终端负载和无均衡的CMOS传送器和接收器能够降低I/O功率。由于谨慎的长度匹配路由，能够实现每个集群信号而非每个引脚抗扭斜（pin de-skew）一个转发的时钟的简化时钟，并且降低时钟功率。由此，本文描述的体系结构以非常低的功率、面积和时延提供芯片之间的高带宽。

本文描述的体系结构还可以扩充到用于较小数据速率的小形状因数移动应用的具有完全ESD保护的闭合离散封装。可以在较高数据速率下使用多级（例如，M-PAM）信令来保持时钟频率下降。

图2图示可以例如与图1的OPIO接口一起使用的时钟体系结构的一个实施例。图2的时钟体系结构可以提供能够实现更快I/O速率的低功率确定性同时转发的时钟信号，其具有改进的性能和更低的往返程时延以及更低不精确性。连续跟踪还可以支持电压和温度补偿。

处理器200中的滤波器锁相环（PLL）205工作以生成可以分配到处理器和/或设备PLL且与之匹配的一个或多个更高频率共用基准时钟信号。在一个实施例中，滤波器PLL 205生成100 MHz和200 MHz时钟信号；但是，任何时钟信号频率均可以被支持。

在一个实施例中，在处理器200内，使用I/O PLL 210为I/O模拟前端（AFE）以及控制器提供时钟。在一个实施例中，生成和分配的时钟信号是单端信号，按两倍工作频率（例如，2F，其中F表示频率）匹配。在一个实施例中，AFE，本地时钟宏（LCM）230将单端时钟信号转换成差分（SED）信号。

将来自滤波器PLL 205的信号提供到OPIO PLL 210，以用于在处理器200内分配。在一个实施例中，滤波器PLL 205生成更高频率共用基准时钟信号（例如，100 MHz和200 MHz），这些时钟信号被分配到处理器PLL 210和设备PLL 260并与之匹配。在一个实施例中，PLL 210接收反馈分频器（divider）215提供的分频的时钟信号。

在一个实施例中，在处理器200中，PLL 210向输入/输出（I/O）模拟前端（AFE）以及控制器提供时钟信号。这些时钟信号可以通过例如区域时钟缓冲器（RCB）和/或本地时钟缓冲器（LCB）220来提供。

在一个实施例中，所生成的时钟频率在单端网络上分配，并在2F处匹配，其中F是本地时钟频率。在一个实施例中，在AFE处，本地时钟宏（LCM）230将单端时钟信号转换成差分时钟信号（SED）。图3中图示LCM的一个实施例。

在一个实施例中，在并行入/串行出（PISO，未示出）处的I/O接口使用该时钟和时钟#信号以按全数据速率将数据串行化。时钟分配可以在分配网络的一端进行匹配，将时钟信号反馈到PLL，以及反馈到占空比校正电路（可以位于PLL的输出处）以便提供分配端处感测到的50%的占空比。

在本地级别处，处理器中的控制器可以将2F时钟信号分频为F时钟信号（例如，从4 GHz分频到2 GHz）以驱动控制器逻辑。给定可以使用相同PLL和时钟分配的情况下，在AFE与控制器之间的传送端处无需特殊缓冲器跨越（buffer crossing）。

在设备250（例如，DRAM、eDRAM、WideIO DRAM）中，可以使用多个PLL（例如，255、260）以从处理器200发送的时钟信号（例如，2F时钟信号和/或F时钟信号）为基准以向功能元件（例如，存储器阵列）和AFE提供时钟信号。在一个实施例中，PLL 255专用于存储器，这具有相对较长的时钟分配时延。LCM 230工作以将单端时钟信号转换成差分时钟信号。

在一个实施例中，与处理器200相似，PLL 255配置为在PLL 255的输出处具有DCC的回路中进行分配。在一个实施例中，PLL 255在基频（即，F）下运行。PLL 260专用于具有远远更短时钟分配时延的AFE，并且还与其他PLL相似地来配置，并且生成2F时钟信号。在一个实施例中，缓冲器290提供发送数据和从另一个设备接收数据的机构，以便例如保持要存储在存储器中的数据，以及保持从存储器中读取要传送到另一个芯片的数据。在一个实施例中，PLL 255接收反馈分频器270提供的分频的时钟信号，并且PLL 260接收反馈分频器265提供的分频的时钟信号。

将AFE与存储器PLL分开能够实现用于AFE的精确低抖动时钟信号，并且还在给定从不同供电轨对AFE和存储器供电的情况下将复杂性降低到最小。在晶片（die）跨越时，可以使用低时延缓冲器来补偿PLL和电压偏移。

图3图示用于提供本地时钟信号的电路的一个实施例。图3的示例是可用于将单端时钟信号转换成要使用的差分时钟信号的电路的一个示例，如本文描述。可以将逻辑门300、晶体管350和反相器310、320、330和340布置成提供差分时钟信号。还可以使用其他转换机构。

图4图示匹配且网格化接收器时钟体系结构的一个实施例。在接收器处，转发的时钟信号（从传送器与数据一起发送）被时延锁相环（DLL）接收。DLL输出被分配到数据通道（例如，16个数据通道，但是任何数量均可被支持）。

时钟信号可以采用单端匹配的方式来分配，并且在本地级别上使用类似的SED结构转换成差分信号，并用于对输入数据采样，然后将输出发送到串行入/并行出（SIPO）以将接收的数据并行化（未示出）。DLL和分配和复制反馈提供总共180度，其中90度在前向延迟中采样以及90度在复制中，从而确保在数据眼（data eye）的中间对数据采样，持续地提供恒定的电压和温度跟踪。

在处理器中利用滤波器PLL，其输出在较高基准时钟频率下作为共用时钟两个芯片（例如，处理器和存储器）之间匹配的基准提供唯一的时钟接口时钟解决方案。较高基准时钟频率能够允许更高的PLL带宽，并由此减少长期PLL抖动（并缩短PLL锁定时间，进一步提高功率效率）。

较高基准时钟频率贡献较小的需要由缓冲器来补偿的偏移，这减少总的往返程循环时延。将参考时钟匹配进一步将缓冲器深度减小。更高效的计时系统可以具有如下一个或多个优点：使用较廉价的供电源供电的浅时钟分配通过从单端到差分的本地转换（较低功率）以单端方式分配时钟信号（减少功率），在时钟分配的PLL感测端的输出处整合占空比，利用PLL回路中的分配锁定PLL，确保确定性接口。

在一个实施例中，在接收器侧，一个DLL与多个（例如，16个、32个）数据通道共享，其中分配回路由可调整延迟线路、匹配的时钟分配、复制延迟线路组成，从而提供180度相移，其中90度在可调整延迟和分配中。

在一个实施例中，鉴相器425、LCM 450、放大器455和复制反馈分支440工作以提供延迟锁相环（DLL）功能性。LCM 445由从DLL接收的单端时钟信号提供差分时钟信号。在一个实施例中，当将一个或多个PLL关断电源时，DLL 420保持锁定，这促成更高效的功率利用。在一个实施例中，图4中对应于t₁的分配长度是90度，对应于t₂的分配长度也是90度。

图5是电子系统的一个实施例的框图。图5图示的电子系统意在表示一定范围的电子系统（有线或无线的），包括例如，平板设备、智能电话、桌上型计算机系统、膝上型计算机系统、服务器等。备选电子系统可以包括更多、更少和/或不同组件。

图5所示的组件中一个或多个组件可以利用本文描述的OPIO体系结构来互连。例如，多个处理器芯片可以互连，或处理器和高速缓存存储器或动态随机存取存储器等。

电子系统500包括用于传送信息的总线505或其他通信设备以及耦合到总线505且可以处理信息的处理器510。电子系统500可以包括多个处理器和/或协处理器。电子系统500还可以包括耦合到总线505的随机存取存储器（RAM）或其他动态存储设备520（称为存储器），并且可以存储可以由处理器510执行的信息和指令。存储器520还可以用于在处理器510执行指令器件，存储临时变量或其他中间信息。

电子系统500还可以包括耦合到总线505的只读存储器（ROM）和/或其他静态存储设备530，并且只读存储器（ROM）和/或其他静态存储设备430可以存储用于处理器510的静态信息和指令。数据存储设备540可以耦合到总线505以存储信息和指令。如磁盘或光盘以及对应驱动器的数据存储设备540可以耦合到电子系统500。

电子系统500还可以经由总线505耦合到显示设备550，显示设备450可以是用于将信息显示给用户的任何类型的显示设备，例如触摸屏。输入设备560可以是用于允许用户向电子系统500提供输入的任何类型的接口和/或设备。输入设备可以包括硬按钮和/或软按钮、语音或扬声器输入，以向处理器510传送信息和命令选择。

电子系统500还可以包括传感器570，传感器470可以用于支持电子系统500提供的功能性。传感器570可以包括例如，陀螺仪、接近度传感器、光传感器等。可以支持任何数量的传感器和传感器类型。

电子系统500还可以包括网络接口580以提供对网络，如局域网的访问。网络接口580可以包括例如，具有天线585的无线网络接口，天线485可以表示一个或多个天线。网络接口580还可以包括例如，用于经由网络电缆587与远程设备通信的有线网络接口，网络电缆487可以是例如，以太网电缆、同轴电缆、光纤电缆、串行电缆或并行电缆。

在一个实施例中，网络接口580可以例如通过符合IEEE 802.11b和/或IEEE 802.11g和/或IEEE 802.11n标准，提供对局域网的访问，和/或无线网络接口可以例如通过符合蓝牙标准来提供对个人区域网络的访问。还可以支持其他无线网络接口和/或协议。

IEEE 802.11b对应于1999年9月16日批准的IEEE标准802.11b-1999标题为“局域网和城域网，部分11：无线LAN媒体访问控制（MAC）和物理层（PHY）规范：2.4 GHz频带的高速物理层扩充”以及相关文献。IEEE 802.11g对应于2003年6月27日批准的IEEE标准802.11g-2003标题为“局域网和城域网，部分11：无线LAN媒体访问控制（MAC）和物理层（PHY）规范，修订5：2.4GHz频带中的进一步更高速率扩充”以及相关文献。蓝牙协议在蓝牙特殊兴趣集团有限公司于2001年2月22日发布的“蓝牙系统的规范：核心版本1.1”中予以描述。还可以支持蓝牙标准的关联以及先前或后续版本。

作为经由无线LAN标准的通信的补充或替代，网络接口580可以使用例如，时分多址（TDMA）协议、全球移动通信（GSM）协议、码分多址（CDMA）协议和/或任何其他类型无线通信协议来提供无线通信。

本说明书中对“一个实施例”或“实施例”的引述表示结合该实施例描述的一个特定功能部件、结构或特征包含在本发明的至少一个实施例中。在本说明书中的多个不同位置出现短语“在一个实施例中”不一定全部系指相同的实施例。

虽然本发明是依据若干实施例来描述的，但是本领域技术人员将认识到本发明不限于所描述的实施例，在所附权利要求的精神和范围内可以通过修改和替代来实施本发明。因此，本文描述应视为说明性的而非限制。

Claims

1.一种计算装置，包括：

其中，F表示频率。

2.如权利要求1所述的装置，还包括：

用于传送2F的时钟信号的所述第一晶片上的第一组单端传送器电路，其中所述传送器电路阻抗匹配且没有均衡；

与所述第一组单端传送器电路耦合的第二晶片上的第一组单端接收器电路，其中所述接收器电路没有终端负载且没有均衡；以及

所述第一组传送器电路与所述第一组接收器电路之间的多个导电线路，其中所述多个导电线路的长度是匹配的。

3.如权利要求2所述的装置，还包括：

所述第一晶片上的第二组单端接收器电路，其中所述接收器电路没有终端负载且没有均衡；

与所述第二组单端接收器电路耦合的所述第二晶片上的第二组单端传送器电路，其中所述传送器电路阻抗匹配且没有均衡；以及

所述第二组传送器电路与所述第二组接收器电路之间的多个导电线路，其中所述多个导电线路的长度是匹配的。

4.如权利要求2所述的装置，其中匹配的时钟分配路径是可调整的。

5.如权利要求2所述的装置，其中将转发的时钟信号与N个数据信号的集群一起传送；以及

将具有N个数据信号接收器的集群的延迟锁定环电路与转发的时钟信号耦合，所述延迟锁定环电路将保持锁定到所述转发的时钟信号，以便提供位于所述时钟信号的90度相位的匹配的分配路径。

6.如权利要求5所述的装置，其中在所述接收器集群中，出站时钟分配路径提供90度相移，以及在入站时钟分配路径中提供90度相移。

7.一种平板计算设备，包括：

触摸屏接口；

其中，F表示频率。

8.如权利要求7所述的平板计算设备，还包括：

9.如权利要求8所述的平板计算设备，还包括：

10.如权利要求8所述的平板计算设备，其中匹配的时钟分配路径是可调整的。

11.如权利要求8所述的平板计算设备，其中将转发的时钟信号与N个数据信号的集群一起传送；以及

12.如权利要求11所述的平板计算设备，其中在所述接收器集群中，出站时钟分配路径提供90度相移，以及在入站时钟分配路径中提供90度相移。

13.一种计算系统，包括：

全向天线；

其中，F表示频率。

14.如权利要求13所述的系统，还包括：

15.如权利要求14所述的系统，还包括：

16.如权利要求14所述的系统，其中匹配的时钟分配路径是可调整的。

17.如权利要求14所述的系统，其中将转发的时钟信号与N个数据信号的集群一起传送；以及

18.如权利要求17所述的系统，其中在所述接收器集群中，出站时钟分配路径提供90度相移，以及在入站时钟分配路径中提供90度相移。