CN104541255B - 用于封装上的输入/输出架构的非阻塞功率管理 - Google Patents

用于封装上的输入/输出架构的非阻塞功率管理 Download PDF

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Abstract

一种封装上的接口。第一管芯上的单端传送器电路的第一集合。传送器电路是阻抗匹配的并且不具有均衡。第二管芯上的单端接收器电路的第一集合。接收器电路不具有端接和均衡。传送器电路的第一集合与接收器电路的第一集合之间的多个导电线路。多个导电线路的长度是匹配的。

Description

用于封装上的输入/输出架构的非阻塞功率管理
技术领域
本发明的实施例涉及功率管理和输入/输出架构以及接口。更特别地，本发明的实施例涉及用于高带宽的封装上的输入/输出架构和接口的非阻塞功率管理技术。
背景技术
使用常规的输入/输出（I/O）接口的芯片之间的高带宽互连要求显著的功率和芯片面积。因此，在要求显著减少的功耗和/或更小的芯片面积的应用中，这些常规的接口是不合意的。
附图说明
在附图的图中以示例的方式而不以限制的方式图示本发明的实施例，其中相似的参考标号指类似元件。
图1是具有至少两个芯片之间的封装上的输入/输出（OPIO）接口的多芯片封装（MCP）的一个实施例的框图。
图2是物理层接口的一个实施例的图。
图3是用于避免每针抗扭斜(de-skew)的长度匹配的路由的一个实施例的图。
图4是用于封装上的输入/输出接口的非阻塞低功率状态的技术的一个实施例的状态图。
图5是全宽度总线操作的一个实施例的时序图。
图6是全宽度总线操作的一个实施例的时序图。
图7是电子系统的一个实施例的框图。
具体实施方式
在下文的描述中，阐述大量的具体细节。然而，可在没有这些具体细节的情况下实践本发明的实施例。在其它实例中，未详细示出熟知的电路、结构和技术以便不模糊此描述的理解。
本文描述的是封装上的I/O（OPIO）接口，它通过在具有非常低的功率、面积和等待时间的多芯片封装（MCP）中的芯片之间提供非常高的带宽I/O来解决常规的I/O接口的问题。例如，OPIO可有助于将处理器互连到存储器（eDRAM/DRAM）、另一处理器、芯片集、图形处理器或与常规的I/O相比具有更低数量级的的每位的能量和每带宽的面积的MCP中的任何其它芯片。
OPIO存储器链路的有效功率管理对于最大化在I/O上消耗的功率对分配给处理核/逻辑的功率的比率是重要的。一般而言，更多的读带宽比写带宽有必要。然而，如DDRx（例如，DDR-2、DDR-3、DDR-4）的存储器互连传统地使用双向总线，其中存储器控制器基于工作负载来确定多少带宽分配给读或写。
利用OPIO架构，从处理器到封装中的存储器的存储器互连被设计为具有不同的读和写信道的单向，其中每个读/写信道是相等的宽度并且以相等的数据率运行。对于某些应用，全宽度写信道是有必要的，但是一般而言写信道带宽利用率低于读信道利用率。
虽然OPIO已被设计为在活动与I/O功耗之间具有更多的线性功率关系，但是它仍然消耗一些静态功率。一个方法是使链路处于空闲功率管理状态，但是此功率管理状态使整个链路处于睡眠并且具有关联的退出等待时间。
本文描述的接口的各实施例包含以下部件中的一个或多个：（1）具有相对小的管芯到管芯间隙的MCP中的IC芯片之间的单端高速I/O接口（例如，CMOS接口）；（2）不具有接收器端接或具有非常弱的端接、并且不具有均衡的阻抗匹配的传送器（例如，CMOS传送器）；（3）具有长度匹配的路由的信号群集的转发时钟信号以最小化或消除每针抗扭斜；和/或（4）减少的静电释放（ESD）保护（例如，70V）以提供更低的垫电容和更高数据率。
MCP中的紧密芯片组件允许非常短的长度匹配的I/O迹线，它进而使本文描述的OPIO架构能使用简化的单端I/O和计时电路在高带宽处运行以减少功率、面积和等待时间。在一个实施例中，具有最小凸起间距的高速的单端I/O减少所要求的带宽的凸起有限的硅面积。
在一个实施例中，不具有接收器端接或具有弱的接收器端接并且不具有均衡的CMOS传送器和接收器的使用可以减少I/O功率。由于仔细的长度匹配的路由减少时钟功率，可以实现具有每信号群集的转发的时钟并且不具有每针抗扭斜的简化计时。因此，本文描述的OPIO架构以非常低的功率、面积和等待时间来提供芯片之间的高带宽。具有OPIO的MCP提供产品、过程和管芯面积灵活性而没有显著的功率和面积开销。本文描述的OPIO架构还可扩展为具有对于更低数据率的小波形因数移动应用的全ESD保护的紧密离散封装。可以在更高数据率使用多级（例如，M-PAM）信令以保持时钟频率低。
图1是具有至少两个芯片之间的封装上的输入/输出（OPIO）接口的多芯片封装（MCP）的一个实施例的框图。图1的示例图示具有接口的两个芯片；然而，可以使用本文描述的技术来互连封装内的任何数量的芯片。
封装100可以是可包含多个集成电路芯片的任何类型的封装。在图1的示例中，封装100包含芯片120和芯片140。例如，这些芯片可以是处理器、存储器芯片、图形处理器等。
在一个实施例中，芯片120包含OPIO传送器125和OPIO接收器130。类似地，芯片140包含OPIO传送器145和OPIO接收器150。传送器125与接收器150耦合并且传送器145与接收器130耦合。
在一个实施例中，芯片120与芯片140之间的间隙175比较小。在一个实施例中，间隙175小于20 mm。在一个实施例中，间隙175小于10 mm。在一个实施例中，间隙175近似1.5mm。在其它实施例中，间隙175可小于1.5 mm。一般而言，间隙175越小，在芯片之间可提供的带宽越大。
在一个实施例中，传送器125与接收器150之间的接口和传送器145与接收器130之间的接口是单端的相对高速的接口。在一个实施例中，接口是芯片120与芯片140之间的CMOS接口。在一个实施例中，传送器125和145是阻抗匹配的CMOS传送器并且不提供端接或均衡。在一个实施例中，传送器125和145是阻抗匹配的CMOS传送器并且提供非常弱的端接并且不提供均衡。
在一个实施例中，转发的时钟信号被传送用于信号群集。在一个实施例中，在传送器与接收器之间提供长度匹配的路由。在一个实施例中，为芯片120与140之间的接口提供最小静电释放（ESD）保护（低至70伏特）。
在一个实施例中，不具有接收器端接或具有弱的接收器端接并且不具有均衡的CMOS传送器和接收器的使用可以减少I/O功率。由于仔细的长度匹配的路由减少时钟功率，可以实现具有每信号群集的转发的时钟并且不具有每针抗扭斜的简化计时。因此，本文描述的架构以非常低功率、面积和等待时间来提供芯片之间的高带宽。
本文描述的架构还可扩展为具有更低数据率的小波形因数移动应用的全ESD保护的紧密离散封装。可以用更高数据率来使用多级（例如，M-PAM）信令以保持时钟频率低。
图2是物理层接口的一个实施例的图。图2的物理层接口可提供关于图1的上述接口。如上所述，芯片200和芯片250驻留在单个封装中并且物理上安置使得它们之间具有相对小的间隙。
图2的示例提供从芯片200到芯片250的传送。类似的物理层接口可用于从芯片250到芯片200的传送。图2的示例提供4：1的复用机制，对于某些实施例它是可选的并且可消除，或例如可基于与内部时钟信号相比的传送速度等来支持其它复用比率。
在一个实施例中，复用器210从4N个线路和F GHz时钟信号接收输入信号。在一个实施例中，由来自2F GHz锁相环（PLL）220的时钟信号驱动复用器210。
在一个实施例中，也将来自2F GHz PLL220的信号提供到缓冲器235以在传送线路245上传送到芯片250。在一个实施例中，每N个数据信号的群集只发送一个这样的转发的时钟信号，其中N可以是一个或多个字节（例如，N=8、16、32个数据位）。复用器210将4N个信号复用到N个线路以提供到缓冲器230用于在传送线路240上传送到芯片250。
芯片250上的缓冲器260接收来自传送线路245的2F GHz时钟信号。类似地，缓冲器255在传送线路240上接收来自N个线路的信号。在一个实施例中，来自缓冲器260的2F GHz信号驱动数字锁定环（DLL）280，DLL 280又驱动采样器270。
采样器270使用时钟的两个边缘将信号从接收自缓冲器255的N个线路锁存成具有2F GHz时钟信号的2N个线路，它们被发送到解复用器290（解复用器290也由DLL 280驱动）。解复用器290恢复来自4N个线路的信号和原来由芯片200上的复用器210接收的F GHz时钟信号。因此，可将来自4N个线路的信号在传送线路240和245上从芯片200传送到芯片250。
图3是用于避免每针抗扭斜的长度匹配的路由的一个实施例的图。MCP中的紧密芯片组件可允许非常短的长度匹配的接口线路，所述接口线路使用单端I/O和计时电路来支持更高的带宽传送。具有最小凸起间距的高速的单端I/O接口减少凸起有限的硅面积，因此提供更加面积有效的接口。
本文描述的技术提供动态的非阻塞功率管理状态，其中写（或读）信道数据宽度是基于工作负载来调制以节省I/O功率。在一个实施例中，使用写信道的全宽度到半宽度调制；然而，在其它实施例中，可以利用不同的写信道宽度（例如，四分之一、三分之一）和/或读信道宽度调制。通过利用信道宽度调制，可以提供非阻塞的更低功率的操作状态。
作为示例，在其中写信道利用率在可用带宽的20-40%的范围内的系统中，写信道可从在8个I/O周期上传送的72位减少到在16个I/O周期上传送的36位。有效的写带宽被减少一半并且增加写带宽利用率而减少静态功耗。
图4是用于封装上的输入/输出接口的非阻塞低功率状态的技术的一个实施例的状态图。可利用具有读和/或写信道的图4中的状态。
在链路初始化状态410中发起通信链路（无论是读信道还是写信道）。可以用任何适当的方式来执行初始化。在一个实施例中，初始化I/O链路，使计时系统上电，并且训练I/O通道。对于不要求训练或具有嵌入时钟的总线系统，这些链路活动中的一些或所有可以是不必要的。
一旦初始化完成，链路移到活动（L0）状态420，由此发送正常业务（如以下基础情况图5中所示）。活动状态420对应于链路的全宽度操作。在此示例实施例中，命令总线可将一个或多个命令发送到告诉存储器装置执行读或写操作的存储器装置。在如图6中示出的此示例实施例中，命令总线在四个FLIT块中操作，由此第一个四个FLIT块被分配给写命令时隙并且接着是分配给读命令时隙的另一四个FLIT块。在此示例实施例中，写和读命令时隙的相对位置是固定的。在其它实施例中，相对位置可以是可更改的。
从活动状态420，链路可以移到并且移出空闲状态（L1）430。空闲状态430对应于其中链路空闲并且不正在传送数据的状态。从活动状态420，链路还可移到并且移出睡眠状态（L2）450，它对应于其中链路掉电并且完全不活动的状态。
通信链路可以移动并且移出部分（例如，一半）宽度状态440，也被称作L0p。当在部分宽度状态440中时，链路在提供用于读/写操作的部分宽度的调制的状况中操作。在半宽度示例中，在两倍的总线操作上传送一半的数据。在一个实施例中，链路是配置为群集的接口的OPIO链路。在从活动状态420到部分宽度状态440的转变中可关闭一个或多个群集。类似地，在从部分宽度状态440到活动状态420的转变中可开启一个或多个群集。
在一个实施例中，在到达活动状态（L0）之后，L0p是到I/O链路的功率模式接入。如果系统代理确定写或读总线利用率低于可编程阈值，则它可决定将OPIO总线从全宽度移动部分宽度模式。在此示例实施例中，没有要求使它对称以使得写总线和读总线被同时转换到半宽度，而是主机侧可以决定哪个总线移到部分宽度模式。此示例示出其中发生写信道进入半宽度活动的情况，其在图6中图示。
在此示例实施例中，主机系统已经发出写命令（标记为w0），然后8个周期以后它在写总线上发送数据。应该注意的是，已经选择写数据延迟的写命令来说明概念并且在实际系统中它可以比示出的更快或更长。在此示例实施例中，正常操作总线宽度是72位宽并且数据被发送用于8个FLIT；然而还可支持具有其它总线宽度的其它实施例。
在此示例实施例中，系统代理已经确定平均写总线利用率低于编程的阈值。因此，在读命令时隙期间，它可以传送告诉存储器装置为部分宽度模式做准备的命令。在此示例实施例中，半宽度配置是作为命令总线上的整个半宽度命令位置的一部分的编码字段。
在一个实施例中，系统设计可具体包含进入半宽度写命令延迟的半宽度命令（如读命令（r0）时隙与写命令（w4）时隙之间的延迟所示）。假定存储器系统的确定性的性质，此延迟可以具体为数据表的一部分或在系统初始化期间训练。
在此示例实施例中，发送半宽度写命令（w4）并且主机在36位宽度上发送写数据并且发送用于16个FLIT的数据。因此，在全宽度与半宽度之间位密度相等，主机用两倍长的时间来发送一半数据。在此示例实施例中，在接收到半宽度写命令之后，将关闭未使用的数据通道。
例如，对于L0p出口，系统代理监视写队列大小或平均写总线利用率已经高于可编程阈值并且可以确定何时回到全宽度模式。在后面的部分宽度写命令（如w40所示）期间，边带通信信道可用于告诉存储器装置上电并且重新训练不活动的I/O通道。上电和任何训练发生在期间部分宽度通道继续传送或接收数据的背景中，由此创建非阻塞功率管理状态。这不同于传统的功率管理状态，例如其中关闭所有通道的其它总线技术（如PCIe或DDR）中的L1或L2。
在此示例实施例中，使用边带通信信道，由此连续地发送重新锁定I/O通道命令并且简单的请求应答握手用于告诉主机处理核断电的I/O通道何时是活动的并且被训练。在那时，主机可以发送全宽度写命令（示为ww44），它将告诉存储器装置全宽度数据何时将到来。
再次在此示例实施例中，为了说明性的目的，写数据的写命令被示为8个周期并且可以更短或更长，这取决于存储器装置将写数据路径从部分宽度转换回全宽度所耗费的时间。这些示例详述了写信道示例，但是可以采用类似机制用于部分宽度读信道和部分宽度读写情况。
图7是电子系统的一个实施例的框图。在图7中图示的电子系统旨在表示电子系统（有线或无线）的范围，例如包含，平板装置、智能电话、台式计算机系统，膝上计算机系统、服务器等。备选电子系统可包含更多、更少和/或不同的部件。
可利用本文描述的OPIO架构来互连图7中图示的部件中的一个或多个。例如，可互连多个处理器芯片或处理器和高速缓存存储器或动态随机存取存储器等。
电子系统700包含总线705或用于传递信息的其它通信装置，以及可处理信息的耦合到总线705的处理器710。电子系统700可包含多个处理器和/或协处理器。电子系统700另外可包含随机存取存储器（RAM）或其它动态存储装置720（被称作存储器），耦合到总线705并且可存储信息和可由处理器710执行的指令。在处理器710执行指令的期间，存储器720还可用于存储临时变量或其它中间信息。
电子系统700还可包含耦合到总线705的只读存储器（ROM）和/或其它静态存储装置730，它们可存储用于处理器710的静态信息和指令。数据存储装置740可耦合到总线705来存储信息和指令。数据存储装置740（例如，磁盘或光盘）和对应的驱动器可耦合到电子系统700。
电子系统700还可经由总线705耦合到显示装置750来向用户显示信息，显示装置750可以是任何类型的显示装置（例如，触摸屏）。输入装置760可以是任何类型的接口和/或装置来允许用户将输入提供到电子系统700。输入装置可包含硬按钮和/或软按钮、语音或扬声器输入，来将信息和命令选择传递到处理器710。
电子系统700还可包含可用于支持由电子系统700提供的功能性的传感器770。例如，传感器770可包含陀螺仪、接近度传感器、光传感器等。可支持任何数量的传感器和传感器类型。
电子系统700另外可包含网络接口780来提供到网络（例如，局域网）的接入。例如，网络接口780可包含具有天线785（它可表示一个或多个天线）的无线网络接口。例如，网络接口780还可包含有线网络接口来经由网络电缆787与远程装置通信，例如，网络电缆787可以是以太网电缆、同轴电缆、光纤电缆、串行电缆或并行电缆。
在一个实施例中，网络接口780可提供到局域网的接入（例如，通过符合IEEE802.11b和/或IEEE 802.11g和/或IEEE 802.11n标准），和/或无线网络接口可提供到个人局域网络的接入（例如，通过符合蓝牙标准）。还可支持其它无线网络接口和/或协议。
IEEE 802.11b对应于1999年9月16日核准的名称为“Local and MetropolitanArea Networks, Part 11 : Wireless LAN Medium Access Control (MAC) andPhysical Layer (PHY) Specifications: Higher-Speed Physical Layer Extension inthe 2.4 GHz Band,”的IEEE Std.802.l1b-1999以及相关文档。IEEE 802.11g对应于2003年6月27日核准的名称为“Local and Metropolitan Area Networks, Part 11 :Wireless LAN Medium Access Control (MAC) and Physical Layer (PHY)Specifications, Amendment 4: Further Higher Rate Extension in the 2.4 GHzBand”的IEEE Std.802.11g-2003以及相关文档。在2001年2月22日由蓝牙特别兴趣组发表的“Specification of the Bluetooth System: Core, Version 1.1”中描述蓝牙协议。还可支持蓝牙标准的关联的以及以前或后续版本。
例如，除经由无线LAN标准通信以外，或者代替经由无线LAN标准通信，网络接口780可使用时分多址（TDMA）协议、全球移动通信系统（GSM）协议、码分多址（CDMA）协议和/或任何其它类型的无线通信协议来提供无线通信。
在一个实施例中，非阻塞的封装上的功率门控架构包含第一管芯上的单端传送器电路的第一集合。单端传送器电路的全部第一集合用来在第一操作状态期间传送数据并且单端传送器电路的第一集合的子集用来在第二操作状态期间传送数据。单端接收器电路的第一集合驻留在第二管芯上。传送器电路的第一集合与接收器电路的第一集合之间的导电线路将传送器电路与接收器电路耦合。多个导电线路的长度是匹配的。
在一个实施例中，单端传送器电路的第一集合是阻抗匹配的并且不具有均衡，并且单端接收器电路的第一集合不具有端接和均衡。在一个实施例中，非阻塞的封装上的功率门控架构还包含第一管芯上的单端接收器电路的第二集合。接收器电路不具有端接和均衡。单端传送器电路的第二集合驻留在第二管芯上。传送器电路是阻抗匹配的并且不具有均衡。传送器电路的第二集合与接收器电路的第二集合之间的导电线路将传送器电路与接收器电路耦合。多个导电线路的长度是匹配的。
在一个实施例中，第一管芯包括至少处理器核和与处理器核耦合的触摸屏接口。在一个实施例中，第一管芯、第二管芯和多个导电线路都被布置在单个集成电路封装内。
在一个实施例中，平板计算装置包含触摸屏接口。平板计算装置包含非阻塞的封装上的功率门控架构，门控架构包含第一管芯上的单端传送器电路的第一集合。单端传送器电路的全部第一集合用来在第一操作状态期间传送数据并且单端传送器电路的第一集合的子集用来在第二操作状态期间传送数据。单端接收器电路的第一集合驻留在第二管芯上。传送器电路的第一集合与接收器电路的第一集合之间的导电线路将传送器电路与接收器电路耦合。多个导电线路的长度是匹配的。
在一个实施例中，单端传送器电路的第一集合是阻抗匹配的并且不具有均衡并且单端接收器电路的第一集合不具有端接和均衡。在一个实施例中，非阻塞的封装上的功率门控架构还包含第一管芯上的单端接收器电路的第二集合。接收器电路不具有端接和均衡。单端传送器电路的第二集合驻留在第二管芯上。传送器电路是阻抗匹配的并且不具有均衡。传送器电路的第二集合与接收器电路的第二集合之间的导电线路将传送器电路与接收器电路耦合。多个导电线路的长度是匹配的。
在一个实施例中，第一管芯包括至少处理器核和与处理器核耦合的触摸屏接口。在一个实施例中，平板装置也包含用于通信的天线。在一个实施例中，第一管芯、第二管芯和多个导电线路都被布置在单个集成电路封装内。
在一个实施例中，无线系统包含用于无线通信的天线。无线系统包含非阻塞的封装上的功率门控架构，门控架构包含第一管芯上的单端传送器电路的第一集合。单端传送器电路的全部第一集合用来在第一操作状态期间传送数据并且单端传送器电路的第一集合的子集用来在第二操作状态期间传送数据。单端接收器电路的第一集合驻留在第二管芯上。传送器电路的第一集合与接收器电路的第一集合之间的导电线路将传送器电路与接收器电路耦合。多个导电线路的长度是匹配的。
在一个实施例中，单端传送器电路的第一集合是阻抗匹配的并且不具有均衡并且单端接收器电路的第一集合不具有端接和均衡。在一个实施例中，非阻塞的封装上的功率门控架构还包含第一管芯上的单端接收器电路的第二集合。接收器电路不具有端接和均衡。单端传送器电路的第二集合驻留在第二管芯上。传送器电路是阻抗匹配的并且不具有均衡。传送器电路的第二集合与接收器电路的第二集合之间的导电线路将传送器电路与接收器电路耦合。多个导电线路的长度是匹配的。
在一个实施例中，第一管芯包括至少处理器核和与处理器核耦合的触摸屏接口。在一个实施例中，平板装置也包含触摸屏接口。在一个实施例中，第一管芯、第二管芯和多个导电线路都被布置在单个集成电路封装内。
在说明书中对“一个实施例”或“实施例”的提及意味着结合实施例描述的特定特征、结构或特性包含在本发明的至少一个实施例中。在说明书中的各处的短语“在一个实施例中”的出现不一定都指相同的实施例。
虽然在若干实施例方面描述了本发明，但是本领域技术人员将认识到本发明不限于描述的实施例，还可以用所附权利要求的精神和范围内的修改和变更来实践本发明。因此，描述被视为说明性的而不是限制性的。

Claims (17)

1.一种用于提供封装上互连架构中的非阻塞功率管理的设备，所述设备包括：
第一管芯上的单端传送器电路的第一集合，其中单端传送器电路的所述第一集合将在第一操作状态期间传送数据并且单端传送器电路的所述第一集合的子集将在第二操作状态期间传送数据；
第二管芯上的单端接收器电路的第一集合；以及
传送器电路的所述第一集合与接收器电路的所述第一集合之间的第一多个导电线路，其中所述多个导电线路的长度是匹配的；
所述第一管芯上的单端接收器电路的第二集合；
所述第二管芯上的单端传送器电路的第二集合，其中单端传送器电路的所述第二集合将在第三操作状态期间传送数据，以及单端传送器电路的所述第二集合的子集将在第四操作状态期间传送数据；以及
其中所述第一和第四操作状态能够同时存在，和/或所述第二和第三操作状态能够同时存在。
2.如权利要求1所述的设备，其中所述子集包括所述第一集合的一半。
3.如权利要求1所述的设备，其中所述子集包括所述第一集合的四分之一。
4.如权利要求1所述的设备，其中单端传送器电路的所述第一集合是阻抗匹配的并且不具有均衡，并且其中单端接收器电路的所述第一集合不具有端接和均衡。
5.如权利要求1所述的设备，其中所述第一管芯包括至少处理器核，所述设备还包括与所述处理器核耦合的触摸屏接口。
6.一种具有封装上互连架构中的非阻塞功率管理的平板计算装置，所述装置包括：
触摸屏接口；
第一管芯上的单端传送器电路的第一集合，其中单端传送器电路的所述第一集合将在第一操作状态期间传送数据并且单端传送器电路的所述第一集合的子集将在第二操作状态期间传送数据；
第二管芯上的单端接收器电路的第一集合；以及
传送器电路的所述第一集合与接收器电路的所述第一集合之间的第一多个导电线路，其中所述多个导电线路的长度是匹配的；
所述第一管芯上的单端接收器电路的第二集合；
所述第二管芯上的单端传送器电路的第二集合，其中单端传送器电路的所述第二集合将在第三操作状态期间传送数据，以及单端传送器电路的所述第二集合的子集将在第四操作状态期间传送数据；以及
其中所述第一和第四操作状态能够同时存在，和/或所述第二和第三操作状态能够同时存在。
7.如权利要求6所述的平板，其中所述子集包括所述第一集合的一半。
8.如权利要求6所述的平板，其中所述子集包括所述第一集合的四分之一。
9.如权利要求6所述的平板，其中单端传送器电路的所述第一集合是阻抗匹配的并且不具有均衡，并且其中单端接收器电路的所述第一集合不具有端接和均衡。
10.如权利要求6所述的平板，还包括用于通信的天线。
11.如权利要求6所述的平板，其中所述第一管芯、所述第二管芯以及所述多个导电线路都布置在单个集成电路封装内。
12.一种具有封装上互连架构中的非阻塞功率管理的系统，所述系统包括：
全向天线；
第一管芯上的单端传送器电路的第一集合，其中单端传送器电路的所述第一集合将在第一操作状态期间传送数据并且单端传送器电路的所述第一集合的子集将在第二操作状态期间传送数据；
第二管芯上的单端接收器电路的第一集合；以及
传送器电路的所述第一集合与接收器电路的所述第一集合之间的第一多个导电线路，其中所述多个导电线路的长度是匹配的；
所述第一管芯上的单端接收器电路的第二集合；
所述第二管芯上的单端传送器电路的第二集合，其中单端传送器电路的所述第二集合将在第三操作状态期间传送数据，以及单端传送器电路的所述第二集合的子集将在第四操作状态期间传送数据；以及
其中所述第一和第四操作状态能够同时存在，和/或所述第二和第三操作状态能够同时存在。
13.如权利要求12所述的系统，其中所述子集包括所述第一集合的一半。
14.如权利要求12所述的系统，其中所述子集包括所述第一集合的四分之一。
15.如权利要求12所述的系统，其中单端传送器电路的所述第一集合是阻抗匹配的并且不具有均衡，并且其中单端接收器电路的所述第一集合不具有端接和均衡。
16.如权利要求12所述的系统，其中所述第一管芯包括至少处理器核，所述系统还包括与所述处理器核耦合的触摸屏接口。
17.如权利要求12所述的系统，其中所述第一管芯、所述第二管芯以及所述多个导电线路都布置在单个集成电路封装内。
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