KR101652310B1 - 온-패키지 입력/출력 아키텍쳐를 위한 비-차단 전력 관리 - Google Patents

온-패키지 입력/출력 아키텍쳐를 위한 비-차단 전력 관리 Download PDF

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Abstract

온-패키지 인터페이스. 제1 다이 상의 단일 종단형 송신기 회로들의 제1 세트. 송신기 회로들은 임피던스 매칭되고 이퀄라이제이션이 없다. 제2 다이 상의 단일 종단형 수신기 회로들의 제1 세트. 수신기 회로들은 종단처리가 없고 이퀄라이제이션이 없다. 복수의 도전성 라인은 송신기 회로들의 제1 세트와 수신기 회로들의 제1 세트를 결합한다. 복수의 도전성 라인의 길이가 매칭된다.

Description

온-패키지 입력/출력 아키텍쳐를 위한 비-차단 전력 관리{NON-BLOCKING POWER MANAGEMENT FOR ON-PACKAGE INPUT/OUTPUT ARCHITECTURES}
본 발명의 실시예는 전력 관리 및 입력/출력 아키텍쳐 및 인터페이스에 관한 것이다. 특히, 본 발명의 실시예는 고대역폭 온-패키지 입력/출력 아키텍쳐 및 인터페이스와 함께 사용되는 비-차단 전력 관리 기술에 관한 것이다.
종래의 입력/출력(I/O) 인터페이스들을 이용하는 칩들 간의 고대역폭 상호접속들은 상당한 전력 및 칩 면적을 요구한다. 따라서, 상당히 감소된 전력 소비 및/또는 더 작은 칩 면적을 요구하는 애플리케이션들에서, 이러한 종래의 인터페이스들은 바람직하지 않다.
본 발명의 실시예는 제한적이 아니라 예로서 예시되며, 첨부하는 도면들에서 동일한 참조 번호는 유사한 구성요소를 지칭한다.
도 1은 적어도 2개의 칩 사이의 온-패키지 입력/출력(OPIO; on-package input/output) 인터페이스를 갖는 멀티칩 패키지(MCP)의 실시예의 블록도이다
도 2는 물리층 인터페이스의 일 실시예의 도면이다
도 3은 핀당 디스큐(per-pin de-skew)를 회피하기 위한 길이 매칭 라우팅의 일 실시예의 도면이다.
도 4는 온-패키지 입력/출력 인터페이스에 대한 비-차단 저전력 상태에 대한 기술의 일 실시예의 상태도이다.
도 5는 전폭(full-width) 버스 동작의 일 실시예의 타이밍도이다
도 6은 전폭 버스 동작의 일 실시예의 타이밍도이다.
도 7은 전자 시스템의 일 실시예의 블록도이다.
다음의 설명에서, 다수의 특정 상세들이 개시된다. 그러나, 본 발명의 실시예는 이러한 특정 세부사항 없이 실시될 수 있다. 다른 예에서, 공지된 회로들, 구조들 및 기술들은 본 설명의 이해를 모호하게 하지 않도록 상세히 도시되지 않았다.
매우 낮은 전력, 면적 및 레이턴시(latency)를 갖는 멀티칩 패키지(MCP)에서 칩들 사이의 매우 높은 대역폭의 I/O를 제공함으로써 종래의 I/O 인터페이스들의 문제점들을 해결하는 온-패키지 I/O(OPIO) 인터페이스가 본원에 설명된다. OPIO는 프로세서를 종래의 I/O와 비교하여 대역폭 당 면적 및 비트당 에너지가 10배(order of magnitude) 낮은 MCP의 메모리(eDRAM/DRAM), 다른 프로세서, 칩 셋, 그래픽 프로세서, 또는 임의의 다른 칩에 상호접속하는데 유용할 수 있다.
OPIO 메모리 링크들의 효과적인 전력 관리는 I/O에 소비되는 전력 대 프로세싱 코어/로직에 할당된 전력의 비를 최대화하기 위해 중요하다. 일반적으로, 기입 대역폭보다 더 많은 판독 대역폭이 필요하다. 그러나, DDRx(예를 들어, DDR-2, DDR-3, DDR-4) 같은 메모리 상호접속은 전통적으로 양방향 버스를 이용하여 왔고, 여기에서 메모리 제어기가 작업부하에 기초하여 판독 또는 기입에 얼마나 많은 대역폭이 할당되는지를 판정하였다.
OPIO 아키텍쳐의 사용으로, 프로세서로부터 패키지 내(in-package) 메모리로의 메모리 상호접속은 별개의 판독 및 기입 채널을 갖는 단방향성(uni-directional)으로 설계되고, 각각의 판독/기입 채널은 동일한 폭을 갖고 동일한 데이터 레이트로 실행된다. 특정 애플리케이션에 대하여, 전폭(full-width) 기입 채널이 필요하지만, 일반적으로, 기입 채널 대역폭 이용은 판독 채널 이용보다 낮다.
OPIO가 활동성(activity) 및 I/O 전력 소비 간의 더 많은 선형 전력 관계를 갖도록 설계되었지만, 약간의 정적 전력을 여전히 소비한다. 하나의 어프로치는 링크를 유휴(idle) 전력 관리 상태로 두는 것이지만, 이 전력 관리 상태는 전체 링크를 슬립(sleep) 상태로 두고 연관된 종료(exit) 레이턴시를 갖는다.
본원에서 설명된 인터페이스의 다양한 실시예는 이하의 컴포넌트들 중 하나 이상을 포함한다: (1) 비교적 작은 다이간 갭을 갖는 MCP 내의 IC 칩들 간의 단일 종단형(single-ended) 고속 I/O 인터페이스(예를 들어, CMOS 인터페이스); (2) 수신기 종단처리(termination)가 없거나 매우 약한 종단처리를 갖고 이퀄라이제이션(equalization)이 없는 임피던스 매칭 송신기(예를 들어, CMOS 송신기); (3) 핀당 디스큐를 최소화하거나 제거하기 위한 길이 매칭 라우팅을 갖는 신호들의 클러스터를 위한 포워딩되는 클록 신호; 및/또는 (4) 보다 낮은 패드 캐패시턴스 및 보다 높은 데이터 레이트를 제공하는 감소된 정전 방전(electrostatic discharge)(ESD) 보호(예를 들어, 70V).
MCP 내의 인접한 칩 어셈블리는 매우 짧은 길이 매칭 I/O 트레이스를 가능하게 하고, 본원에서 설명된 OPIO 아키텍쳐가 간략화된 단일 종단형 I/O 및 클록킹(clocking) 회로들을 이용하여 높은 대역폭에서 실행하도록 하여 전력, 면적 및 레이턴시를 감소시킨다. 일 실시예에서, 최소 범프 피치(minimum bump pitch)를 갖는 고속 단일 종단형 I/O는 요구되는 대역폭에 대한 범프 제한 실리콘 면적(bump limited silicon area)을 감소시킨다.
일 실시예에서, 수신기 종단처리가 없거나 약한 수신기 종단처리를 갖고 이퀄라이제이션이 없는 CMOS 송신기 및 수신기의 사용은 I/O 전력을 감소시킨다. 신호들의 클러스터 당 포워딩되는 클록을 갖고 핀당 디스큐가 없는 간략화된 클록킹은 클록 전력을 감소시키는 주의깊은 길이 매칭 라우팅에 의해 달성될 수 있다. 따라서, 본원에서 설명된 OPIO 아키텍쳐는 매우 낮은 전력, 면적 및 레이턴시에서 칩들 간의 높은 대역폭을 제공한다. OPIO를 갖는 MCP는 상당한 전력 및 면적 오버헤드가 없는 제품, 프로세스 및 다이 면적 유연성을 제공한다. 본원에서 설명된 OPIO 아키텍쳐는 또한 더 낮은 데이터 레이트에서의 스몰 폼 팩터(small form factor) 모바일 애플리케이션에 대한 완전한 ESD 보호를 갖는 인접한 개별 패키지로 확장될 수 있다. 멀티레벨(예를 들어, M-PAM) 시그널링은 보다 높은 데이터 레이트에서 사용되어 클록 주파수를 낮출 수 있다.
도 1은 적어도 2개의 칩 간의 온-패키지 입력/출력(OPIO) 인터페이스를 갖는 멀티칩 패키지(MCP)의 일 실시예의 블록도이다. 도 1의 예는 인터페이스를 갖는 2개의 칩을 나타내지만, 패키지 내의 임의의 수의 칩들이 본원에서 설명된 기술을 이용하여 상호 접속될 수 있다.
패키지(100)는 다수의 집적 회로 칩을 포함할 수 있는 임의의 타입의 패키지일 수 있다. 도 1의 예에서, 패키지(100)는 칩(120) 및 칩(140)을 포함한다. 이러한 칩들은 예를 들어 프로세서, 메모리 칩, 그래픽 프로세서 등일 수 있다.
일 실시예에서, 칩(120)은 OPIO 송신기들(125) 및 OPIO 수신기들(130)을 포함한다. 마찬가지로, 칩(140)은 OPIO 송신기들(145) 및 OPIO 수신기들(150)을 포함한다. 송신기들(125)은 수신기들(150)과 결합되고 송신기들(145)은 수신기들(130)과 결합된다.
일 실시예에서, 칩(120)과 칩(140) 간의 갭(175)은 비교적 작다. 일 실시예에서, 갭(175)은 20mm보다 작다. 일 실시예에서, 갭(175)은 10mm보다 작다. 일 실시예에서, 갭(175)은 대략 1.5mm이다. 다른 실시예에서, 갭(175)은 1.5mm보다 작을 수 있다. 일반적으로, 갭(175)이 작을 수록 칩 사이에 제공될 수 있는 대역폭이 증가한다.
일 실시예에서, 송신기들(125)과 수신기들(150) 사이 그리고 송신기(145)와 수신기(130) 사이의 인터페이스들은 비교적 고속의 단일 종단형 인터페이스들이다. 일 실시예에서, 인터페이스들은 칩(120) 및 칩(140) 간의 CMOS 인터페이스들이다. 일 실시예에서, 송신기들(125 및 145)은 임피던스 매칭 CMOS 송신기들이고 종단처리 또는 이퀄라이제이션이 제공되지 않는다. 일 실시예에서, 송신기들(125 및 145)은 임피던스 매칭 CMOS 송신기들이고 매우 약한 종단처리가 제공되고 이퀄라이제이션이 제공되지 않는다.
일 실시예에서, 포워딩된 클록 신호는 신호들의 클러스터에 대해 송신된다. 일 실시예에서, 송신기들과 수신기들 사이에 길이 매칭 라우팅이 제공된다. 일 실시예에서, 칩들(120 및 140) 사이의 인터페이스들에 대해 최소 정전 방전(ESD) 보호(최소한 70볼트)가 제공된다.
일 실시예에서, 수신기 종단처리가 없거나 약하고 이퀄라이제이션이 없는 CMOS 송신기 및 수신기의 사용은 I/O 전력을 감소시킬 수 있다. 신호들의 클러스터당 포워딩된 클록을 갖고 핀당 디-스큐가 없는 간략화된 클록킹은 클록 전력을 감소시키는 주의깊은 길이 매칭 라우팅으로 인해 달성될 수 있다. 따라서, 본원에서 설명된 아키텍쳐는 매우 낮은 전력, 면적 및 레이턴시에서 칩 사이의 높은 대역폭을 제공한다.
본원에서 설명된 아키텍쳐는 또한 더 낮은 데이터 레이트에서의 스몰 폼 팩터 모바일 애플리케이션에 대한 완전한 ESD 보호를 갖는 인접한 개별 패키지로 확장될 수 있다. 멀티레벨(예를 들어, M-PAM) 시그널링은 더 높은 데이터 레이트에서 사용되어 클록 주파수를 낮출 수 있다.
도 2는 물리층 인터페이스의 일 실시예의 다이어그램이다. 도 2의 물리층 인터페이스는 도 1에 대하여 전술한 인터페이스들을 제공할 수 있다. 칩(200) 및 칩(250)은 전술한 바와 같이 단일 패키지에 존재하고 그들 사이에 비교적 작은 갭을 두고 물리적으로 위치한다.
도 2의 예는 칩(200)으로부터 칩(250)으로의 송신을 제공한다. 유사한 물리층 인터페이스는 칩(250)으로부터 칩(200)으로 송신하도록 사용될 수 있다. 도 2의 예는, 선택적이며 특정 실시예에서 제거될 수 있는 4:1 멀티플렉싱 메카니즘을 제공하거나, 그외의 멀티플렉싱 비가, 예를 들어, 내부 클록 신호들 등에 비한 송신 속도에 기초하여 지원될 수 있다.
일 실시예에서, 멀티플렉서(210)는 4N개 라인으로부터의 입력 신호로서 F GHz에서 클록 신호를 수신한다. 일 실시예에서, 멀티플렉서(210)는 2F GHz 위상 고정 루프(PLL)(220)로부터의 클록 신호에 의해 구동된다.
일 실시예에서, 2F GHz PLL(220)로부터의 신호가 또한 버퍼(235)에 제공되어 송신 라인(245)을 통해 칩(250)으로 송신된다. 일 실시예에서, 단 하나의 포워딩된 클록 신호가 N개의 데이터 신호들의 클러스터당 전송되고, 여기서 N은 하나 이상의 바이트(예를 들어 N=8, 16, 32 데이터 비트)일 수 있다. 멀티플렉서(210)는 4N 신호들을 N개의 라인들로 멀티플렉싱하여 송신 라인(들)(240)을 통해 칩(250)로의 송신을 위해 버퍼(들)(230)에 제공된다.
칩(250) 상의 버퍼(260)는 송신 라인(245)으로부터 2F GHz 클록 신호를 수신한다. 마찬가지로, 버퍼(들)(255)는 송신 라인(들)(240)을 통해 N개의 라인들로부터 신호들을 수신한다. 일 실시예에서, 버퍼(260)로부터의 2F GHz 신호는 디지털 고정 루프(digital locked loop)(DLL)(280)를 구동하고, 디지털 고정 루프는 차례로 샘플러(270)를 구동한다.
샘플러(270)는, 디멀티플렉서(290)로 전송되고, 또한 DLL(280)에 의해 구동되는 클록의 양 에지를 이용하여 버퍼(255)로부터 수신된 N개의 라인들로부터 2F GHz 클록 신호를 갖는 2N개의 라인들로 신호를 래치한다. 디멀티플렉서(290)는 4N개의 라인들로부터 신호들을 복구하고, F GHz 클록 신호는 본래 칩(200) 상의 멀티플렉서(210)에 의해 수신된다. 따라서, 4N개의 라인들로부터의 신호들은 송신 라인들(240 및 245)을 통해 칩(200)으로부터 칩(250)으로 송신될 수 있다.
도 3은 핀당 디스큐(per-pin de-skew)를 회피하기 위한 길이 매칭 라우팅의 일 실시예의 다이어그램이다. MCP 내의 인접한 칩 어셈블리는 매우 짧은, 길이 매칭 인터페이스 라인들을 가능하게 하고, 이는 단일 종단형 I/O 및 클록킹 회로들을 이용하여 더 높은 대역폭 송신들을 지원한다. 최소 범프 피치를 갖는 고속 단일 종단형 I/O 인터페이스들은 범프 제한 실리콘 영역을 감소시키며, 따라서 더 많은 면적의 효율적인 인터페이스를 제공한다.
본원에서 설명된 기술은 동적 비-차단 전력 관리 상태를 제공하고, 기입(또는 판독) 채널 데이터 폭은 작업 부하에 기초하여 변조되어 I/O 전력을 절약한다. 일 실시예에서, 기입 채널의 전폭 대 반폭(half-width) 변조가 이용되지만, 다른 실시예에서, 상이한 기입 채널 폭(예를 들어, 1/4, 1/3) 및/또는 판독 채널 폭 변조가 이용될 수 있다. 채널 폭 변조를 이용함으로써, 비-차단 저전력 동작 상태가 제공될 수 있다.
예로서, 기입 채널 이용이 이용가능한 대역폭의 20-40%의 범위 내에 있는 시스템에서, 기입 채널은 8개의 I/O 기간 동안 송신된 72 비트로부터 16개의 I/O 기간 동안 송신된 36 비트로 감소될 수 있다. 유효 기입 대역폭은 반으로 감소하고 정적 전력 소비를 감소시키면서 기입 대역폭 이용은 증가한다.
도 4는 온-패키지 입력/출력 인터페이스에 대한 비-차단 저전력 상태에 대한 기술의 일 실시예의 상태도이다. 도 4의 상태는 판독 및/또는 기입 채널과 함께 이용될 수 있다.
링크 초기화 상태(410)에서 통신 링크(판독 채널이든 기입 채널이든)가 개시된다. 초기화는 임의의 적절한 방식으로 수행될 수 있다. 일 실시예에서, I/O 링크가 초기화되고, 클록킹 시스템이 파워 업되고, I/O 레인(lane)들이 트레이닝된다(trained). 트레이닝을 요구하지 않거나 클록을 임베딩한 버스 시스템에 대하여, 이러한 링크 활동들의 일부 또는 전부가 필요하지 않을 수 있다.
초기화가 완료되면, 링크는 활성(L0) 상태(420)로 이동하고, 이에 의해 이하의 도 5의 기본 경우에 도시된 바와 같이 정상 트래픽이 전송된다. 활성 상태(420)는 링크에 대한 전폭 동작에 대응한다. 이 예시적인 실시예에서, 명령 버스는 판독 또는 기입 동작을 수행할 것을 메모리 디바이스에게 알리는 하나 이상의 명령을 메모리 디바이스에 전송할 수 있다. 예시적인 실시예에서, 도 6에 도시된 바와 같이, 명령 버스가 4개의 FLIT 청크(chunk)들에서 동작하고, 이에 의해 처음 4개의 FLIT 청크들은 기입 명령 슬롯에 할당되고 그 후 판독 명령 슬롯에 할당되는 다른 4개의 FLIT 청크들이 뒤따른다. 이 예시적인 실시예에서, 기입 및 판독 명령 슬롯들의 상대 위치가 고정된다. 다른 실시예에서, 상대 위치들은 변경가능하다.
활성 상태(420)로부터, 링크는 유휴 상태(L1)(430)로 이동하거나 그로부터 벗어난다. 유휴 상태(430)는 링크가 유휴이고 데이터가 송신되고 있지 않는 상태에 대응한다. 활성 상태(420)로부터 링크는 또한 슬립 상태(L2)(450)로 이동하거나 그로부터 벗어나고, 슬립 상태는 링크가 파워 다운되고 완전히 비활성인 상태에 대응한다.
통신 링크는 L0p로 지칭되는, 부분(예를 들어, 반) 폭 상태(440)로 이동하고 그로부터 벗어날 수 있다. 부분 폭 상태(440)에 있을 때, 링크는 판독/기입 동작들에 대한 부분 폭을 제공하는 변조 조건(modulated condition)에서 동작한다. 반폭 예에서, 절반의 데이터가 2배의 버스 동작을 통해 송신된다. 일 실시예에서, 링크는 클러스터링된 인터페이스(clustered interface)로서 구성되는 OPIO 링크이다. 하나 이상의 클러스터는 천이시에 활성 상태(420)로부터 부분 폭 상태(440)로 턴 오프될 수 있다. 마찬가지로, 하나 이상의 클러스터는 천이시에 부분 폭 상태(440)로부터 활성 상태(420)로 턴 온될 수 있다.
일 실시예에서, L0p는 활성 상태(L0)에 도달한 후의 I/O 링크로의 전력 모드 액세스이다. 기입 또는 판독 버스 이용이 프로그램가능한 문턱값 아래로 떨어진 것으로 시스템 에이전트가 판정하면, OPIO 버스를 전폭으로부터 부분 폭 모드로 이동하도록 결정할 수 있다. 이 예시적인 실시예에서, 기입 버스 및 판독 버스가 동시에 반폭으로 동시에 스위칭되도록 대칭적으로 이루어지는 것에 대한 요구사항은 없지만, 오히려, 호스트측은 어떤 버스가 부분 폭 모드로 이동할지를 결정할 수 있다. 이 예는 도 6에 예시된 기입 채널에 대한 반폭 활성(half width active)으로의 엔트리가 발생하는 경우를 나타낸다.
이 예시적인 실시예에서, 호스트 시스템은 (w0로 라벨링된) 기입 명령을 발행하고, 8 사이클 후, 기입 버스 상에서 데이터를 전송한다. 기입 데이터 지연에 대한 기입 명령이 선택되어 개념을 나타내고 실제 시스템에서 도시된 것보다 빨리 또는 더 늦을 수 있음에 주의해야 한다. 이 예시적인 실시예에서, 정상 동작 버스 폭은 72비트이고 데이터는 8개의 FLIT에 대하여 전송되지만, 다른 버스 폭을 갖는 다른 실시예가 또한 지원될 수 있다.
이 예시적인 실시예에서, 시스템 에이전트는 평균 기입 버스 이용이 프로그래밍된 문턱값보다 낮은 것으로 판정하였다. 판독 명령 슬롯 동안, 부분 폭 모드를 준비할 것을 메모리 디바이스에게 알리는 명령을 송신할 수 있다. 이 예시적인 실시예에서, 반폭 구성은 명령 버스 상에서 전반적으로 반폭 명령 위치의 일부로서 인코딩된 필드이다.
일 실시예에서, 시스템 설계는 판독 명령(r0) 슬롯 및 기입 명령(w4) 슬롯 간의 지연에 의해 도시된 바와 같이 반폭 기입 명령 지연에 대한 반폭 명령 엔트리를 특정하는 것을 포함할 수 있다. 메모리 시스템의 결정론적 성질이 주어지면, 이 지연은 데이터 시트(data sheet)의 일부로서 특정되거나 시스템 초기화 동안 트레이닝될 수 있다.
이 예시적인 실시예에서, 반폭 기입 명령(w4)이 전송되고 호스트는 36비트 폭을 통해 기입 데이터를 전송하고 데이터는 16 FLIT에 대해 전송된다. 따라서, 비트 밀도는 전폭 및 반폭 사이에서 동일하고, 호스트는 2배의 시간 동안 절반의 데이터를 전송한다. 이 예시적인 실시예에서, 이용되지 않는 데이터 레인들은 반폭 기입 명령이 수신된 후 셧 다운될 것이다.
L0p 종료를 위해, 시스템 에이전트는, 예를 들어, 기입 큐 사이즈 또는 평균 기입 버스 이용이 프로그램가능한 문턱값보다 높아졌는지를 모니터링하고 전폭 모드로 되돌아갈 때를 결정할 수 있다. (w40으로 도시된) 나중의 부분 폭 기입 명령 동안, 사이드밴드 통신 채널은, 메모리 디바이스에게 파워 업하고 비활성인 I/O 레인을 재트레이닝할 것을 알리는데 사용될 수 있다. 파워 온 및 임의의 트레이닝은 부분 폭 레인이 계속 데이터를 송신 또는 수신하는 시간 동안 백그라운드에서 발생하여, 비-차단 전력 관리 상태를 생성한다. 이것은 모든 레인을 턴 오프하는 PCIe 또는 DDR 같은 다른 버스 기술에서 L1 또는 L2와 같은 전통적인 전력 관리 상태와 다르다.
이 예시적인 실시예에서, 사이드밴드 통신 채널이 사용되고, 재고정(relock) I/O 레인 명령은 직렬로 전송되고, 간단한 요청 응답 핸드쉐이크는, 파워 오프된 I/O 레인들이 활성이고 트레이닝될 때를 호스트 프로세싱 코어에 알리는데 사용된다. 그 때, 호스트는 전폭 데이터가 들어올 때를 메모리 디바이스에 알리는 (ww44로 도시된) 전폭 기입 명령을 전송할 수 있다.
다시 이 실시예에서, 기입 데이터에 대한 기입 명령은 설명의 목적으로 8 사이클로 도시되고 메모리 디바이스가 기입 데이터 경로를 부분 폭으로부터 전폭으로 다시 스위칭하는데 걸리는 시간에 따라 더 짧거나 더 길 수 있다. 이러한 예들은 기입 채널 예로서 상세히 기재되지만, 유사한 메카니즘이 부분 폭 판독 채널 및 부분 폭 기입-판독 경우에 대하여 채용될 수 있다.
도 7은 전자 시스템의 일 실시예의 블록도이다. 도 7에 도시된 전자 시스템은 예를 들어 태블릿 디바이스, 스마트폰, 데스크톱 컴퓨터 시스템, 랩톱 컴퓨터 시스템, 서버 등을 포함하는 전자 시스템(유선 또는 무선)의 범위를 나타내는 것으로 의도된다. 대안의 전자 시스템은 더 많은, 더 적은 및/또는 상이한 컴포넌트를 포함할 수 있다.
도 7에 도시된 컴포넌트 중의 하나 이상은 본원에서 설명된 OPIO 아키텍쳐를 이용하여 상호 접속될 수 있다. 예를 들어, 다수의 프로세서 칩 또는 프로세서 및 캐시 메모리 또는 동적 랜덤 액세스 메모리 등이 상호 접속될 수 있다.
전자 시스템(700)은 정보를 전달하는 버스(705) 또는 다른 통신 디바이스 및 버스(705)에 결합되어 정보를 프로세싱할 수 있는 프로세서(들)(710)를 포함한다. 전자 시스템(700)은 다수의 프로세서 및/또는 코프로세서를 포함할 수 있다. 전자 시스템(700)은 버스(705)에 결합되어 프로세서(710)에 의해 실행될 수 있는 정보 및 명령어들을 저장할 수 있는 랜덤 액세스 메모리(RAM) 또는 다른 동적 저장 디바이스(720)(메모리라 함)를 더 포함할 수 있다. 메모리(720)는 또한 프로세서(들)(710)에 의한 명령어들의 실행 동안 임시 변수 또는 다른 중간 정보를 저장하는데 사용될 수 있다.
전자 시스템(700)은 또한 버스(705)에 결합되어 프로세서(710)에 대한 정적 정보 및 명령어들을 저장할 수 있는 판독 전용 메모리(ROM) 및/또는 다른 정적 저장 디바이스(730)를 포함할 수 있다. 데이터 저장 디바이스(740)는 버스(705)에 결합되어 정보 및 명령어들을 저장할 수 있다. 자기 디스크 또는 광 디스크 및 대응하는 드라이브와 같은 데이터 저장 디바이스(740)는 전자 시스템(700)에 결합될 수 있다.
전자 시스템(700)은 또한 임의의 디스플레이 디바이스일 수 있는 디스플레이 디바이스(750)에 버스(705)를 통해 결합되어 사용자에게, 예를 들어, 터치스크린에 정보를 디스플레이할 수 있다. 입력 디바이스(760)는 사용자가 전자 시스템(700)에 입력을 제공하도록 하는 임의의 타입의 인터페이스 및/또는 디바이스일 수 있다. 입력 디바이스는 정보 및 명령 선택을 프로세서(들)(710)에 전달하는 하드 버튼 및/또는 소프트 버튼, 음성 또는 스피커 입력을 포함할 수 있다.
전자 시스템(700)은 전자 시스템(700)에 의해 제공되는 기능을 지원하는데 사용될 수 있는 센서(770)를 더 포함할 수 있다. 센서(770)는 예를 들어 자이로스코프(gyroscope), 근접 센서(proximity sensor), 광 센서 등을 포함할 수 있다. 임의의 수의 센서 및 센서 타입이 지원될 수 있다.
전자 시스템(700)은 로컬 영역 네트워크와 같은 네트워크로의 액세스를 제공하는 네트워크 인터페이스(들)(780)를 더 포함할 수 있다. 네트워크 인터페이스(들)(780)는 예를 들어 하나 이상의 안테나(들)를 나타낼 수 있는 안테나(785)를 갖는 무선 네트워크 인터페이스를 포함할 수 있다. 네트워크 인터페이스(들)(780)는 예를 들어 이더넷 케이블, 동축 케이블, 광 파이버 케이블, 직렬 케이블, 또는 병렬 케이블일 수 있는 네트워크 케이블(787)을 통해 원격 디바이스와 통신하는 유선 네트워크 인터페이스를 포함할 수 있다.
일 실시예에서, 네트워크 인터페이스(들)(780)는 예를 들어 IEEE 802.11b 및/또는 IEEE 802.11g 및/또는 IEEE 802.11n 표준을 준수함으로써 로컬 영역 네트워크로의 액세스를 제공할 수 있고/있거나 무선 네트워크 인터페이스는 예를 들어 블루투스 표준을 준수함으로써 개인 영역 네트워크로의 액세스를 제공할 수 있다. 다른 무선 네트워크 인터페이스 및/또는 프로토콜이 또한 지원될 수 있다.
IEEE 802.11b는 1999년 9월 16일에 승인되고 명칭이 "Local and Metropolitan Area Networks, Part 11: Wireless LAN Medium Access Control (MAC) and Physical Layer (PHY) Specifications: Higher-Speed Physical Layer Extension in the 2.4 GHz Band"인 IEEE Std.802.11b-1999 뿐만 아니라 관련된 문서에 대응한다. IEEE 802.11g는 2003년 6월 27일에 승인되고 명칭이 "Local and Metropolitan Area Networks, Part 11: Wireless LAN Medium Access Control (MAC) and Physical Layer (PHY) Specifications, Amendment 4: Further Higher Rate Extension in the 2.4 GHz Band"인 IEEE Std.802.11g-2003 뿐만 아니라 관련된 문서에 대응한다. 블루투스 프로토콜은 Bluetooth Special Interest Group, Inc.에 의해 2001년 2월 22일에 공개된 "Specification of the Bluetooth System: Core, Version 1.1"에 기재된다. 블루투스 표준의 연관된 및 이전 또는 후속 버전이 또한 지원될 수 있다.
무선 LAN 표준을 통한 통신에 더하여 또는 그 대신에, 네트워크 인터페이스(들)(780)는 예를 들어 TDMA(Time Division Multiple Access) 프로토콜, GSM(Global System for Mobile Communications) 프로토콜, CDMA(Code Division Multiple Access) 프로토콜 및/또는 임의의 다른 타입의 무선 통신 프로토콜을 이용하여 무선 통신을 제공할 수 있다.
일 실시예에서, 비-차단 온-패키지 전력 게이팅 아키텍쳐는 제1 다이 상의 단일 종단형 송신기 회로들의 제1 세트를 포함한다. 단일 종단형 송신기 회로들의 제1 세트 전체는 제1 동작 상태 동안 데이터를 송신하는데 이용되고 단일 종단형 송신기 회로들의 제1 세트의 서브세트는 제2 동작 상태 동안 데이터를 송신하는데 이용된다. 단일 종단형 수신기 회로들의 제1 세트가 제2 다이 상에 존재한다. 송신기 회로들의 제1 세트과 수신기 회로들의 제1 세트 사이의 도전성 라인들은 송신기 회로들을 수신기 회로들에 결합한다. 복수의 도전성 라인의 길이가 매칭된다.
일 실시예에서, 단일 종단형 송신기 회로들의 제1 세트는 임피던스 매칭되고 이퀄라이제이션이 없고, 단일 종단형 수신기 회로들의 제1 세트는 종단처리가 없고 이퀄라이제이션이 없다. 일 실시예에서, 비-차단 온-패키지 전력 게이팅 아키텍쳐는 제1 다이 상의 단일 종단형 수신기 회로들의 제2 세트를 더 포함한다. 수신기 회로는 종단처리가 없고 이퀄라이제이션이 없다. 단일 종단형 송신기 회로들의 제2 세트가 제2 다이 상에 존재한다. 송신기 회로들은 임피던스 매칭되고 이퀄라이제이션이 없다. 송신기 회로들의 제2 세트와 수신기 회로들의 제2 세트 사이의 도전성 라인들은 송신기 회로들과 수신기 회로들을 결합한다. 복수의 도전성 라인의 길이가 매칭된다.
일 실시예에서, 제1 다이는 적어도 프로세서 코어 및 프로세서 코어와 결합된 터치 스크린 인터페이스를 포함한다. 일 실시예에서, 제1 다이, 제2 다이 및 복수의 도전성 라인은 모두 단일 집적 회로 패키지 내에 배치된다.
일 실시예에서, 태블릿 컴퓨팅 디바이스는 터치 스크린 인터페이스를 포함한다. 태블릿 컴퓨팅 디바이스는 제1 다이 상의 단일 종단형 송신기 회로들의 제1 세트를 포함하는 비-차단 온-패키지 전력 게이팅 아키텍쳐를 포함한다. 단일 종단형 송신기 회로들의 제1 세트 전체는 제1 동작 상태 동안 데이터를 송신하는데 이용되고 단일 종단형 송신기 회로들의 제1 세트의 서브세트는 제2 동작 상태 동안 데이터를 송신하는데 이용된다. 단일 종단형 수신기 회로들의 제1 세트가 제2 다이 상에 존재한다. 송신기 회로들의 제1 세트와 수신기 회로들의 제1 세트 사이의 도전성 라인들은 송신기 회로들을 수신기 회로들에 결합한다. 복수의 도전성 라인의 길이가 매칭된다.
일 실시예에서, 단일 종단형 송신기 회로들의 제1 세트는 임피던스 매칭되고 이퀄라이제이션이 없고, 단일 종단형 수신기 회로들의 제1 서브세트는 종단처리가 없고 이퀄라이제이션이 없다. 일 실시예에서, 비-차단 온 패키지 전력 게이팅 아키텍처는 제1 다이 상의 단일 종단형 수신기 회로들의 제2 세트를 더 포함한다. 수신기 회로들은 종단처리가 없고 이퀄라이제이션이 없다. 단일 종단형 송신기 회로들의 제2 세트는 제2 다이 상에 존재한다. 송신기 회로들은 임피던스 매칭되고 이퀄라이제이션이 없다. 송신기 회로들의 제2 세트와 수신기 회로들의 제2 세트 사이의 도전성 라인들은 송신기 회로와 수신기 회로를 결합한다. 복수의 도전성 라인의 길이가 매칭된다.
일 실시예에서, 제1 다이는 적어도 프로세서 코어 및 프로세서 코어와 결합된 터치 스크린 인터페이스를 포함한다. 일 실시예에서, 태블릿 디바이스는 또한 통신을 위한 안테나를 포함한다. 일 실시예에서, 제1 다이, 제2 다이 및 복수의 도전성 라인은 모두 단일 집적 회로 패키지 내에 배치된다.
일 실시예에서, 무선 시스템은 무선 통신을 위한 안테나를 포함한다. 무선 시스템은 제1 다이 상의 단일 종단형 송신기 회로들의 제1 세트를 포함하는 비-차단 온-패키지 전력 게이팅 아키텍쳐를 포함한다. 단일 종단형 송신기 회로들의 제1 세트 전체는 제1 동작 상태 동안 데이터를 송신하는데 이용되고 단일 종단형 송신기 회로들의 제1 세트의 서브세트는 제2 동작 상태 동안 데이터를 송신하는데 이용된다. 단일 종단형 수신기 회로들의 제1 세트가 제2 다이 상에 존재한다. 송신기 회로들의 제1 세트와 수신기 회로들의 제1 세트 사이의 도전성 라인들은 송신기 회로들을 수신기 회로들에 결합한다. 복수의 도전성 라인의 길이가 매칭된다.
일 실시예에서, 단일 종단형 송신기 회로들의 제1 세트는 임피던스 매칭되고 이퀄라이제이션이 없고, 단일 종단형 수신기 회로들의 제1 세트는 종단처리가 없고 이퀄라이제이션이 없다. 일 실시예에서, 비-차단 온-패키지 전력 게이팅 아키텍쳐는 제1 다이 상의 단일 종단형 수신기 회로들의 제2 세트를 더 포함한다. 수신기 회로들은 종단처리가 없고 이퀄라이제이션이 없다. 단일 종단형 송신기 회로들의 제2 세트가 제2 다이 상에 존재한다. 송신기 회로들은 임피던스 매칭되고 이퀄라이제이션이 없다. 송신기 회로들의 제2 세트와 수신기 회로들의 제2 세트 사이의 복수의 도전성 라인은 송신기 회로들과 수신기 회로들을 결합한다. 복수의 도전성 라인의 길이가 매칭된다.
일 실시예에서, 제1 다이는 적어도 프로세서 코어 및 프로세서 코어와 결합된 터치 스크린 인터페이스를 포함한다. 일 실시예에서, 태블릿 디바이스는 또한 터치스크린 인터페이스를 포함한다. 일 실시예에서, 제1 다이, 제2 다이 및 복수의 도전성 라인은 모두 단일 집적 회로 패키지 내에 배치된다.
명세서에서 "일 실시예" 또는 "실시예"는 실시예와 결합하여 기재된 특정 특징, 구조 또는 특성이 본 발명의 적어도 하나의 실시예에 포함되는 것을 의미한다. 따라서, 본 명세서에 걸쳐 다양한 곳에서의 "일 실시예에서" 또는 "실시예에서"의 구의 출현은 반드시 모두 동일한 실시예를 참조하는 것이 아니다.
본 발명은 몇 개의 실시예로 설명하였지만, 본 기술분야의 통상의 당업자는 본 발명이 기재된 실시예로 제한되지 않고 첨부된 특허청구범위의 사상 및 범주 내에서 변형 및 변경을 하여 실행될 수 있다는 것을 인식할 것이다. 따라서, 설명은 제한 대신 예시로 간주된다.

Claims (20)

  1. 제1 다이 상의 단일 종단형(single-ended) 송신기 회로들의 제1 세트 - 제1 동작 상태 동안 상기 단일 종단형 송신기 회로들의 제1 세트가 데이터를 송신하고, 제2 동작 상태 동안 상기 단일 종단형 송신기 회로들의 제1 세트의 서브세트가 데이터를 송신함 -;
    제2 다이 상의 단일 종단형 수신기 회로들의 제1 세트;
    상기 송신기 회로들의 제1 세트와 상기 수신기 회로들의 제1 세트 사이의 제1 복수의 도전성 라인들 - 상기 제1 복수의 도전성 라인의 길이들은 매칭됨 -;
    상기 제1 다이 상의 단일 종단형 수신기 회로들의 제2 세트; 및
    상기 제2 다이 상의 단일 종단형 송신기 회로들의 제2 세트 - 제3 동작 상태 동안 상기 단일 종단형 송신기 회로들의 제2 세트가 데이터를 송신하고, 제4 동작 상태 동안 상기 단일 종단형 송신기 회로들의 제2 세트의 서브세트가 데이터를 송신함 - 를 포함하고,
    상기 제1 및 제4 동작 상태들이 동시에 존재할 수 있고, 상기 제2 및 제3 동작 상태들이 동시에 존재할 수 있는, 장치.
  2. 제1항에 있어서, 상기 제1 세트의 서브세트는 상기 제1 세트의 절반을 포함하는 장치.
  3. 제1항에 있어서, 상기 제1 세트의 서브세트는 상기 제1 세트의 1/4을 포함하는 장치.
  4. 제1항에 있어서, 상기 단일 종단형 송신기 회로들의 제1 세트는 임피던스 매칭되고 이퀄라이제이션이 없고, 상기 단일 종단형 수신기 회로들의 제1 세트는 종단처리가 없고 이퀄라이제이션이 없는 장치.
  5. 삭제
  6. 제1항에 있어서, 상기 제1 다이는 적어도 프로세서 코어를 포함하고, 상기 장치는 상기 프로세서 코어와 결합된 터치 스크린 인터페이스를 더 포함하는 장치.
  7. 태블릿 컴퓨팅 디바이스로서,
    터치 스크린 인터페이스;
    제1 다이 상의 단일 종단형 송신기 회로들의 제1 세트 - 제1 동작 상태 동안 상기 단일 종단형 송신기 회로들의 제1 세트가 데이터를 송신하고, 제2 동작 상태 동안 상기 단일 종단형 송신기 회로들의 제1 세트의 서브세트가 데이터를 송신함 -;
    제2 다이 상의 단일 종단형 수신기 회로들의 제1 세트;
    상기 송신기 회로들의 제1 세트와 상기 수신기 회로들의 제1 세트 사이의 제1 복수의 도전성 라인들 - 상기 제1 복수의 도전성 라인의 길이들은 매칭됨 -;
    상기 제1 다이 상의 단일 종단형 수신기 회로들의 제2 세트; 및
    상기 제2 다이 상의 단일 종단형 송신기 회로들의 제2 세트 - 제3 동작 상태 동안 상기 단일 종단형 송신기 회로들의 제2 세트가 데이터를 송신하고, 제4 동작 상태 동안 상기 단일 종단형 송신기 회로들의 제2 세트의 서브세트가 데이터를 송신함 - 를 포함하고,
    상기 제1 및 제4 동작 상태들이 동시에 존재할 수 있고, 상기 제2 및 제3 동작 상태들이 동시에 존재할 수 있는, 태블릿 컴퓨팅 디바이스.
  8. 제7항에 있어서, 상기 제1 세트의 서브세트는 상기 제1 세트의 절반을 포함하는 태블릿 컴퓨팅 디바이스.
  9. 제7항에 있어서, 상기 제1 세트의 서브세트는 상기 제1 세트의 1/4을 포함하는 태블릿 컴퓨팅 디바이스.
  10. 제7항에 있어서, 상기 단일 종단형 송신기 회로들의 제1 세트는 임피던스 매칭되고 이퀄라이제이션이 없고, 상기 단일 종단형 수신기 회로들의 제1 세트는 종단처리가 없고 이퀄라이제이션이 없는 태블릿 컴퓨팅 디바이스.
  11. 삭제
  12. 제7항에 있어서, 통신을 위한 안테나를 더 포함하는 태블릿 컴퓨팅 디바이스.
  13. 제7항에 있어서, 상기 제1 다이, 상기 제2 다이 및 상기 제1 복수의 도전성 라인은 모두 단일 집적 회로 패키지 내에 배치되는 태블릿 컴퓨팅 디바이스.
  14. 삭제
  15. 삭제
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  19. 삭제
  20. 삭제
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2013095542A1 (en) * 2011-12-22 2013-06-27 Intel Corporation On-package input/output clustered interface having full and half-duplex modes
US9183171B2 (en) * 2012-09-29 2015-11-10 Intel Corporation Fast deskew when exiting low-power partial-width high speed link state
CN110380517B (zh) * 2018-04-11 2022-10-21 台达电子工业股份有限公司 无线电能传输系统及传输方法
CN112204179B (zh) 2018-05-28 2023-07-28 乌斯特技术股份公司 环锭纺纱系统及其操作方法
CN112203962B (zh) 2018-05-28 2022-11-01 乌斯特技术股份公司 自动环锭纺纱系统及其自动操作方法
US11908517B2 (en) * 2021-10-25 2024-02-20 Nanya Technology Corporation Memory device and method for operating the same

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080301748A1 (en) * 2007-02-07 2008-12-04 Valens Semiconductor Ltd. High definition and low power partial functionality communication link

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040203483A1 (en) 2002-11-07 2004-10-14 International Business Machines Corporation Interface transceiver power mangagement method and apparatus
US7205787B1 (en) 2003-11-24 2007-04-17 Neascape, Inc. On-chip termination for a high-speed single-ended interface
US8325714B2 (en) * 2006-09-12 2012-12-04 Qualcomm Incorporated Serial-to-parallel transceiver with programmable parallel data path width
US8085858B2 (en) * 2007-02-07 2011-12-27 Valens Semiconductor Ltd. Power saving techniques for a partial functionality communication link
KR100976161B1 (ko) 2008-02-20 2010-08-16 정춘길 무접점충전시스템 및 그의 충전제어방법
JP2010287950A (ja) 2009-06-09 2010-12-24 Sanyo Electric Co Ltd 電子機器
WO2011021242A1 (ja) 2009-08-20 2011-02-24 株式会社 東芝 通信装置
US8410637B2 (en) 2009-11-30 2013-04-02 Broadcom Corporation Wireless power system with selectable control channel protocols
US8390249B2 (en) 2009-11-30 2013-03-05 Broadcom Corporation Battery with integrated wireless power receiver and/or RFID
WO2013095561A1 (en) * 2011-12-22 2013-06-27 Intel Corporation Interconnection of a packaged chip to a die in a package utilizing on-package input/output interfaces

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080301748A1 (en) * 2007-02-07 2008-12-04 Valens Semiconductor Ltd. High definition and low power partial functionality communication link

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