CN105913868A - 一种调整频率的方法、片上系统及终端 - Google Patents

一种调整频率的方法、片上系统及终端 Download PDF

Info

Publication number
CN105913868A
CN105913868A CN201610200273.XA CN201610200273A CN105913868A CN 105913868 A CN105913868 A CN 105913868A CN 201610200273 A CN201610200273 A CN 201610200273A CN 105913868 A CN105913868 A CN 105913868A
Authority
CN
China
Prior art keywords
frequency
spread spectrum
clock generator
spectrum clock
ddr
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201610200273.XA
Other languages
English (en)
Other versions
CN105913868B (zh
Inventor
黄涛
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Huawei Technologies Co Ltd
Original Assignee
Huawei Technologies Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Huawei Technologies Co Ltd filed Critical Huawei Technologies Co Ltd
Priority to CN201610200273.XA priority Critical patent/CN105913868B/zh
Publication of CN105913868A publication Critical patent/CN105913868A/zh
Priority to EP17163763.0A priority patent/EP3226145A1/en
Priority to US15/475,298 priority patent/US9996104B2/en
Application granted granted Critical
Publication of CN105913868B publication Critical patent/CN105913868B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
    • G06F1/08—Clock generators with changeable or programmable clock frequency
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1668—Details of memory controller
    • G06F13/1689—Synchronisation and timing concerns
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
    • G06F13/4234—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a memory bus
    • G06F13/4243—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a memory bus with synchronous protocol
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F15/00—Digital computers in general; Data processing equipment in general
    • G06F15/76—Architectures of general purpose stored program computers
    • G06F15/78—Architectures of general purpose stored program computers comprising a single central processing unit
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F15/00—Digital computers in general; Data processing equipment in general
    • G06F15/76—Architectures of general purpose stored program computers
    • G06F15/78—Architectures of general purpose stored program computers comprising a single central processing unit
    • G06F15/7807—System on chip, i.e. computer system on a single chip; System in package, i.e. computer system on one or more chips in a single package
    • G06F15/781—On-chip cache; Off-chip memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1066—Output synchronization
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1093—Input synchronization

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

本申请实施例公开了一种调整频率的方法、片上系统和终端，本申请实施例在对DDR存储器的访问带宽需求发生变化时，通过CPU生成对DDR接口的第一调频请求，调整DDR接口的工作频率，由于调整DDR接口的工作频率时，是按照预先确定的每次调整所述展频时钟生成器的调频系数的调整量和相邻两次调整的间隔时间，渐变调整DDR接口的工作频率，保证了DDR接口中的DLL、展频时钟生成器内的锁相环不失锁，使得DDR存储器在DDR接口调频期间仍能够继续访问，保障了系统性能。

Description

一种调整频率的方法、片上系统及终端
技术领域
本申请涉及DDR频率处理技术领域，特别涉及一种调整频率的方法、片上系统和终端。
背景技术
目前，移动终端普遍采用双倍速率同步动态随机存储器(英文全称：Double Data Rate Synchronous Dynamic Random Access Memory，英文简称：DDR SDRAM)作为其内存使用，一般将DDR SDRAM简称为DDR，DDR时钟频率是可变的，其是随着中央处理器的工作频率的变化而变化。
图1所示为一个包含DDR接口的一个片上系统(System-on-a-Chip，SoC)和DDR存储器结合的结构示意图，SoC系统包括中央处理器CPU、业务处理器、锁相环(英文全称：Phase-Locked Loop，英文简称：PLL)、DDR控制器和DDR接口，其中，DDR控制器、DDR接口(又称DDR PHY)和DDR存储器组成DDR系统，DDR接口和DDR存储器之间存在数据通道(如图1中DATA通道)、时钟通道(如图1中CLK通道)和命令通道(如图1中CMD通道)等，处理器和至少一个业务处理器均与DDR控制器连接。其中，CPU主要负责运行操作系统，业务软件的调度，处理的指令和数据需要从DDR存储器中获取，业务处理器可以至少一个，例如，业务处理器1可以为视频的编码器或解码器，对DDR存储器存在读写存储需求，内部一般为了缓存收发数据，包含一些缓存单元，又例如业务处理器2可以为网络或者音频等单元，对DDR存储器存在读写存储需求，内部一般为了缓存收发数据，同样的也包含一些缓存单元，而DDR控制器的作用是接受CPU或者业务处理器的DDR读写请求，并负责调度读写请求的优先级，并将从DDR存储器获取的DDR请求的数据返回给处理器或者业务处理器，DDR接口的作用是将DDR控制器的读写命令按一定的物理时序发送给DDR存储单元，并负责将DDR存储器的数据按一定的时序返回给DDR控制器。
一般CPU和业务处理器内部都设置了一定大小缓存，用来保存DDR接口的读写数据，如果从DDR存储器读写数据的需求和读写延时越大，内部的缓存就会越大，如果DDR读写延迟变大，处理器和业务处理器的性能也会变差。因此为了降低系统功耗、提高系统性能，一般会根据系统的带宽要求来动态调节DDR接口的工作频率，称之为DDR动态频率调节(DynamicFrequency Scaling，DFS)，例如当SoC系统中的处理器对DDR存储器的访问带宽大时，DDR接口被设置为较高的时钟频率，当SoC系统中的处理器对DDR存储器的访问带宽小时，DDR接口被设置为较低的时钟频率。
如图2所示，现有技术中，在进行DDR接口工作频率调整时，一般包括如下阶段：
阶段1：DDR接口正常工作在频点A；
当收到SoC系统需要切换DDR接口频率的需求之后，开始DDR接口的调频过程。
阶段2：DDR调频阶段，在此阶段，DDR存储是不能够被访问的，这个过程一般包括下面几个步骤:
2.1、DDR控制器反压暂停业务处理器的数据读写，并排空DDR控制器内部缓存的数据；
2.2、DDR存储器进入自刷新
2.3、DDR存储器切换时钟频率从频点A到频点B
2.4、等待DDR接口和DDR存储器的工作时钟在频点B重新稳定
阶段3：DDR存储器退出自刷新和反压，DDR接口在频点B上恢复工作。
上述方案中，在DDR接口调整频率期间，即阶段2期间，需要暂停DDR存储器的访问操作，业务处理器和CPU的读写访问均会被暂停，此时，业务处理器内部需要增大缓存来保证业务的连续性，以一个DDR3 64Bit的DDR接口为例，当系统为了降低功耗需要从1600Mpbs降低到1200Mpbs时，如果采用上述方法，整个DDR存储器暂停访问的时间需要至少50uS(实际各个系统DDR参数有差别，50us是保守估计，很多系统会超过50us)，这期间所有在线的业务处理器(如网络，视频输入和显示)需要考虑增加缓存来保存DDR接口上实时需要接受或者发送的数据，假设DDR的效率为60％，则DDR暂停访问期间，业务模块内部缓存总共需要缓存的数据量为：1200*32*50*0.6/1000000～＝3Mbit，对业务处理器内部的缓存需要比较高，另外，由于DDR接口调整频率期间，CPU不能访问DDR存储器，影响了CPU的处理性能。
发明内容
本申请提供了一种调整频率的方法、片上系统及终端，避免了DDR接口切换工作频率阶段不能被访问DDR存储器的问题，保障了系统性能。
第一方面，本申请提供一种SoC，该SOC可以安装在终端中，该SoC包括中央处理器CPU、业务处理器、DDR控制器、DDR接口和展频时钟生成器，该DDR控制器分别和CPU、业务处理器、展频时钟生成器以及DDR接口连接，该业务处理器用于通过DDR控制器和DDR接口对与SoC耦合的DDR存储器进行访问，该展频时钟生成器用于接收输入时钟频率，向DDR接口输出时钟频率；所述展频时钟生成器用于接收输入时钟频率，向所述DDR接口输出时钟频率，展频时钟生成器接收的输入时钟频率即展频时钟生成器的输入频率，展频时钟生成器向DDR接口输出的时钟频率即展频时钟生成器的输出频率，展频时钟生成器的输入频率在发明实施例中可设置为固定的，其可以接收自SoC外部，也可以是SoC中设置晶体振荡器产生时钟频率，输出到展频时钟生成器作为展频时钟生成器的输入频率。
该SoC中还包括调频模块，该调频模块分别与展频时钟生成器和CPU连接，SoC中的DDR接口与所述DDR存储器连接；
在SoC系统工作的时候，一般会出现场景切换，这时SoC系统对DDR存储器的访问带宽需求会发生变化，具体的，即业务处理器对DDR存储器的访问带宽需求会发生变化，业务处理器可以是音频或者视频的编码器、解码器，或者网络单元等，例如业务处理器为视频解码器，从游戏场景切换到播放视频的场景时，例如视频解码器对DDR存储器中存储的视频的访问带宽需要就会增大，此时即需要调整SoC中DDR接口的工作频率以提高SoC对DDR存储器的访问带宽。
本申请实施例中，在业务处理器对DDR存储器的访问带宽发生变化时，CPU用于生成第一调频请求，并输出到所述调频模块，所述第一调频请求包括DDR接口当前工作的初始频率和第一目标频率；
该CPU用于生成第一调频请求，并输出到所述调频模块，该第一调频请求包括DDR接口当前工作的初始频率和第一目标频率；
所述调频模块用于：
根据第一调频请求，确定初始频率对应的展频时钟生成器的第一调频系数，以及第一目标频率对应的展频时钟生成器的第二调频系数；
获取预先确定的每次调整所述展频时钟生成器的调频系数的调整量和相邻两次调整的间隔时间，该调整量对应的展频时钟生成器的频率调整值在展频时钟生成器内的锁相环的不失锁频率调整范围内，该调整量对应的所述DDR接口的工作频率调整值在DDR接口中的延迟锁相环DLL的不失锁频率调整范围内，所述间隔时间在所述展频时钟生成器内的锁相环不失锁的时间范围以及所述DDR接口中的DLL的不失锁的时间范围内；
根据第一调频系数，依次渐变调整所述展频时钟生成器的调频系数，直至达到所述第二调频系数，其中每次调整的幅度为所述调整量，两次调整之间的相隔时间长度为所述间隔时间。
当调频模块将展频时钟生成器的调频系数渐变调整到第二调频系数后，展频时钟生成器的根据固定的输入频率，其输出频率为所述第二输出频率，由于所述DDR接口的工作频率和所述展频时钟生成器的输出频率之间具有固定的比例关系，可以知道，此时DDR接口的工作频率与第二输出频率的成该比例关系，即DDR接口的工作频率为所述第一目标频率，这样DDR接口的工作频率就由初始频率调整到了第一目标频率。
本申请实施例在对DDR存储器的访问带宽需求发生变化时，通过CPU生成对DDR接口的第一调频请求，调整DDR接口的工作频率，由于调整DDR接口的工作频率时，是按照预先确定的每次调整所述展频时钟生成器的调频系数的调整量和相邻两次调整的间隔时间，渐变调整DDR接口的工作频率，保证了DDR接口中的DLL、展频时钟生成器内的锁相环不失锁，使得DDR存储器在DDR接口调频期间仍能够继续访问，保障了系统性能。
在一种可能的设计中，在业务处理器对DDR存储器的访问带宽发生变化时，所述CPU具体用于获取所述初始频率，在预置的频率集合中确定所述第一目标频率，所述第一目标频率与所述访问带宽发生变化的方向相对应；例如，预置的频率集合为DDR接口的可工作频率的范围，当业务处理器对DDR存储器的访问带宽增大时，在预置的频率集合中确定一个第一目标频率，该第一目标频率需要访问带宽发生变化的方向对应，即第一工作频率的选择应该是为了增大业务处理器对DDR存储器的访问带宽的。
在确定第一目标频率后，该CPU根据所述初始频率和所述第一目标频率生成所述第一调频请求。
上面描述了CPU生成第一调频请求的一个具体过程，第一调频请求中的第一目标频率是在预置的频率集合中确定的，保证了频率调整在可控有效的范围内。
在另一种可能的设计中，所述调频模块具体用于：
获取所述展频时钟生成器的输入频率，以及预先配置的所述DDR接口的工作频率和所述展频时钟生成器的输出频率之间的比例关系；通常，展频时钟生成器的输入频率是固定的，DDR接口的工作频率与展频时钟生成器向DDR接口输出的频率成预设的固定的比例关系(例如分频关系或倍频关系)，该比例可以预先配置好，例如，DDR1系统时，可以配置DDR接口的工作频率可以是和展频时钟生成器的输出频率相同的，DDR2系统时，可以配置DDR接口的工作频率可以是展频时钟生成器的输出频率的2倍，DDR3系统时，可以配置DDR接口的工作频率可以是展频时钟生成器的输出频率的4倍，当然，上述仅为举例，也可以是例如，DDR1系统时，可以配置DDR接口的工作频率可以是输入时钟频率的2倍，DDR2系统时，可以配置DDR接口的工作频率可以是和输入的时钟频率相同的，此处不作限定。因此展频时钟生成器的输入频率，以及预先配置的所述DDR接口的工作频率和所述展频时钟生成器的输出频率之间的比例关系，都可以直接获取到。
根据所述初始频率和所述比例关系，确定所述初始频率对应的所述展频时钟生成器的第一输出频率；
根据所述第一目标频率和所述比例关系，确定所述第一目标频率对应的所述展频时钟生成器的第二输出频率；
根据所述展频时钟生成器的输入频率，以及所述第一输出频率，确定所述初始频率对应的所述展频时钟生成器的第一调频系数；
根据所述展频时钟生成器的输入频率，以及所述第二输出频率，确定所述第一目标频率对应的所述展频时钟生成器的第二调频系数。
这样，调频模块在接收到第一调频请求后，即可确定初始频率对应的展频时钟生成器的第一调频系数，以及所第一目标频率对应的展频时钟生成器的第二调频系数，以便调频模块后续基于该第一调频系数和第二调频系数对展频时钟生成器的调频系数进行调整，达到使DDR接口工作频率渐变调整到第一目标频率的目标。
在另一个可能的设计中，在获取预先确定的每次调整展频时钟生成器的调频系数的调整量和每次调整的间隔时间之前，调频模块可以预先确定调整量和调整的间隔时间，此时，所述调频模块还用于：
获取所述展频时钟生成器内的锁相环的不失锁频率调整范围，该DDR接口中的延迟锁相环DLL的不失锁频率调整范围，该展频时钟生成器内的锁相环不失锁的时间范围以及所述DDR接口中的DLL的不失锁的时间范围；
确定所述调整量和所述间隔时间，该调整量对应的所述展频时钟生成器的频率调整值在所述展频时钟生成器内的锁相环的不失锁频率调整范围，所述调整量对应的所述DDR接口的工作频率调整值在所述DDR接口中的延迟锁相环DLL的不失锁频率调整范围内，所述间隔时间在所述展频时钟生成器内的锁相环不失锁的时间范围以及所述DDR接口中的DLL的不失锁的时间范围内。
在另一个可能的设计中，在DDR接口的工作频率由初始频率调整到第一目标频率之后，DDR接口的工作频率可能还是无法满足业务处理器对DDR存储器的访问带宽需求，即所述第一目标频率无法满足所述业务处理器对DDR存储器的访问带宽发生的变化，因此本申请实施例中，还可以进一步的进行调整，将DDR接口的工作频率由第一目标频率调整到第二工作频率，具体调整方式可以参照上述DDR接口的工作频率由初始频率调整到第一工作频率的过程，此时，CPU还用于生成第二调频请求，所述调频第二请求包括所述第一目标频率和第二目标频率；
所述调频模块还用于：
根据所述第二调频请求，确定所述第一目标频率对应的所述展频时钟生成器的第三调频系数；
根据所述第二调频系数，依次渐变调整所述展频时钟生成器的调频系数，直至达到所述第三调频系数，其中每次调整的幅度为所述调整量，两次调整之间的相隔时间长度为所述间隔时间。
当然，在仍然DDR接口的工作频率还不满足业务处理器对DDR存储器的访问带宽需求的情况下，可以继续调整，直至满足为止，通过上述不断渐变的调整，可以将DDR接口的工作频率调整到合适的频率，提高了系统性能，同时在调整的过程中不影响DDR存储器的正常工作。
本申请实施例中，调频模块可以是具有硬件处理能力的处理器，例如另一个CPU或者其他类型的处理器，如专用集成电路(Application SpecificIntegrated Circuits,ASIC)，此处不作限定。
第二方面，本申请实施例中提供一种调整频率的方法，该方法应用于SoC，所述SoC中包括中央处理器CPU、业务处理器、DDR控制器、调频模块、DDR接口和展频时钟生成器，所述方法包括：
所述调频模块接收所述CPU发送的第一调频请求，所述第一调频请求为所述CPU在所述业务处理器对与所述SoC耦合的DDR存储器的访问带宽发生变化时所生成，且所述第一调频请求包括所述DDR接口当前工作的初始频率和第一目标频率；
所述调频模块根据所述第一调频请求，确定所述初始频率对应的所述展频时钟生成器的第一调频系数，以及所述第一目标频率对应的所述展频时钟生成器的第二调频系数；
所述调频模块获取预先确定的每次调整所述展频时钟生成器的调频系数的调整量和相邻两次调整的间隔时间，所述调整量对应的所述展频时钟生成器的频率调整值在所述展频时钟生成器内的锁相环的不失锁频率调整范围内，所述调整量对应的所述DDR接口的工作频率调整值在所述DDR接口中的延迟锁相环DLL的不失锁频率调整范围内，所述间隔时间在所述展频时钟生成器内的锁相环不失锁的时间范围以及所述DDR接口中的DLL的不失锁的时间范围内；
所述调频模块根据所述第一调频系数，依次渐变调整所述展频时钟生成器的调频系数，直至达到所述第二调频系数，其中每次调整的幅度为所述调整量，两次调整之间的相隔时间长度为所述间隔时间。
在另一种可能的设计中，在所述调频模块接收所述CPU发送的第一调频请求之前，所述方法还包括：
所述CPU获取所述初始频率，在预置的频率集合中确定所述第一目标频率，所述第一目标频率与所述访问带宽发生变化的方向相对应；
所述CPU根据所述初始频率和所述第一目标频率生成所述第一调频请求。
在另一种可能的设计中，所述根据所述第一调频请求，确定所述初始频率对应的所述展频时钟生成器的第一调频系数，以及所述第一目标频率对应的所述展频时钟生成器的第二调频系数，包括：
获取所述展频时钟生成器的输入频率，以及预先配置的所述DDR接口的工作频率和所述展频时钟生成器的输出频率之间的比例关系；
根据所述初始频率和所述比例关系，确定所述初始频率对应的所述展频时钟生成器的第一输出频率；
根据所述目标频率和所述比例关系，确定所述第一目标频率对应的所述展频时钟生成器的第二输出频率；
根据所述展频时钟生成器的输入频率，以及所述第一输出频率，确定所述初始频率对应的所述展频时钟生成器的第一调频系数；
根据所述展频时钟生成器的输入频率，以及所述第二输出频率，确定所述第一目标频率对应的所述展频时钟生成器的第二调频系数。
在另一种可能的设计中，在所述调频模块获取预先确定的每次调整所述展频时钟生成器的调频系数的调整量和每次调整的间隔时间之前，所述方法还包括：
所述调频模块获取所述展频时钟生成器内的锁相环的不失锁频率调整范围，所述DDR接口中的延迟锁相环DLL的不失锁频率调整范围，所述展频时钟生成器内的锁相环不失锁的时间范围以及所述DDR接口中的DLL的不失锁的时间范围；
确定所述调整量和所述间隔时间，所述调整量对应的所述展频时钟生成器的频率调整值在所述展频时钟生成器内的锁相环的不失锁频率调整范围，所述调整量对应的所述DDR接口的工作频率调整值在所述DDR接口中的延迟锁相环DLL的不失锁频率调整范围内，所述间隔时间在所述展频时钟生成器内的锁相环不失锁的时间范围以及所述DDR接口中的DLL的不失锁的时间范围内。
在另一种可能的设计中，若所述第一目标频率无法满足所述业务处理器对DDR存储器的访问带宽发生的变化，所述方法还包括：
所述CPU生成第二调频请求，所述调频第二请求包括所述第一目标频率和第二目标频率；
所述调频模块根据所述第二调频请求，确定所述第一目标频率对应的所述展频时钟生成器的第三调频系数；
所述调频模块根据所述第二调频系数，依次渐变调整所述展频时钟生成器的调频系数，直至达到所述第三调频系数，其中每次调整的幅度为所述调整量，两次调整之间的相隔时间长度为所述间隔时间。
第三方面，本申请实施例中提供一种终端，包括SoC和DDR存储器，所述SoC如第一方面中任一所述的SoC，所述SoC中的DDR接口与所述DDR存储器连接。
第四方面，本申请实施例提供一种计算机存储介质，其中，该计算机存储介质可存储有程序，该程序执行时包括上述方法实施例中记载的至少调整频率的方法的部分或全部步骤。
附图说明
图1是现有技术中SoC和DDR存储器的结合示意图；
图2是现有技术中调频DDR接口的工作频率的示意图；
图3是本申请实施例中SoC和DDR存储器的一个结合实施例示意图；
图4是本申请实施例中调整频率的方法的一个实施例示意图；
图5是本申请实施例中终端的一个实施例示意图。
具体实施方式
本申请实施例提供了一种调整频率的方法、片上系统及终端，避免了DDR切换频率阶段DDR存储器不能被访问的问题，保障了系统性能。
为了使本技术领域的人员更好地理解本申请方案，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分的实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本申请保护的范围。
本申请的说明书和权利要求书及上述附图中的术语“第一”、“第二”等(如果存在)是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的实施例能够以除了在这里图示或描述的内容以外的顺序实施。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。
如图3所示，本申请实施例可以应用于任何包括SoC系统和DDR存储器的装置中，该装置可以是终端，如手机，笔记本电脑，平板电脑，个人电脑等设备。所述SoC可以包括处理器CPU、业务处理器、DDR控制器、DDR接口和展频时钟生成器，所述DDR控制器分别与CPU、业务处理器、展频时钟生成器以及DDR接口连接，所述SoC中还包括调频模块，所述调频模块分别与所述展频时钟生成器和所述CPU连接，其中，DDR控制器、DDR接口(又称DDR PHY)和DDR存储器组成DDR系统，此外，DDR接口和DDR存储器之间存在数据通道(如图3中DATA通道)、时钟通道(如图3中CLK通道)和命令通道(如图3中CMD通道)等，CPU和业务处理器均与DDR控制器连接。
该CPU主要负责运行操作系统，业务软件的调度，处理的指令和数据需要从DDR存储器中获取，业务处理器是一个或多个，例如，多个时(如图3中的业务处理器1和业务处理器2)，业务处理器1可以为视频的编码器或解码器，对DDR存储器存在读写存储需求，内部一般为了缓存收发数据，包含一些缓存单元，又例如业务处理器2可以为网络或者音频等单元，对DDR存储器存在读写存储需求，内部一般为了缓存收发数据，同样的也包含一些缓存单元，而DDR控制器的作用是接受处理器或者业务单元的DDR读写请求，并负责调度读写请求的优先级，并将从DDR存储器获取的DDR请求的数据返回给处理器或者业务单元，DDR接口的作用是将DDR控制器的读写命令按一定的物理时序发送给DDR存储单元，并负责将DDR存储器的数据按一定的时序返回给DDR控制器。
展频时钟生成器有输入频率和输出频率，展频时钟生成器中输入时钟频率不会变化，展频时钟生成器有调频系数(如倍频系数和分频系数)，调整展频时钟生成器的调频系数可以调整展频时钟生成器的输出频率，所述展频时钟生成器用于接收输入时钟频率，向所述DDR接口输出时钟频率，展频时钟生成器接收的输入时钟频率即展频时钟生成器的输入频率，展频时钟生成器向DDR接口输出的时钟频率即展频时钟生成器的输出频率，展频时钟生成器的输入频率在发明实施例中可设置为固定的，其可以接收自SoC外部，也可以是SoC中设置晶体振荡器产生时钟频率，输出到展频时钟生成器作为展频时钟生成器的输入频率。
DDR接口的工作频率与展频时钟生成器向DDR接口提供的输出频率成预设的固定的比例关系(例如分频关系或倍频关系)，因此，调整展频时钟生成器的输出频率即间接调整了DDR接口的工作频率，该比例关系可以预先配置好，例如，DDR1系统时，可以配置DDR接口的工作频率可以是和展频时钟生成器的输出频率相同的，DDR2系统时，可以配置DDR接口的工作频率可以是展频时钟生成器的输出频率的2倍，DDR3系统时，可以配置DDR接口的工作频率可以是展频时钟生成器的输出频率的4倍，当然，上述仅为举例，也可以是例如，DDR1系统时，可以配置DDR接口的工作频率可以是输入时钟频率的2倍，DDR2系统时，可以配置DDR接口的工作频率可以是和输入的时钟频率相同的，此处不作限定。
在SoC系统工作的时候，一般会出现场景切换，这时SoC系统对DDR存储器的访问带宽需求会发生变化，具体的，即业务处理器对DDR存储器的访问带宽需求会发生变化，业务处理器可以是音频或者视频的编码器、解码器，或者网络单元等，例如业务处理器为视频解码器，从游戏场景切换到播放视频的场景时，例如视频解码器对DDR存储器中存储的视频的访问带宽需要就会增大，此时即需要调整SoC中DDR接口的工作频率以提高SoC对DDR存储器的访问带宽。
本申请实施例中，在业务处理器对DDR存储器的访问带宽发生变化时，CPU用于生成第一调频请求，并输出到所述调频模块，所述第一调频请求包括DDR接口当前工作的初始频率和第一目标频率；
该CPU用于生成第一调频请求，并输出到所述调频模块，该第一调频请求包括DDR接口当前工作的初始频率和第一目标频率；
所述调频模块用于：
根据第一调频请求，确定初始频率对应的展频时钟生成器的第一调频系数，以及第一目标频率对应的展频时钟生成器的第二调频系数；
获取预先确定的每次调整所述展频时钟生成器的调频系数的调整量和相邻两次调整的间隔时间。
由于DDR接口中包括延迟锁相环(英文全称：Delay-Locked Loop，英文简称：DLL)，DDR存储器中每个存储颗粒中均包括DLL，DDR存储器可以是DDRx SDRAM(x指DDR的版本号，例如DDR1 SDRAM、DDR2 SDRAM、DDR3 SDRAM等)，通常，DDRx SDRAM的存储颗粒中的DLL、DDR接口中的DLL都会有固定的不失锁频率调整范围(DDR存储器中的DLL和DDR接口中的DLL的不失锁频率调整范围一般相同)和不失锁的调整间隔时间，即在该失锁频率调整范围内、该间隔时间内的时钟频率变化不会导致DDRxSDRAM的存储颗粒中的DLL、DDR接口中的DLL失锁，同样的，在展频时钟生成器内也有锁相环，该锁相环也有固定的不失锁频率调整范围和不失锁的调整时间间隔。
因此，所述调整量对应的展频时钟生成器的频率调整值在展频时钟生成器内的锁相环的不失锁频率调整范围内，该调整量对应的所述DDR接口的工作频率调整值在DDR接口中的延迟锁相环DLL的不失锁频率调整范围内，所述间隔时间在所述展频时钟生成器内的锁相环不失锁的时间范围以及所述DDR接口中的DLL的不失锁的时间范围内；
根据第一调频系数，依次渐变调整所述展频时钟生成器的调频系数，直至达到所述第二调频系数，其中每次调整的幅度为所述调整量，两次调整之间的相隔时间长度为所述间隔时间。
当调频模块将展频时钟生成器的调频系数渐变调整到第二调频系数后，展频时钟生成器的根据固定的输入频率，其输出频率为所述第二输出频率，由于所述DDR接口的工作频率和所述展频时钟生成器的输出频率之间具有固定的比例关系，可以知道，此时DDR接口的工作频率与第二输出频率的成该比例关系，即DDR接口的工作频率为所述第一目标频率，这样DDR接口的工作频率就由初始频率调整到了第一目标频率。
本申请实施例在对所述DDR系统的业务访问带宽需求发生变化时，通过CPU生成对DDR接口的第一调频请求，调整DDR接口的工作频率，由于调整DDR接口的工作频率时，是按照预先确定的每次调整所述展频时钟生成器的调频系数的调整量和相邻两次调整的间隔时间，渐变调整DDR接口的工作频率，保证了DDR接口中的DLL、展频时钟生成器内的锁相环不失锁，使得DDR存储器在DDR接口调频期间仍能够继续访问，保障了系统性能。
进一步的，在业务处理器对DDR存储器的访问带宽发生变化时，所述CPU具体用于获取所述初始频率，在预置的频率集合中确定所述第一目标频率，所述第一目标频率与所述访问带宽发生变化的方向相对应；例如，预置的频率集合为DDR接口的可工作频率的范围，当业务处理器对DDR存储器的访问带宽增大时，在预置的频率集合中确定一个第一目标频率，该第一目标频率需要访问带宽发生变化的方向对应，即第一工作频率的选择应该是为了增大业务处理器对DDR存储器的访问带宽的。
在确定第一目标频率后，该CPU根据所述初始频率和所述第一目标频率生成所述第一调频请求。
进一步的，所述调频模块具体用于：
获取所述展频时钟生成器的输入频率，以及预先配置的所述DDR接口的工作频率和所述展频时钟生成器的输出频率之间的比例关系；由于DDR接口的工作频率与展频时钟生成器向DDR接口输出的频率成预置的固定的比例关系(例如分频关系或倍频关系)，因此，展频时钟生成器的输入频率，以及预先配置的所述DDR接口的工作频率和所述展频时钟生成器的输出频率之间的比例关系，都可以直接获取到。
根据所述初始频率和所述比例关系，确定所述初始频率对应的所述展频时钟生成器的第一输出频率；
根据所述第一目标频率和所述比例关系，确定所述第一目标频率对应的所述展频时钟生成器的第二输出频率；
根据所述展频时钟生成器的输入频率，以及所述第一输出频率，确定所述初始频率对应的所述展频时钟生成器的第一调频系数；
根据所述展频时钟生成器的输入频率，以及所述第二输出频率，确定所述第一目标频率对应的所述展频时钟生成器的第二调频系数。
这样，调频模块在接收到第一调频请求后，即可确定初始频率对应的展频时钟生成器的第一调频系数，以及所第一目标频率对应的展频时钟生成器的第二调频系数，以便调频模块后续基于该第一调频系数和第二调频系数对展频时钟生成器的调频系数进行调整，达到使DDR接口工作频率渐变调整到第一目标频率的目标。
进一步的，获取预先确定的每次调整展频时钟生成器的调频系数的调整量和每次调整的间隔时间之前，调频模块可以预先确定调整量和调整的间隔时间，此时，所述调频模块还用于：
获取所述展频时钟生成器内的锁相环的不失锁频率调整范围，该DDR接口中的延迟锁相环DLL的不失锁频率调整范围，该展频时钟生成器内的锁相环不失锁的时间范围以及所述DDR接口中的DLL的不失锁的时间范围；
确定所述调整量和所述间隔时间，该调整量对应的所述展频时钟生成器的频率调整值在所述展频时钟生成器内的锁相环的不失锁频率调整范围，所述调整量对应的所述DDR接口的工作频率调整值在所述DDR接口中的延迟锁相环DLL的不失锁频率调整范围内，所述间隔时间在所述展频时钟生成器内的锁相环不失锁的时间范围以及所述DDR接口中的DLL的不失锁的时间范围内。
进一步的，在DDR接口的工作频率由初始频率调整到第一目标频率之后，DDR接口的工作频率可能还是无法满足业务处理器对DDR存储器的访问带宽需求，即所述第一目标频率无法满足所述业务处理器对DDR存储器的访问带宽发生的变化，因此本申请实施例中，还可以进一步的进行调整，将DDR接口的工作频率由第一目标频率调整到第二工作频率，具体调整方式可以参照上述DDR接口的工作频率由初始频率调整到第一工作频率的过程，此时，CPU还用于生成第二调频请求，所述调频第二请求包括所述第一目标频率和第二目标频率；
所述调频模块还用于：
根据所述第二调频请求，确定所述第一目标频率对应的所述展频时钟生成器的第三调频系数；
根据所述第二调频系数，依次渐变调整所述展频时钟生成器的调频系数，直至达到所述第三调频系数，其中每次调整的幅度为所述调整量，两次调整之间的相隔时间长度为所述间隔时间。
当然，在仍然DDR接口的工作频率还不满足业务处理器对DDR存储器的访问带宽需求的情况下，可以继续调整，直至满足为止，通过上述不断渐变的调整，可以将DDR接口的工作频率调整到合适的频率，提高了系统性能，同时在调整的过程中不影响DDR存储器的正常工作。
本申请实施例中，调频模块可以是具有硬件处理能力的处理器，例如另一个CPU或者其他类型的处理器，如专用集成电路(Application SpecificIntegrated Circuits,ASIC)，此处不作限定。
下面介绍本申请实施例中DDR系统调频的方法的实施例，该方法应用于SoC，所述SoC中包括中央处理器CPU、业务处理器、DDR控制器、DDR接口和展频时钟生成器，请参阅图4，为本申请实施例中调整频率的方法一个实施例，所述方法包括：
401、所述调频模块接收所述CPU发送的第一调频请求；
其中，所述第一调频请求为所述CPU在所述业务处理器对与所述SoC耦合的DDR存储器的访问带宽发生变化时所生成，且所述第一调频请求包括所述DDR接口当前工作的初始频率和第一目标频率；
在SoC工作的时候，一般会出现场景切换，例如从播放视频切换到游戏场景，这时SoC对DDR存储器的访问带宽需求会发生变化，具体的，即SoC中业务处理器(例如上述业务处理器1或业务处理器2等)对DDR系统的访问带宽需求发生变化(增大或减小)，此时需要调整DDR接口的工作频率以适应场景变化，从而达到降低系统功耗、提高系统性能的目的。
在所述调频模块接收所述CPU发送的第一调频请求之前，所述方法还可以包括：所述CPU获取所述初始频率，在预置的频率集合中确定所述第一目标频率，所述第一目标频率与所述访问带宽发生变化的方向相对应；所述CPU根据所述初始频率和所述第一目标频率生成所述第一调频请求。
402、调频模块根据第一调频请求，确定初始频率对应的展频时钟生成器的第一调频系数，以及第一目标频率对应的展频时钟生成器的第二调频系数；
其中，所述根据所述第一调频请求，确定所述初始频率对应的所述展频时钟生成器的第一调频系数，以及所述第一目标频率对应的所述展频时钟生成器的第二调频系数，可以包括：
获取所述展频时钟生成器的输入频率，以及预先配置的所述DDR接口的工作频率和所述展频时钟生成器的输出频率之间的比例关系；
根据所述初始频率和所述比例关系，确定所述初始频率对应的所述展频时钟生成器的第一输出频率；
根据所述目标频率和所述比例关系，确定所述第一目标频率对应的所述展频时钟生成器的第二输出频率；
根据所述展频时钟生成器的输入频率，以及所述第一输出频率，确定所述初始频率对应的所述展频时钟生成器的第一调频系数；
根据所述展频时钟生成器的输入频率，以及所述第二输出频率，确定所述第一目标频率对应的所述展频时钟生成器的第二调频系数。
403、调频模块获取预先确定的每次调整展频时钟生成器的调频系数的调整量和相邻两次调整的间隔时间；
所述调整量对应的所述展频时钟生成器的频率调整值在所述展频时钟生成器内的锁相环的不失锁频率调整范围内，所述调整量对应的所述DDR接口的工作频率调整值在所述DDR接口中的延迟锁相环DLL的不失锁频率调整范围内，所述间隔时间在所述展频时钟生成器内的锁相环不失锁的时间范围以及所述DDR接口中的DLL的不失锁的时间范围内。
404、调频模块根据所述第一调频系数，依次渐变调整所述展频时钟生成器的调频系数，直至达到所述第二调频系数；
其中每次调整的幅度为所述调整量，两次调整之间的相隔时间长度为所述间隔时间。
当调频模块将展频时钟生成器的调频系数渐变调整到第二调频系数后，展频时钟生成器的根据固定的输入频率，其输出频率为所述第二输出频率，由于所述DDR接口的工作频率和所述展频时钟生成器的输出频率之间具有固定的比例关系，可以知道，此时DDR接口的工作频率与第二输出频率的成该比例关系，即DDR接口的工作频率为所述第一目标频率，这样DDR接口的工作频率就由初始频率调整到了第一目标频率。
可选的，在所述调频模块获取预先确定的每次调整所述展频时钟生成器的调频系数的调整量和每次调整的间隔时间之前，所述方法还包括：
所述调频模块获取所述展频时钟生成器内的锁相环的不失锁频率调整范围，所述DDR接口中的延迟锁相环DLL的不失锁频率调整范围，所述展频时钟生成器内的锁相环不失锁的时间范围以及所述DDR接口中的DLL的不失锁的时间范围；
确定所述调整量和所述间隔时间，所述调整量对应的所述展频时钟生成器的频率调整值在所述展频时钟生成器内的锁相环的不失锁频率调整范围，所述调整量对应的所述DDR接口的工作频率调整值在所述DDR接口中的延迟锁相环DLL的不失锁频率调整范围内，所述间隔时间在所述展频时钟生成器内的锁相环不失锁的时间范围以及所述DDR接口中的DLL的不失锁的时间范围内。
可选的，若所述第一目标频率无法满足所述业务处理器对DDR存储器的访问带宽发生的变化，所述方法还包括：
所述CPU生成第二调频请求，所述调频第二请求包括所述第一目标频率和第二目标频率；
所述调频模块根据所述第二调频请求，确定所述第一目标频率对应的所述展频时钟生成器的第三调频系数；
所述调频模块根据所述第二调频系数，依次渐变调整所述展频时钟生成器的调频系数，直至达到所述第三调频系数，其中每次调整的幅度为所述调整量，两次调整之间的相隔时间长度为所述间隔时间。
本申请实施例中还提供一种终端，该终端包括SoC和DDR存储器，所述SoC如上述描述的任一种可能的SoC，该SoC中的DDR接口与DDR存储器连接。
下面从硬件处理的角度对本发明实施例中的终端进行描述。
图5示出的是与本发明实施例提供的终端相关的部分结构的框图。参考图5，终端包括：射频(Radio Frequency，RF)电路510、存储器520、输入单元530、显示单元540、传感器550、音频电路560、无线保真(wireless fidelity，WiFi)模块570、SoC 580、以及电源590等部件。
所述SoC为本申请实施例中SoC(具体参照上述实施例，此处不再赘述)。存储器520包括DDR存储器，当然还可以包括高速随机存取存储器，或者包括非易失性存储器等其他存储单元，例如至少一个磁盘存储器件、闪存器件、或其他易失性固态存储器件等。
本领域技术人员可以理解，图5中示出的终端结构并不构成对终端的限定，可以包括比图示更多或更少的部件，或者组合某些部件，或者不同的部件布置。
下面结合图5对终端的各个构成部件进行具体的介绍：
RF电路510可用于收发信息或通话过程中，信号的接收和发送，特别地，将基站的下行信息接收后，给SoC 580处理；另外，将设计上行的数据发送给基站。通常，RF电路510包括但不限于天线、至少一个放大器、收发信机、耦合器、低噪声放大器(Low Noise Amplifier，LNA)、双工器等。此外，RF电路510还可以通过无线通信与网络和其他设备通信。上述无线通信可以使用任一通信标准或协议，包括但不限于全球移动通讯系统(Global System ofMobile communication，GSM)、通用分组无线服务(General Packet RadioService，GPRS)、码分多址(Code Division Multiple Access，CDMA)、宽带码分多址(Wideband Code Division Multiple Access,WCDMA)、长期演进(Long Term Evolution，LTE)、电子邮件、短消息服务(Short Messaging Service，SMS)等。
存储器520可用于存储软件程序以及模块，SoC 580通过运行存储在存储器520的软件程序以及模块，从而执行终端的各种功能应用以及数据处理。存储器520可主要包括存储程序区和存储数据区，其中，存储程序区可存储操作系统、至少一个功能所需的应用程序(比如声音播放功能、图像播放功能等)等；存储数据区可存储根据终端的使用所创建的数据(比如音频数据、电话本等)等。
输入单元530可用于接收输入的数字或字符信息，以及产生与终端的用户设置以及功能控制有关的键信号输入。具体地，输入单元530可包括触控面板531以及其他输入设备532。触控面板531，也称为触摸屏，可收集用户在其上或附近的触摸操作(比如用户使用手指、触笔等任何适合的物体或附件在触控面板531上或在触控面板531附近的操作)，并根据预先设定的程式驱动相应的连接装置。可选的，触控面板531可包括触摸检测装置和触摸控制器两个部分。其中，触摸检测装置检测用户的触摸方位，并检测触摸操作带来的信号，将信号传送给触摸控制器；触摸控制器从触摸检测装置上接收触摸信息，并将它转换成触点坐标，再送给SoC 580，并能接收SoC 580发来的命令并加以执行。此外，可以采用电阻式、电容式、红外线以及表面声波等多种类型实现触控面板531。除了触控面板531，输入单元530还可以包括其他输入设备532。具体地，其他输入设备532可以包括但不限于物理键盘、功能键(比如音量控制按键、开关按键等)、轨迹球、鼠标、操作杆等中的一种或多种。
显示单元540可用于显示由用户输入的信息或提供给用户的信息以及终端的各种菜单。显示单元540可包括显示面板541，可选的，可以采用液晶显示器(Liquid Crystal Display，LCD)、有机发光二极管(Organic Light-EmittingDiode,OLED)等形式来配置显示面板541。进一步的，触控面板531可覆盖显示面板541，当触控面板531检测到在其上或附近的触摸操作后，传送给SoC 580以确定触摸事件的类型，随后SoC 580根据触摸事件的类型在显示面板541上提供相应的视觉输出。虽然在图5中，触控面板531与显示面板541是作为两个独立的部件来实现终端的输入和输入功能，但是在某些实施例中，可以将触控面板531与显示面板541集成而实现终端的输入和输出功能。
终端还可包括至少一种传感器550，比如光传感器、运动传感器以及其他传感器。具体地，光传感器可包括环境光传感器及接近传感器，其中，环境光传感器可根据环境光线的明暗来调节显示面板541的亮度，接近传感器可在终端移动到耳边时，关闭显示面板541和/或背光。作为运动传感器的一种，加速计传感器可检测各个方向上(一般为三轴)加速度的大小，静止时可检测出重力的大小及方向，可用于识别终端姿态的应用(比如横竖屏切换、相关游戏、磁力计姿态校准)、振动识别相关功能(比如计步器、敲击)等；至于终端还可配置的陀螺仪、气压计、湿度计、温度计、红外线传感器等其他传感器，在此不再赘述。
音频电路560、扬声器561，传声器562可提供用户与终端之间的音频接口。音频电路560可将接收到的音频数据转换后的电信号，传输到扬声器561，由扬声器561转换为声音信号输出；另一方面，传声器562将收集的声音信号转换为电信号，由音频电路560接收后转换为音频数据，再将音频数据输出SoC 580处理后，经RF电路510以发送给比如另一终端，或者将音频数据输出至存储器520以便进一步处理。
WiFi属于短距离无线传输技术，终端通过WiFi模块570可以帮助用户收发电子邮件、浏览网页和访问流式媒体等，它为用户提供了无线的宽带互联网访问。虽然图5示出了WiFi模块570，但是可以理解的是，其并不属于终端的必须构成，完全可以根据需要在不改变发明的本质的范围内而省略。
SoC 580是终端的控制中心，利用各种接口和线路连接整个终端的各个部分，通过运行或执行存储在存储器520内的软件程序和/或模块，以及调用存储在存储器520内的数据，执行终端的各种功能和处理数据，从而对终端进行整体监控。可选的，SoC 580可包括多个处理单元，例如CPU或者各种业务处理器；优选的，SoC 580可集成应用处理器和调制解调处理器，其中，应用处理器主要处理操作系统、用户界面和应用程序等，调制解调处理器主要处理无线通信。可以理解的是，上述调制解调处理器也可以不集成到SoC 580中。
终端还包括给各个部件供电的电源590(比如电池)，优选的，电源可以通过电源管理系统与SoC 580逻辑相连，从而通过电源管理系统实现管理充电、放电、以及功耗管理等功能。
尽管未示出，终端还可以包括摄像头、蓝牙模块等，在此不再赘述。
所属领域的技术人员可以清楚地了解到，为描述的方便和简洁，在上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详述的部分，可以参见其他实施例的相关描述。
需要说明的是，对于前述的各方法实施例，为了简单描述，故将其都表述为一系列的动作组合，但是本领域技术人员应该知悉，本申请并不受所描述的动作顺序的限制，因为依据本申请，某些步骤可以采用其他顺序或者同时进行。其次，本领域技术人员也应该知悉，说明书中所描述的实施例均属于优选实施例，所涉及的动作和模块并不一定是本申请所必须的。
在本申请所提供的几个实施例中，应该理解到，所揭露的系统，装置和方法，可以通过其它的方式实现。例如，以上所描述的装置实施例仅仅是示意性的，例如，所述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多个单元或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些接口，装置或单元的间接耦合或通信连接，可以是电性，机械或其它的形式。
所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本实施例方案的目的。
另外，在本申请各个实施例中的各功能单元可以集成在一个处理单元中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中。上述集成的单元既可以采用硬件的形式实现，也可以采用软件功能单元的形式实现。
所述集成的单元如果以软件功能单元的形式实现并作为独立的产品销售或使用时，可以存储在一个计算机可读取存储介质中。基于这样的理解，本申请的技术方案本质上或者说对现有技术做出贡献的部分或者该技术方案的全部或部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质中，包括若干指令用以使得一台计算机设备(可以是个人计算机，服务器，或者网络设备等)执行本申请各个实施例所述方法的全部或部分步骤。而前述的存储介质包括：U盘、移动硬盘、只读存储器(ROM，Read-OnlyMemory)、随机存取存储器(RAM，Random Access Memory)、磁碟或者光盘等各种可以存储程序代码的介质。
以上所述，以上实施例仅用以说明本申请的技术方案，而非对其限制；尽管参照前述实施例对本申请进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例技术方案的精神和范围。

Claims (11)

1.一种片上系统SoC，其特征在于，所述SoC包括中央处理器CPU、业务处理器、DDR控制器、DDR接口和展频时钟生成器，所述DDR控制器分别和所述CPU、所述业务处理器、所述展频时钟生成器以及所述DDR接口连接，所述业务处理器用于通过所述DDR控制器和所述DDR接口对与所述SoC耦合的DDR存储器进行访问，所述展频时钟生成器用于接收输入时钟频率，向所述DDR接口输出时钟频率；
所述SoC中还包括调频模块，所述调频模块分别与所述展频时钟生成器和所述CPU连接；
在所述业务处理器对所述DDR存储器的访问带宽发生变化时，所述CPU用于生成第一调频请求，并输出到所述调频模块，所述第一调频请求包括所述DDR接口当前工作的初始频率和第一目标频率；
所述调频模块用于：
根据所述第一调频请求，确定所述初始频率对应的所述展频时钟生成器的第一调频系数，以及所述第一目标频率对应的所述展频时钟生成器的第二调频系数；
获取预先确定的每次调整所述展频时钟生成器的调频系数的调整量和相邻两次调整的间隔时间，所述调整量对应的所述展频时钟生成器的频率调整值在所述展频时钟生成器内的锁相环的不失锁频率调整范围内，所述调整量对应的所述DDR接口的工作频率调整值在所述DDR接口中的延迟锁相环DLL的不失锁频率调整范围内，所述间隔时间在所述展频时钟生成器内的锁相环不失锁的时间范围以及所述DDR接口中的DLL的不失锁的时间范围内；
将所述展频时钟生成器的调频系数从所述第一调频系数依次渐变调整到所述第二调频系数，其中每次调整的幅度为所述调整量，两次调整之间的相隔时间长度为所述间隔时间。
2.根据权利要求1所述的SoC，其特征在于，在所述业务处理器对DDR存储器的访问带宽发生变化时，所述CPU具体用于获取所述初始频率，在预置的频率集合中确定所述第一目标频率，所述第一目标频率与所述访问带宽发生变化的方向相对应；根据所述初始频率和所述第一目标频率生成所述第一调频请求。
3.根据权利要求1或2所述的SoC，其特征在于，所述调频模块具体用于：
获取所述展频时钟生成器的输入频率，以及预先配置的所述DDR接口的工作频率和所述展频时钟生成器的输出频率之间的比例关系；
根据所述初始频率和所述比例关系，确定所述初始频率对应的所述展频时钟生成器的第一输出频率；
根据所述目标频率和所述比例关系，确定所述第一目标频率对应的所述展频时钟生成器的第二输出频率；
根据所述展频时钟生成器的输入频率，以及所述第一输出频率，确定所述初始频率对应的所述展频时钟生成器的第一调频系数；
根据所述展频时钟生成器的输入频率，以及所述第二输出频率，确定所述第一目标频率对应的所述展频时钟生成器的第二调频系数。
4.根据权利要求1至3中任一所述的SoC，其特征在于，在获取预先确定的每次调整所述展频时钟生成器的调频系数的调整量和每次调整的间隔时间之前，所述调频模块还用于：
获取所述展频时钟生成器内的锁相环的不失锁频率调整范围，所述DDR接口中的延迟锁相环DLL的不失锁频率调整范围，所述展频时钟生成器内的锁相环不失锁的时间范围以及所述DDR接口中的DLL的不失锁的时间范围；
确定所述调整量和所述间隔时间，所述调整量对应的所述展频时钟生成器的频率调整值在所述展频时钟生成器内的锁相环的不失锁频率调整范围，所述调整量对应的所述DDR接口的工作频率调整值在所述DDR接口中的延迟锁相环DLL的不失锁频率调整范围内，所述间隔时间在所述展频时钟生成器内的锁相环不失锁的时间范围以及所述DDR接口中的DLL的不失锁的时间范围内。
5.根据权利要求1至4中任一所述的SoC，其特征在于，
若所述第一目标频率无法满足所述业务处理器对DDR存储器的访问带宽发生的变化，所述CPU还用于生成第二调频请求，所述调频第二请求包括所述第一目标频率和第二目标频率；
所述调频模块还用于：
根据所述第二调频请求，确定所述第一目标频率对应的所述展频时钟生成器的第三调频系数；
根据所述第二调频系数，依次渐变调整所述展频时钟生成器的调频系数，直至达到所述第三调频系数，其中每次调整的幅度为所述调整量，两次调整之间的相隔时间长度为所述间隔时间。
6.一种调整频率的方法，其特征在于，应用于片上系统SoC，所述SoC包括中央处理器CPU、业务处理器、调频模块、展频时钟生成器和DDR接口，所述方法包括：
所述调频模块接收所述CPU发送的第一调频请求，所述第一调频请求为所述CPU在所述业务处理器对与所述SoC耦合的DDR存储器的访问带宽发生变化时所生成，且所述第一调频请求包括所述DDR接口当前工作的初始频率和第一目标频率；
所述调频模块根据所述第一调频请求，确定所述初始频率对应的所述展频时钟生成器的第一调频系数，以及所述第一目标频率对应的所述展频时钟生成器的第二调频系数；
所述调频模块获取预先确定的每次调整所述展频时钟生成器的调频系数的调整量和相邻两次调整的间隔时间，所述调整量对应的所述展频时钟生成器的频率调整值在所述展频时钟生成器内的锁相环的不失锁频率调整范围内，所述调整量对应的所述DDR接口的工作频率调整值在所述DDR接口中的延迟锁相环DLL的不失锁频率调整范围内，所述间隔时间在所述展频时钟生成器内的锁相环不失锁的时间范围以及所述DDR接口中的DLL的不失锁的时间范围内；
所述调频模块根据所述第一调频系数，依次渐变调整所述展频时钟生成器的调频系数，直至达到所述第二调频系数，其中每次调整的幅度为所述调整量，两次调整之间的相隔时间长度为所述间隔时间。
7.根据权利要求6所述的方法，其特征在于，在所述调频模块接收所述CPU发送的第一调频请求之前，所述方法还包括：
所述CPU获取所述初始频率，在预置的频率集合中确定所述第一目标频率，所述第一目标频率与所述访问带宽发生变化的方向相对应；
所述CPU根据所述初始频率和所述第一目标频率生成所述第一调频请求。
8.根据权利要求6或7所述的方法，其特征在于，所述根据所述第一调频请求，确定所述初始频率对应的所述展频时钟生成器的第一调频系数，以及所述第一目标频率对应的所述展频时钟生成器的第二调频系数，包括：
获取所述展频时钟生成器的输入频率，以及预先配置的所述DDR接口的工作频率和所述展频时钟生成器的输出频率之间的比例关系；
根据所述初始频率和所述比例关系，确定所述初始频率对应的所述展频时钟生成器的第一输出频率；
根据所述目标频率和所述比例关系，确定所述第一目标频率对应的所述展频时钟生成器的第二输出频率；
根据所述展频时钟生成器的输入频率，以及所述第一输出频率，确定所述初始频率对应的所述展频时钟生成器的第一调频系数；
根据所述展频时钟生成器的输入频率，以及所述第二输出频率，确定所述第一目标频率对应的所述展频时钟生成器的第二调频系数。
9.根据权利要求6至8中任一所述的方法，其特征在于，在所述调频模块获取预先确定的每次调整所述展频时钟生成器的调频系数的调整量和每次调整的间隔时间之前，所述方法还包括：
所述调频模块获取所述展频时钟生成器内的锁相环的不失锁频率调整范围，所述DDR接口中的延迟锁相环DLL的不失锁频率调整范围，所述展频时钟生成器内的锁相环不失锁的时间范围以及所述DDR接口中的DLL的不失锁的时间范围；
确定所述调整量和所述间隔时间，所述调整量对应的所述展频时钟生成器的频率调整值在所述展频时钟生成器内的锁相环的不失锁频率调整范围，所述调整量对应的所述DDR接口的工作频率调整值在所述DDR接口中的延迟锁相环DLL的不失锁频率调整范围内，所述间隔时间在所述展频时钟生成器内的锁相环不失锁的时间范围以及所述DDR接口中的DLL的不失锁的时间范围内。
10.根据权利要求6至9中任一所述的方法，其特征在于，若所述第一目标频率无法满足所述业务处理器对DDR存储器的访问带宽发生的变化，所述方法还包括：
所述CPU生成第二调频请求，所述调频第二请求包括所述第一目标频率和第二目标频率；
所述调频模块根据所述第二调频请求，确定所述第一目标频率对应的所述展频时钟生成器的第三调频系数；
所述调频模块根据所述第二调频系数，依次渐变调整所述展频时钟生成器的调频系数，直至达到所述第三调频系数，其中每次调整的幅度为所述调整量，两次调整之间的相隔时间长度为所述间隔时间。
11.一种终端，其特征在于，包括SoC和DDR存储器，所述SoC如权利要求1至5中任一所述的SoC，所述SoC中的DDR接口与所述DDR存储器连接。
CN201610200273.XA 2016-03-31 2016-03-31 一种调整频率的方法、片上系统及终端 Active CN105913868B (zh)

Priority Applications (3)

Application Number Priority Date Filing Date Title
CN201610200273.XA CN105913868B (zh) 2016-03-31 2016-03-31 一种调整频率的方法、片上系统及终端
EP17163763.0A EP3226145A1 (en) 2016-03-31 2017-03-30 Frequency adjustment method, system-on-chip, and terminal
US15/475,298 US9996104B2 (en) 2016-03-31 2017-03-31 Frequency adjustment method, System-On-Chip, and terminal

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201610200273.XA CN105913868B (zh) 2016-03-31 2016-03-31 一种调整频率的方法、片上系统及终端

Publications (2)

Publication Number Publication Date
CN105913868A true CN105913868A (zh) 2016-08-31
CN105913868B CN105913868B (zh) 2018-09-21

Family

ID=56744754

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201610200273.XA Active CN105913868B (zh) 2016-03-31 2016-03-31 一种调整频率的方法、片上系统及终端

Country Status (3)

Country Link
US (1) US9996104B2 (zh)
EP (1) EP3226145A1 (zh)
CN (1) CN105913868B (zh)

Cited By (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2018052712A1 (en) * 2016-09-13 2018-03-22 Apple Inc. Systems and methods for dynamically switching memory performance states
CN108124057A (zh) * 2017-12-15 2018-06-05 广东欧珀移动通信有限公司 电子装置内存的抗干扰方法及相关产品
CN109003638A (zh) * 2017-05-26 2018-12-14 爱思开海力士有限公司 半导体器件、半导体系统以及用于半导体系统的操作方法
CN109101073A (zh) * 2017-06-20 2018-12-28 深圳市中兴微电子技术有限公司 一种总线动态调频方法和总线动态调频装置
CN109101387A (zh) * 2018-08-15 2018-12-28 晶晨半导体（深圳）有限公司 Ddr模块的调试方法及系统
CN109656308A (zh) * 2018-12-18 2019-04-19 龙芯中科技术有限公司 一种频率配置的调整方法、装置、电子设备及存储介质
CN110120238A (zh) * 2018-02-07 2019-08-13 晨星半导体股份有限公司 控制存储器的电路及相关的方法
WO2019183785A1 (zh) * 2018-03-26 2019-10-03 华为技术有限公司 一种帧率调整方法及终端
CN107222696B (zh) * 2017-05-27 2019-11-12 四川长虹电器股份有限公司 一种液晶电视ddr和vbyone展频的设置系统和方法
CN110502065A (zh) * 2018-05-17 2019-11-26 瑞昱半导体股份有限公司 时钟管理电路及时钟管理方法
CN112269422A (zh) * 2020-10-10 2021-01-26 山东云海国创云计算装备产业创新中心有限公司 一种时钟发生电路以及展频测试系统
CN112835053A (zh) * 2020-12-31 2021-05-25 北京一径科技有限公司 激光雷达同步的方法和装置、电子设备和存储介质
CN113589916A (zh) * 2021-07-29 2021-11-02 维沃移动通信有限公司 内存的控制方法和装置
CN113589882A (zh) * 2020-04-30 2021-11-02 中科寒武纪科技股份有限公司 时钟频率的调整装置及相关产品
CN114020215A (zh) * 2021-11-02 2022-02-08 珠海全志科技股份有限公司 Ddr存储器频率调整方法、计算机装置及计算机可读存储介质

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102465162B1 (ko) * 2017-05-26 2022-11-10 에스케이하이닉스 주식회사 반도체 장치, 그를 포함하는 반도체 시스템 및 그 반도체 시스템의 동작 방법
TW201931360A (zh) * 2018-01-05 2019-08-01 晨星半導體股份有限公司 控制記憶體的電路及相關的方法
CN108599966A (zh) * 2018-03-13 2018-09-28 山东超越数控电子股份有限公司 一种网安设备功耗动态调整系统和方法
US11379157B2 (en) 2020-07-10 2022-07-05 Samsung Electronics Co., Ltd. Dynamic random access memory (DRAM) bandwidth increase without per pin bandwidth increase

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040090821A1 (en) * 2001-12-26 2004-05-13 Micron Technology, Inc. Multi-mode synchronous memory device and methods of operating and testing same
CN1762028A (zh) * 2003-03-20 2006-04-19 Arm有限公司 具有快速和慢速数据读取机构的存储系统
US20060233036A1 (en) * 2005-04-19 2006-10-19 Micron Technology, Inc. Power savings mode for memory systems
US20070234100A1 (en) * 2006-03-03 2007-10-04 Baker Paul A Method and apparatus for changing the clock frequency of a memory system
US20150033062A1 (en) * 2013-07-26 2015-01-29 Mediatek Inc. Apparatus and method for controlling controllable clock source to generate clock signal with frequency transition

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6671211B2 (en) * 2001-04-17 2003-12-30 International Business Machines Corporation Data strobe gating for source synchronous communications interface
TW563132B (en) * 2001-10-09 2003-11-21 Via Tech Inc Common DRAM controller supports double-data-rate and quad-data-rate memory
US6633185B2 (en) * 2001-10-16 2003-10-14 Altera Corporation PLL/DLL circuitry programmable for high bandwidth and low bandwidth applications
JP4450586B2 (ja) * 2003-09-03 2010-04-14 株式会社ルネサステクノロジ 半導体集積回路
US8112655B2 (en) * 2005-04-21 2012-02-07 Violin Memory, Inc. Mesosynchronous data bus apparatus and method of data transmission
US7734002B2 (en) * 2006-11-14 2010-06-08 Integrated Device Technology, Inc. Phase difference detector having concurrent fine and coarse capabilities
US8458429B2 (en) * 2006-12-31 2013-06-04 Texas Instruments Incorporated Memory controller idle mode
US8775839B2 (en) * 2008-02-08 2014-07-08 Texas Instruments Incorporated Global hardware supervised power transition management circuits, processes and systems
US20100005218A1 (en) * 2008-07-01 2010-01-07 International Business Machines Corporation Enhanced cascade interconnected memory system
JP5451012B2 (ja) * 2008-09-04 2014-03-26 ピーエスフォー ルクスコ エスエイアールエル Ｄｌｌ回路及びその制御方法
US8914589B2 (en) * 2008-09-22 2014-12-16 Infineon Technologies Ag Multi-port DRAM architecture for accessing different memory partitions
US9001607B2 (en) * 2009-08-19 2015-04-07 Samsung Electronics Co., Ltd. Method and design for high performance non-volatile memory
US8930597B1 (en) * 2010-06-02 2015-01-06 Altera Corporation Method and apparatus for supporting low-latency external memory interfaces for integrated circuits
US8824222B2 (en) * 2010-08-13 2014-09-02 Rambus Inc. Fast-wake memory
US8453096B2 (en) * 2011-01-28 2013-05-28 Lsi Corporation Non-linear common coarse delay system and method for delaying data strobe
US8643417B1 (en) * 2012-07-11 2014-02-04 Apple Inc. Method and apparatus to automatically scale DLL code for use with slave DLL operating at a different frequency than a master DLL
US20150106649A1 (en) * 2013-10-11 2015-04-16 Qualcomm Innovation Center, Inc. Dynamic scaling of memory and bus frequencies

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040090821A1 (en) * 2001-12-26 2004-05-13 Micron Technology, Inc. Multi-mode synchronous memory device and methods of operating and testing same
CN1762028A (zh) * 2003-03-20 2006-04-19 Arm有限公司 具有快速和慢速数据读取机构的存储系统
US20060233036A1 (en) * 2005-04-19 2006-10-19 Micron Technology, Inc. Power savings mode for memory systems
US20070234100A1 (en) * 2006-03-03 2007-10-04 Baker Paul A Method and apparatus for changing the clock frequency of a memory system
US20150033062A1 (en) * 2013-07-26 2015-01-29 Mediatek Inc. Apparatus and method for controlling controllable clock source to generate clock signal with frequency transition

Cited By (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2018052712A1 (en) * 2016-09-13 2018-03-22 Apple Inc. Systems and methods for dynamically switching memory performance states
US10175905B2 (en) 2016-09-13 2019-01-08 Apple Inc. Systems and methods for dynamically switching memory performance states
CN109003638A (zh) * 2017-05-26 2018-12-14 爱思开海力士有限公司 半导体器件、半导体系统以及用于半导体系统的操作方法
US11373698B2 (en) 2017-05-26 2022-06-28 SK Hynix Inc. Semiconductor device, semiconductor system including the same and operating method for a semiconductor system
CN109003638B (zh) * 2017-05-26 2022-07-08 爱思开海力士有限公司 半导体器件、半导体系统以及用于半导体系统的操作方法
CN107222696B (zh) * 2017-05-27 2019-11-12 四川长虹电器股份有限公司 一种液晶电视ddr和vbyone展频的设置系统和方法
CN109101073A (zh) * 2017-06-20 2018-12-28 深圳市中兴微电子技术有限公司 一种总线动态调频方法和总线动态调频装置
CN109101073B (zh) * 2017-06-20 2023-01-10 深圳市中兴微电子技术有限公司 一种总线动态调频方法和总线动态调频装置
CN108124057A (zh) * 2017-12-15 2018-06-05 广东欧珀移动通信有限公司 电子装置内存的抗干扰方法及相关产品
CN110120238B (zh) * 2018-02-07 2021-07-23 联发科技股份有限公司 控制存储器的电路及相关的方法
CN110120238A (zh) * 2018-02-07 2019-08-13 晨星半导体股份有限公司 控制存储器的电路及相关的方法
WO2019183785A1 (zh) * 2018-03-26 2019-10-03 华为技术有限公司 一种帧率调整方法及终端
CN111480336A (zh) * 2018-03-26 2020-07-31 华为技术有限公司 一种帧率调整方法及终端
US11404023B2 (en) 2018-03-26 2022-08-02 Huawei Device Co., Ltd. Frame rate adjustment method and terminal
CN111480336B (zh) * 2018-03-26 2021-08-13 华为技术有限公司 一种帧率调整方法及终端
CN110502065A (zh) * 2018-05-17 2019-11-26 瑞昱半导体股份有限公司 时钟管理电路及时钟管理方法
CN109101387A (zh) * 2018-08-15 2018-12-28 晶晨半导体（深圳）有限公司 Ddr模块的调试方法及系统
CN109656308B (zh) * 2018-12-18 2020-10-27 龙芯中科技术有限公司 一种频率配置的调整方法、装置、电子设备及存储介质
CN109656308A (zh) * 2018-12-18 2019-04-19 龙芯中科技术有限公司 一种频率配置的调整方法、装置、电子设备及存储介质
CN113589882A (zh) * 2020-04-30 2021-11-02 中科寒武纪科技股份有限公司 时钟频率的调整装置及相关产品
CN112269422A (zh) * 2020-10-10 2021-01-26 山东云海国创云计算装备产业创新中心有限公司 一种时钟发生电路以及展频测试系统
CN112835053A (zh) * 2020-12-31 2021-05-25 北京一径科技有限公司 激光雷达同步的方法和装置、电子设备和存储介质
CN113589916A (zh) * 2021-07-29 2021-11-02 维沃移动通信有限公司 内存的控制方法和装置
CN114020215A (zh) * 2021-11-02 2022-02-08 珠海全志科技股份有限公司 Ddr存储器频率调整方法、计算机装置及计算机可读存储介质

Also Published As

Publication number Publication date
US20170285682A1 (en) 2017-10-05
US9996104B2 (en) 2018-06-12
CN105913868B (zh) 2018-09-21
EP3226145A1 (en) 2017-10-04

Similar Documents

Publication Publication Date Title
CN105913868A (zh) 一种调整频率的方法、片上系统及终端
CN104243671B (zh) 音量调节方法、装置及电子设备
CN107396386A (zh) 信道检测方法及信道检测设备
US8326254B2 (en) Power management for a mobile communication device and method for use therewith
US7305569B2 (en) Apparatus, system and method for adjusting a set of actual power states according to a function depending on a set of desired power states
CN105847996A (zh) 一种视频播放方法及装置
CN103823626B (zh) 显示内容调节方法、装置和电子设备
KR100931030B1 (ko) 반도체 디바이스의 전력 소비를 관리하기 위한 방법 및장치
CN106662903B (zh) 使用开关的供电电压节点耦合
CN103631493B (zh) 图片显示方法、装置及电子设备
CN109992398A (zh) 资源管理方法、装置、移动终端及计算机可读存储介质
CN106776036A (zh) 一种资源分配方法及装置
CN105554522A (zh) 在群组内播放音频的方法、服务器及终端
CN104602100A (zh) 实现应用内视频、音频录制的方法及装置
CN107924225A (zh) 用于动态地调整存储器状态转变定时器的系统和方法
CN103713943B (zh) 基于终端原生操作系统的应用功能实现方法和装置
JP6363316B1 (ja) 複数のインターフェースによるメモリ空間へのコンカレントアクセス
CN108279861A (zh) 音量调节方法、装置及存储介质
CN103607431B (zh) 移动终端资源处理方法、装置和设备
CN108124057A (zh) 电子装置内存的抗干扰方法及相关产品
CN107153576A (zh) 一种内存资源的分配方法及终端设备
CN108834013A (zh) 一种可穿戴设备电量均衡方法及相关产品
CN105550316A (zh) 音频列表的推送方法及装置
US20150355660A1 (en) Enhanced core power reduction
CN110018885A (zh) 应用程序冻结方法、装置、存储介质和终端

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant