CN110502065A - 时钟管理电路及时钟管理方法 - Google Patents

Abstract

本发明公开一种时钟管理电路及时钟管理方法。时钟管理电路用于管理一计算电路的一时钟。该计算电路依据一中断信号改变一状态信号的电平。该时钟管理电路包含一延迟电路及一时钟调整电路。该延迟电路用来延迟该中断信号或该状态信号以产生一延迟信号。该时钟调整电路用来依据该延迟信号控制该时钟的频率由一第一频率变为一第二频率，使得该计算电路于该中断信号转换电平后先依据该时钟的该第一频率操作，再依据该时钟的该第二频率操作。该第二频率大于该第一频率。

Description

时钟管理电路及时钟管理方法

技术领域

本发明涉及时钟管理，尤其涉及用于高速电路的时钟管理电路及时钟管理方法。

背景技术

一般来说，计算电路因为时钟门控(clock gating，时钟闸控)的关系，在闲置状态(idle state)的功耗低于在工作状态(active state)的功耗。当计算电路从闲置状态切换至工作状态时，亦即当计算电路被唤醒(wake up)时，由于时钟门控的打开导致瞬间抽电，常有一个瞬间的电流峰值(亦即电流突波(current surge，电流浪涌))产生，导致计算电路所在的印刷电路板上的供电电压下降(IR drop)。而当印刷电路板上的供电电压的降幅超过容限值时，计算电路会出现非预期的行为，导致电路的功能失效。虽然可以在印刷电路板上增加电容来稳定供电电压，但增加电容亦会造成成本上升。因此本公开提出一种电路设计以减轻电流突波(亦即减轻供电电压下降)。

上述的计算电路例如是中央处理单元、中央处理单元的核心(core)、微控制器、微处理器等高速电路。工作状态亦可称为全速状态(full speed state)。闲置状态亦可称为静止状态或空载状态。

发明内容

鉴于现有技术的不足，本发明的一目的在于提供一种时钟管理电路及时钟管理方法，以降低电流突波。

本发明公开一种时钟管理电路，用于管理一计算电路的一时钟。该计算电路依据一中断信号改变一状态信号的电平(level，准位，位准)。该时钟管理电路包含一延迟电路及一时钟调整电路。该延迟电路用来延迟该中断信号或该状态信号以产生一延迟信号。该时钟调整电路耦接该计算电路及该延迟电路，用来依据该延迟信号控制该时钟的频率由一第一频率变为一第二频率，使得该计算电路于该中断信号转换电平后先依据该时钟的该第一频率操作，再依据该时钟的该第二频率操作。该第二频率大于该第一频率。

本发明还公开一种时钟管理方法，用于管理一计算电路的一时钟。该计算电路依据一中断信号改变一状态信号的电平。该时钟管理方法包含：延迟该中断信号或该状态信号以产生一延迟信号；以及依据该延迟信号控制该时钟的频率由一第一频率变为一第二频率，使得该计算电路于该中断信号转换电平后先依据该时钟的该第一频率操作，再依据该时钟的该第二频率操作。该第二频率大于该第一频率。

本发明还公开一种时钟管理电路，用于管理一计算电路的一时钟。该计算电路依据一中断信号改变一状态信号的电平。该时钟管理电路包含一时钟调整电路。该时钟调整电路耦接该计算电路，用来依据该状态信号控制该时钟的频率由一第一频率变为一第二频率，并依据该中断信号或该状态信号控制该时钟的频率由该第二频率变为该第一频率，使得该计算电路于该中断信号或该状态信号转换电平后先依据该时钟的该第二频率操作，再依据该时钟的该第一频率操作。该第一频率大于该第二频率。

本发明还公开一种时钟管理方法，用于管理一计算电路的一时钟。该计算电路依据一中断信号改变一状态信号的电平。该时钟管理方法包含：依据该状态信号控制该时钟的频率由一第一频率变为一第二频率；以及依据该中断信号或该状态信号控制该时钟的频率由该第二频率变为该第一频率，使得该计算电路于该中断信号或该状态信号转换电平后先依据该时钟的该第二频率操作，再依据该时钟的该第一频率操作。该第一频率大于该第二频率。

本发明还公开一种时钟管理方法，用于管理一计算电路的一时钟。该计算电路依据一中断信号改变一状态信号的电平。该时钟管理方法包含：当该状态信号为一第一电平时，给该计算电路提供一第一时钟；在该状态信号由该第一电平转换为一第二电平之后的一时间长度内，给该计算电路提供一第二时钟；当该时间长度结束时若该状态信号为该第二电平，给该计算电路提供一第三时钟；以及当该时间长度结束时若该状态信号为该第一电平，给该计算电路提供该第一时钟。该第二时钟的频率小于该第三时钟的频率。

通过在计算电路唤醒后的一段时间内给计算电路提供比工作状态的操作频率低的时钟，本发明的时钟管理电路及时钟管理方法可以在计算电路的唤醒期间降低计算电路的时钟的切换率(toggle rate，计时率)，以避免或减轻电流突波。相较于传统技术，本发明的时钟管理电路及时钟管理方法可以减少在印刷电路板上设置电容的数目，因此可以节省成本。

有关本发明的特征、实作与技术效果，兹配合附图作实施例详细说明如下。

附图说明

图1为本发明时钟管理电路的一实施例的功能方框图；

图2为本发明时钟管理方法的一实施例的流程图；

图3显示图1的各信号的时序图；

图4为本发明时钟调整电路的一种实施方式的电路图；

图5显示图4的各信号的时序图；

图6为本发明门控脉冲产生器的一种实施方式的电路图；

图7显示图6的各信号的时序图；

图8为本发明时钟管理电路的另一实施例的功能方框图；

图9为本发明时钟管理方法的另一实施例的流程图；以及

图10为本发明时钟管理方法的另一实施例的流程图。

符号说明

110、810 时钟管理电路

112 延迟电路

116、816 时钟调整电路

120 计算电路

CLK 工作时钟

SLP 状态信号

CLK_src 来源时钟

Intr 中断信号

DLY 延迟信号

SLP_st 状态信号

SV 供电电压

405 同步器

SEL 选择信号

410、420 逻辑电路

SLP_ps、DLY_ps、Div2_en、Div4_en 信号

430、470 或门(或闸)

440、670 多工器

450、620、640 D型触发器(D型正反器)

480、610 时钟门控单元

EN 门控脉冲

460、630 反相器

490 门控脉冲产生器

650 与门(及闸)

660 异或门(互斥或闸)

S210～S230、S910～S930、S1010～S1030 步骤

具体实施方式

以下说明内容的技术用语是参照本技术领域的习惯用语，如本说明书对部分用语有加以说明或定义，该部分用语的解释是以本说明书的说明或定义为准。

本发明的公开内容包含时钟管理电路及时钟管理方法。由于本发明的时钟管理电路所包含的部分元件单独而言可能为已知元件，因此在不影响该装置发明的充分公开及可实施性的前提下，以下说明对于已知元件的细节将予以省略。此外，本发明的时钟管理方法可通过本发明的时钟管理电路或其等效装置来执行，在不影响该方法发明的充分公开及可实施性的前提下，以下方法发明的说明将着重于步骤内容而非硬件。

在以下的说明中，以高电平代表致能(使能)，低电平代表非致能(非使能)。然而这只是一种实施或说明范例，非用以限定本发明。换句话说，在一些实施例中，亦可以低电平代表致能，高电平代表非致能。电平转换或逻辑电平转换代表一个信号由致能变为非致能，或由非致能变为致能。

图1是本发明时钟管理电路的一实施例的功能方框图。图2为本发明时钟管理方法的一实施例的流程图。图2的流程对应图1的电路。时钟管理电路110用于管理计算电路120的时钟，且包含延迟电路112及时钟调整电路116。计算电路120依据工作时钟CLK操作。状态信号SLP指示计算电路120操作于闲置状态或工作状态。举例来说，当计算电路120操作于工作状态时状态信号SLP为非致能，而当计算电路120操作于闲置状态时状态信号SLP为致能。

时钟调整电路116依据状态信号SLP调整工作时钟CLK的频率。详言之，当时钟调整电路116检测到计算电路120操作于工作状态(例如检测到状态信号SLP为非致能)时，时钟调整电路116使工作时钟CLK的频率等于来源时钟CLK_src的频率。当时钟调整电路116检测到计算电路120操作于闲置状态(例如检测到状态信号SLP为致能)时，时钟调整电路116使工作时钟CLK的频率低于来源时钟CLK_src的频率(步骤S210)。时钟调整电路116可以利用时钟门控(clock gating)技术调整工作时钟CLK的频率，而门控后的工作时钟CLK的工作周期(duty cycle)可以不是50％。因为计算电路120在闲置状态时的操作频率低于在工作状态时的操作频率，所以计算电路120在闲置状态的功耗比在工作状态的功耗低。

当计算电路120检测到中断信号Intr由非致能变成致能，计算电路120离开闲置状态并且进入工作状态，而状态信号SLP亦由致能变为非致能以反映中断信号Intr的状态转换。延迟电路112依据预设时间长度延迟中断信号Intr或状态信号SLP，进而产生延迟信号DLY(步骤S220)。接着时钟调整电路116依据延迟信号DLY将工作时钟CLK由低频切换为高频(例如停止时钟门控)，使得计算电路120于接收中断信号Intr后先以低频操作维持实质上预设时间长度的时间，再改为以高频操作(步骤S230)。需注意的是，因为状态信号SLP是否致能与中断信号Intr是否致能相关，因此延迟状态信号SLP实质上等效于延迟中断信号Intr。

图3显示图1的各信号的时序图。当时钟调整电路116检测到状态信号SLP致能时，其内部的状态信号SLP_st亦致能(如虚线箭头1所示)。时钟调整电路116依据致能的状态信号SLP_st门控来源时钟CLK_src，使工作时钟CLK的频率低于来源时钟CLK_src的频率(如虚线箭头2所示)(步骤S210)。之后当检测到中断信号Intr致能时，计算电路120使状态信号SLP由致能变为非致能(如虚线箭头3所示)。从中断信号Intr致能经过预设时间长度T1之后，延迟信号DLY也变为致能(如虚线箭头4所示)(步骤S220)。致能的延迟信号DLY使状态信号SLP_st变为非致能(如虚线箭头5所示)，促使时钟调整电路116将工作时钟CLK由低频切换为高频(如虚线箭头6所示)(步骤S230)。从中断信号Intr由非致能变为致能到计算电路120以高频或全速工作共经过T2的时间长度，且时间长度T2大于等于或实质上等于预设时间长度T1。换句话说，计算电路120于接收到中断信号Intr后先以低频操作维持大于等于或实质上等于预设时间长度T1的时间，再改为以高频操作(步骤S230)。

图3的最下方显示供电电压SV的变化。供电电压SV的第一个下降V1是因为计算电路120唤醒(亦即由闲置状态进入工作状态)，而第两个下降V2是因为计算电路120的工作时钟CLK由低频切换至高频。如果计算电路120被唤醒后立即以高频或全速工作，则第一个下降V1很可能使供电电压SV低于电路的容限值，造成电路发生错误。换句话说，本发明的机制可以有效防止电路发生错误。

在一些实施例中，延迟电路112可以由计时器或计数器实作。预设时间长度T1为可调，而且可以实质上等于或大于等于时间长度T3。时间长度T3是供电电压SV的第一段下降V1从开始到结束(恢复稳定时的电压)的约略时间。需注意的是，在一些实施例中，如果延迟电路112在步骤S220中延迟状态信号SLP，则延迟电路112不在状态信号SLP由非致能变为致能(亦即计算电路120由工作状态进入闲置状态)时延迟状态信号SLP，而是仅在状态信号SLP由致能变为非致能(亦即计算电路120由闲置状态进入工作状态)时延迟状态信号SLP。

图4为本发明时钟调整电路116的一种实施方式的电路图。图5显示图4的各信号的时序图。同步器405的功能在于使选择信号SEL、状态信号SLP及延迟信号DLY同步，以防止时序余裕(timing margin)不足；然而如果三者属于同一时钟域(clock domain)，则同步器405可以省略。逻辑电路410及逻辑电路420分别用来检测状态信号SLP及延迟信号DLY的电平转换(例如由非致能转换为致能)，逻辑电路410及逻辑电路420的动作原理为本技术领域技术人员所熟知，故不再赘述。如图5所示，状态信号SLP致能经过时间长度T4之后，信号SLP_ps致能(如虚线箭头7所示)；延迟信号DLY致能经过时间长度T5之后，信号DLY_ps致能(如虚线箭头8所示)。时间长度T4及时间长度T5为同步器405所制造的延迟，两者相等。

或门430、多工器440及D型触发器450共同决定状态信号SLP_st的电平。当信号SLP_ps及信号DLY_ps皆为非致能时，状态信号SLP_st的电平维持不变。当信号SLP_ps及信号DLY_ps的任一者致能时，状态信号SLP_st的电平随着状态信号SLP的电平变化(如虚线箭头9及10所示)。更明确地说，在虚线箭头9处，致能的状态信号SLP使得状态信号SLP_st由非致能变为致能；在虚线箭头10处，非致能的状态信号SLP使得状态信号SLP_st由致能变为非致能。

需注意的是，虚线箭头8及10所对应的时序变化反映预设时间长度T1结束。此时若状态信号SLP致能(亦即计算电路120在闲置状态)，则状态信号SLP_st致能以指示较低频率的工作时钟CLK(例如通过门控来源时钟CLK_src)可以被提供至计算电路120；此时若状态信号SLP非致能(如图5的P点所示，亦即计算电路120在工作状态)，则状态信号SLP_st非致能以指示较高频率的工作时钟CLK(例如通过提供来源时钟CLK_src)可以被提供至计算电路120。

时钟门控单元(integrated clock gating(ICG)cell)480依据状态信号SLP_st及门控脉冲EN门控来源时钟CLK_src。在本实施例中，工作时钟CLK为来源时钟CLK_src及或门470的输出信号的交集。换句话说，当状态信号SLP_st为低电平时，因为反相器460的作用，工作时钟CLK等于来源时钟CLK_src(亦实时钟门控单元未门控)。需注意的是，当信号DLY_ps及状态信号SLP皆致能时(亦即信号DLY_ps致能时计算电路120仍在闲置状态)，状态信号SLP_st为致能，使时钟门控单元480依据门控脉冲EN门控来源时钟CLK_src以降低工作时钟CLK的频率。门控脉冲产生器490依据来源时钟CLK_src、选择信号SEL及状态信号SLP_st产生门控脉冲EN。

图6为本发明门控脉冲产生器490的一种实施方式的电路图。图7显示图6的各信号的时序图。门控脉冲产生器490包含时钟门控单元610、D型触发器620、反相器630、D型触发器640、与门650、异或门660及多工器670。在本实施例中，时钟门控单元610的输出为来源时钟CLK_src及状态信号SLP_st的交集；换句话说，只有当状态信号SLP_st致能时，D型触发器620及D型触发器640才会依据来源时钟CLK_src动作。如图7所示，图6的电路依据时钟的负缘动作，但图7仅用于说明，而非用于限定本发明。本技术领域技术人员可以参考图7了解图6电路的动作原理，故不再赘述。信号bit0及信号bit1分别为D型触发器620及D型触发器640的输出。多工器670依据选择信号SEL选择信号Div4_en或信号Div2_en作为门控脉冲EN。虽然在此实施例中信号Div2_en及信号Div4_en的频率分别为来源时钟CLK_src的二分之一及四分之一(等效将来源时钟CLK_src分别以除数2及除数4除频)，但是本技术领域技术人员可以依据图6及图7的公开而实作不同的除数。

图8为本发明时钟管理电路的另一实施例的功能方框图。时钟管理电路810包含时钟调整电路816，且时钟调整电路816包含延迟电路112。时钟调整电路816依据中断信号Intr和/或状态信号SLP门控来源时钟CLK_src以调整工作时钟CLK的频率。图9为本发明时钟管理方法的另一实施例的流程图。图9的流程对应图8的电路。时钟调整电路816依据状态信号SLP将工作时钟CLK由高频切换为低频(步骤S910)。步骤S910的细节与步骤S210相似，故不再赘述。接着时钟调整电路816于检测到中断信号Intr和/或状态信号SLP发生电平转换后，控制延迟电路112(例如为一个计时器或计数器)计时预设时间长度T1(或计数到某一预设数值)(步骤S920)。接着，在步骤S930中，时钟调整电路816于该预设时间长度T1到达后，控制工作时钟CLK由低频切换为高频，使得计算电路120于中断信号Intr或状态信号SLP转换电平后先以低频操作维持大于等于或实质上等于预设时间长度T1的时间，再改为以高频操作。

因为参考中断信号Intr实质上等效于参考状态信号SLP，所以在一些实施例中，图1的时钟管理电路110及图8的时钟管理电路810可以不接收中断信号Intr。

图10为本发明时钟管理方法的另一实施例的流程图。在这个实施例中，时钟管理电路110及时钟管理电路810可以在计算电路120处于闲置状态时给计算电路120提供第一时钟(例如将工作时钟CLK控制为第一频率)(步骤S1010)，并且在前述的预设时间长度T1期间给计算电路120提供第二时钟(例如将工作时钟CLK控制为第二频率)(步骤S1020)。当预设时间长度T1结束时，如果计算电路120处于工作状态(步骤S1025为否)，则时钟管理电路110及时钟管理电路810给计算电路120提供第三时钟(例如将工作时钟CLK控制为第三频率)(步骤S1030)。当预设时间长度T1结束时，如果计算电路120处于闲置状态(步骤S1025为是)，则时钟管理电路110及时钟管理电路810给计算电路120提供第一时钟(回到步骤S1010)。第二时钟的频率小于第三时钟的频率，且大于等于第一时钟的频率。利用时钟门控来产生不同的频率的技巧为本技术领域技术人员所熟知，故不再赘述。

计算电路120可以是一个中央处理单元，或是中央处理单元的一个核心。本发明可以同时应用于多个核心，以分别调控或管理各个核心的时钟。

由于本技术领域技术人员可通过本公开的装置发明的公开内容来了解本公开的方法发明的实施细节与变化，因此，为避免赘文，在不影响该方法发明的公开要求及可实施性的前提下，重复的说明在此予以省略。请注意，前述图示中，元件的形状、尺寸、比例以及步骤的顺序等仅为示意，是供本技术领域技术人员了解本发明之用，非用以限制本发明。再者，前述实施例虽以计算电路为例，然此并非对本发明的限制，本技术领域人士可依本发明的公开适当地将本发明应用于其它类型的高速电路。

虽然本发明的实施例如上所述，然而所述实施例并非用来限定本发明，本技术领域技术人员可依据本发明的明示或隐含的内容对本发明的技术特征施以变化，凡所述变化均可能属于本发明所寻求的专利保护范围，换言之，本发明的专利保护范围须视本说明书的权利要求所界定者为准。

Claims (10)

1.一种时钟管理电路，用于管理一计算电路的一时钟，该计算电路依据一中断信号改变一状态信号的电平，该时钟管理电路包含：

一延迟电路，用来延迟该中断信号或该状态信号以产生一延迟信号；以及

一时钟调整电路，耦接该计算电路及该延迟电路，用来依据该延迟信号控制该时钟的频率由一第一频率变为一第二频率，使得该计算电路于该中断信号转换电平后先依据该时钟的该第一频率操作，再依据该时钟的该第二频率操作；

其中该第二频率大于该第一频率。

2.如权利要求1所述的时钟管理电路，其中该延迟电路延迟该中断信号或该状态信号一第一时间长度，该计算电路于该中断信号转换电平后依据该时钟的该第一频率操作一第二时间长度后，再依据该时钟的该第二频率操作，该第二时间长度等于该第一时间长度。

3.如权利要求1所述的时钟管理电路，其中该时钟调整电路还依据该状态信号控制该时钟的频率由该第二频率变为该第一频率。

4.一种时钟管理方法，用于管理一计算电路的一时钟，该计算电路依据一中断信号改变一状态信号的电平，该时钟管理方法包含：

延迟该中断信号或该状态信号以产生一延迟信号；以及

依据该延迟信号控制该时钟的频率由一第一频率变为一第二频率，使得该计算电路于该中断信号转换电平后先依据该时钟的该第一频率操作，再依据该时钟的该第二频率操作；

其中该第二频率大于该第一频率。

5.如权利要求4所述的时钟管理方法，其中该中断信号或该状态信号被延迟一第一时间长度，该计算电路于该中断信号转换电平后依据该时钟的该第一频率操作一第二时间长度后，再依据该时钟的该第二频率操作，该第二时间长度等于该第一时间长度。

6.一种时钟管理电路，用于管理一计算电路的一时钟，该计算电路依据一中断信号改变一状态信号的电平，该时钟管理电路包含：

一时钟调整电路，耦接该计算电路，用来依据该状态信号控制该时钟的频率由一第一频率变为一第二频率，并依据该中断信号或该状态信号控制该时钟的频率由该第二频率变为该第一频率，使得该计算电路于该中断信号或该状态信号转换电平后先依据该时钟的该第二频率操作，再依据该时钟的该第一频率操作，该第一频率大于该第二频率。

7.如权利要求6所述的时钟管理电路，其中该时钟调整电路包含：

一延迟电路，于该中断信号或该状态信号转换电平后，计时一时间长度；

其中该时钟调整电路于该时间长度到达后控制该时钟的频率由该第二频率变为该第一频率，并且该计算电路于该中断信号或该状态信号转换电平后依据该时钟的该第二频率操作的时间等于该时间长度。

8.一种时钟管理方法，用于管理一计算电路的一时钟，该计算电路依据一中断信号改变一状态信号的电平，该时钟管理方法包含：

依据该状态信号控制该时钟的频率由一第一频率变为一第二频率；以及

依据该中断信号或该状态信号控制该时钟的频率由该第二频率变为该第一频率，使得该计算电路于该中断信号或该状态信号转换电平后先依据该时钟的该第二频率操作，再依据该时钟的该第一频率操作；

其中该第一频率大于该第二频率。

9.一种时钟管理方法，用于管理一计算电路的一时钟，该计算电路依据一中断信号改变一状态信号的电平，该时钟管理方法包含：

当该状态信号为一第一电平时，给该计算电路提供一第一时钟；

在该状态信号由该第一电平转换为一第二电平之后的一时间长度内，给该计算电路提供一第二时钟；

当该时间长度结束时若该状态信号为该第二电平，给该计算电路提供一第三时钟；以及

当该时间长度结束时若该状态信号为该第一电平，给该计算电路提供该第一时钟；

其中该第二时钟的频率小于该第三时钟的频率。

10.如权利要求9所述的时钟管理方法，其中该第二时钟的频率大于等于该第一时钟的频率。