CN106292987B - 一种处理器掉电时序控制系统及方法 - Google Patents

Abstract

本发明公开了一种处理器掉电时序控制系统及方法，通过掉电检测电路实时检测处理器的供电电压，当供电电压低于预设阈值时，产生掉电触发信号；掉电控制电路与掉电检测电路相连，接收掉电触发信号后，经预设逻辑处理，将处理器控制在固定功耗的预设状态，以控制处理器内核电压的掉电速度。本发明所提供的处理器掉电时序控制系统及方法，当系统检测到电源掉电发生时，即刻将处理器置于一种确定的工作状态，消除由于掉电时处理器不同运行状态造成的内核电压功耗差异，使每一次处理器的内核电压掉电速度保持相同，保证最终的掉电时序符合要求。

Description

一种处理器掉电时序控制系统及方法

技术领域

本发明涉及处理器技术领域，特别是涉及一种处理器掉电时序控制系统及方法。

背景技术

现在的大规模集成电路如ARM、DSP、FPGA等处理器运行速度越来越快，相同工艺条件下消耗的功率也越来越大。为了降低功耗，这些处理器都会采用几种不同的供电电压，时钟频率比较高的内核VCC_Core采用低电压供电，时钟频率比较低的外围接口(VCC_RAM、VCC_IO等)采用高电压供电。为了保证处理器内部电路的安全，在上电和掉电过程中，这些电源必须遵守严格的先后顺序。这就要求使用者在设计供电电源时要进行必要的时序控制。

上电时，处理器从停止到运行，它的初始状态是确定的，控制起来相对容易。掉电时，供电电源被切断，系统中的储能电容开始为负载提供能量。随着能量的消耗，供电电压逐渐降低，直到电容中的能量消耗完毕，掉电过程结束。

相对于上电的时序控制来说，掉电过程中的时序控制情况要更为复杂。因为掉电发生时，处理器的工作状态是随机的，处理器可能在全速运行，也可能出于睡眠状态。不同的处理器工作状态会导致不同的掉电速度。在这种不确定的情况下，要保证一路电源相对另一路电源更快或更慢的掉电，控制起来相对较难。

现有的掉电控制方案一般只单纯的控制电源模块本身，使内核电压(VCC_Core)与外围接口电压(VCC_IO)按一定顺序断电，但不对处理器进行控制。也就是说只控制电源能量的提供者，不控制电源能量的消耗者。这样当处理器处于不同的工作状态时，内核电压的功耗大不相同，掉电速度也会有很大差异，这种差异有时会导致掉电顺序出错。

发明内容

本发明的目的是提供一种处理器掉电时序控制系统及方法，目的在于解决现有技术在电源掉电后，不能对内核电压以及外围接口电压的时序进行控制的问题。

为解决上述技术问题，本发明提供一种处理器掉电时序控制系统，包括：

掉电检测电路以及掉电控制电路；

其中，所述掉电检测电路用于实时检测处理器的供电电压，当所述供电电压低于预设阈值时，产生掉电触发信号；

所述掉电控制电路与所述掉电检测电路相连，用于接收所述掉电触发信号，经预设逻辑处理，将所述处理器控制在固定功耗的预设状态，以控制处理器内核电压的掉电速度。

可选地，所述掉电检测电路包括：

第一检测单元，用于检测所述供电电压的大小，当所述供电电压的大小低于所述预设阈值时，改变掉电触发信号的电平；

时序控制单元，用于根据所述掉电触发信号的变化，先后改变输入处理器内核电源、外围接口电源的使能信号的电平，关断对应的电源模块。

可选地，所述掉电控制电路包括：

逻辑电路，用于根据接收到的所述掉电触发信号，进行预设逻辑处理，以使所述处理器满足所述预设状态对应的工作条件要求。

可选地，所述预设逻辑处理包括：反相、延时、分压和/或电流放大处理。

可选地，所述预设状态包括复位状态或运行状态；其中，所述处理器内核电压在所述复位状态时比在所述运行状态时掉电速度慢。

可选地，通过对所述处理器的中断引脚INT或普通的GPIO引脚来实现对所述预设状态的切换。

本发明还提供了一种处理器掉电时序控制方法，包括：

实时检测处理器的供电电压；

当所述供电电压低于预设阈值时，产生掉电触发信号；

根据所述掉电触发信号，经预设逻辑处理，将所述处理器控制在固定功耗的预设状态，以控制处理器内核电压的掉电速度。

可选地，所述将所述处理器控制在固定功耗的预设状态，以控制处理器内核电压的掉电速度包括：

当要求处理器内核电压的掉电速度落后于处理器外围接口电压时，将所述处理器置于复位状态；

当要求处理器内核电压的掉电速度优先于处理器外围接口电压时，将所述处理器置于运行状态。

本发明所提供的处理器掉电时序控制系统及方法，通过掉电检测电路实时检测处理器的供电电压，当供电电压低于预设阈值时，产生掉电触发信号；掉电控制电路与掉电检测电路相连，接收掉电触发信号后，经预设逻辑处理，将处理器控制在固定功耗的预设状态，以控制处理器内核电压的掉电速度。本发明所提供的处理器掉电时序控制系统及方法，当系统检测到电源掉电发生时，即刻将处理器置于一种确定的工作状态，消除由于掉电时处理器不同运行状态造成的内核电压功耗差异，使每一次处理器的内核电压掉电速度保持相同，保证最终的掉电时序符合要求。

附图说明

为了更清楚的说明本发明实施例或现有技术的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单的介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本发明所提供的处理器掉电时序控制系统的一种具体实施方式的结构框图；

图2为本发明所提供的掉电检测电路的一种具体实施方式的示意图；

图3为本发明所提供的掉电控制电路的一种具体实施方式的示意图；

图4为处理器内核电压VCC_Core在不同工作状态下的掉电速度示意图；

图5为本发明实施例提供的处理器掉电时序控制方法的流程图。

具体实施方式

为了使本技术领域的人员更好地理解本发明方案，下面结合附图和具体实施方式对本发明作进一步的详细说明。显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

本发明所提供的处理器掉电时序控制系统的一种具体实施方式的结构框图如图1所示，该系统包括：

掉电检测电路100以及掉电控制电路200；

其中，所述掉电检测电路用于实时检测处理器的供电电压，当所述供电电压低于预设阈值时，产生掉电触发信号；

所述掉电控制电路与所述掉电检测电路相连，用于接收所述掉电触发信号，经预设逻辑处理，将所述处理器控制在固定功耗的预设状态，以控制处理器内核电压的掉电速度。

本发明所提供的处理器掉电时序控制系统，通过掉电检测电路实时检测处理器的供电电压，当供电电压低于预设阈值时，产生掉电触发信号；掉电控制电路与掉电检测电路相连，接收掉电触发信号后，经预设逻辑处理，将处理器控制在固定功耗的预设状态，以控制处理器内核电压的掉电速度。本发明所提供的处理器掉电时序控制系统，当系统检测到电源掉电发生时，即刻将处理器置于一种确定的工作状态，消除由于掉电时处理器不同运行状态造成的内核电压功耗差异，使每一次处理器的内核电压掉电速度保持相同，保证最终的掉电时序符合要求。

在上述实施例的基础上，掉电检测电路用来实时监测供电电压，当电压低到一定的程度时，即产生掉电触发信号，后面的时序控制电路根据此信号产生符合处理器要求的多路控制信号，控制各电源模块停止工作。具体地，本发明所提供的处理器掉电时序控制系统中，上述掉电检测电路100可以包括：

第一检测单元，用于检测所述供电电压的大小，当所述供电电压的大小低于所述预设阈值时，改变掉电触发信号的电平；

时序控制单元，用于根据所述掉电触发信号的变化，先后改变输入处理器内核电源、外围接口电源的使能信号的电平，关断对应的电源模块。

如图2本发明所提供的掉电检测电路的一种具体实施方式的示意图所示，U1用来监测输入电压DC_IN，一旦它低于某个设定值，即改变掉电触发信号EN_PowerSeque的电平。U2根据EN_PowerSeque的变化，先后改变输出EN_Vcore、EN_Vio两个电源使能信号的电平，关断电源模块U3、U4。处理器的供电电压VCC_Core、VCC_IO随即开始由电容C3-C7维持，随着负载的消耗，电压也不断下降，直到掉电过程结束。

掉电控制电路同时也接收到上述掉电触发信号，经过一定的逻辑处理，连接到处理器的相关引脚，将处理器控制到某种状态，如复位或睡眠状态。在这种工作状态下处理器的功耗为固定值，从而保证处理器内核电压掉电速度可控。作为一种具体实施方式，掉电控制电路可以包括：

逻辑电路，用于根据接收到的所述掉电触发信号，进行预设逻辑处理，以使所述处理器满足所述预设状态对应的工作条件要求。

如图3本发明所提供的掉电控制电路的一种具体实施方式的示意图所示，当掉电发生时，根据掉电检测电路产生的掉电触发信号EN_PowerSeque，经过一个逻辑电路(LogicCircuit)，将处理器控制在一个确定状态，在这种状态下VCC_Core的功耗也是确定的，从而保证处理器的VCC_Core的功耗在每一次掉电过程中保持一致。由于VCC_Core只供给处理器，没有其它用电设备，处理器的功耗就决定了VCC_Core这一路电源的掉电速度。

逻辑电路(Logic circuit)用于对掉电触发信号EN_PowerSeque进行必要的逻辑处理，包括但不限于反相，延时，分压，电流放大电路等，目的是使EN_PowerSeque信号经过处理后，满足处理器的工作条件要求。

需要指出的是，本申请实施例中预设状态包括复位状态或运行状态。图4描述了处理器内核电压VCC_Core在不同工作状态下的掉电速度。当处于复位状态(Reset)时，VCC_Core功耗较低，掉电速度较慢。当处于运行状态(Run)时，Vcc_core功耗较高，掉电速度较快。假设VCC_Core的电压降到Vil即被认为掉电过程结束，t1与t2就分别对应了两种工作状态下VCC_Core完成掉电所需要的时间。

上述的确定状态对处理器来说，可以是复位状态，也可以全速运行状态，这取决于不同处理器对VCC_Core与VCC_IO的掉电要求。

例如，如果要求处理器VCC_Core落后于VCC_IO掉电，那可以将处理器置于复位状态，此时VCC_Core停止运行，功耗最低，掉电过程最慢。这可以通过对处理器的Reset引脚施加控制来实现。

反之，如果要求VCC_Core先于VCC_IO掉电，那可以将处理器置于全速运行状态，此时VCC_Core全速运行，功耗最高，掉电过程最快。这可以通过对处理器的中断引脚INT或普通的GPIO引脚来实现。

下面对本发明实施例提供的处理器掉电时序控制方法进行介绍，下文描述的处理器掉电时序控制方法与上文描述的处理器掉电时序控制装置可相互对应参照。

图5为本发明实施例提供的处理器掉电时序控制方法的流程图，参照图5处理器掉电时序控制方法可以包括：

步骤S101：实时检测处理器的供电电压；

步骤S102：当所述供电电压低于预设阈值时，产生掉电触发信号；

步骤S103：根据所述掉电触发信号，经预设逻辑处理，将所述处理器控制在固定功耗的预设状态，以控制处理器内核电压的掉电速度。

在上述实施例的基础上，本发明所提供的处理器掉电时序控制方法中，将所述处理器控制在固定功耗的预设状态，以控制处理器内核电压的掉电速度的过程可以具体包括：

当要求处理器内核电压的掉电速度落后于处理器外围接口电压时，将所述处理器置于复位状态；

当要求处理器内核电压的掉电速度优先于处理器外围接口电压时，将所述处理器置于运行状态。

传统的掉电控制方案一般只单纯的控制电源模块本身，使内核电压与外围接口电压按一定顺序断电，但不对处理器进行控制。这样当处理器处于不同的工作状态时，内核电压的功耗大不相同，内核电压的掉电速度也会大不相同，这种差异有时会导致错误的掉电顺序。

本发明所提出的实现方案，当掉电发生时，既控制能量的提供者—电源模块，也控制能量的消耗者—处理器，使处理器的内核电压的掉电有规律进行，从而使内核电压与外围接口电压的掉电时序满足要求。

需要指出的是，本发明重点强调了控制处理器内核电压VCC_Core的掉电速度，对于外围接口电压(VCC_Ram,VCC_IO等)的掉电速度不做讨论。如果这些电源电压的掉电速度最终都能够被准确控制，正确的掉电顺序就能得到保证。

本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其它实施例的不同之处，各个实施例之间相同或相似部分互相参见即可。对于实施例公开的装置而言，由于其与实施例公开的方法相对应，所以描述的比较简单，相关之处参见方法部分说明即可。

专业人员还可以进一步意识到，结合本文中所公开的实施例描述的各示例的单元及算法步骤，能够以电子硬件、计算机软件或者二者的结合来实现，为了清楚地说明硬件和软件的可互换性，在上述说明中已经按照功能一般性地描述了各示例的组成及步骤。这些功能究竟以硬件还是软件方式来执行，取决于技术方案的特定应用和设计约束条件。专业技术人员可以对每个特定的应用来使用不同方法来实现所描述的功能，但是这种实现不应认为超出本发明的范围。

结合本文中所公开的实施例描述的方法或算法的步骤可以直接用硬件、处理器执行的软件模块，或者二者的结合来实施。软件模块可以置于随机存储器(RAM)、内存、只读存储器(ROM)、电可编程ROM、电可擦除可编程ROM、寄存器、硬盘、可移动磁盘、CD-ROM、或技术领域内所公知的任意其它形式的存储介质中。

以上对本发明所提供的处理器掉电时序控制系统及方法进行了详细介绍。本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想。应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以对本发明进行若干改进和修饰，这些改进和修饰也落入本发明权利要求的保护范围内。

Claims (7)

1.一种处理器掉电时序控制系统，其特征在于，包括：

掉电检测电路以及掉电控制电路；

其中，所述掉电检测电路用于实时检测处理器的供电电压，当所述供电电压低于预设阈值时，产生掉电触发信号；

所述掉电控制电路与所述掉电检测电路相连，用于接收所述掉电触发信号，经预设逻辑处理，将所述处理器控制在固定功耗的预设状态，以控制处理器内核电压的掉电速度；

所述预设状态包括复位状态或运行状态；其中，所述处理器内核电压在所述复位状态时比在所述运行状态时掉电速度慢。

2.如权利要求1所述的处理器掉电时序控制系统，其特征在于，所述掉电检测电路包括：

第一检测单元，用于检测所述供电电压的大小，当所述供电电压的大小低于所述预设阈值时，改变掉电触发信号的电平；

时序控制单元，用于根据所述掉电触发信号的变化，先后改变输入处理器内核电源、外围接口电源的使能信号的电平，关断对应的电源模块。

3.如权利要求1或2所述的处理器掉电时序控制系统，其特征在于，所述掉电控制电路包括：

逻辑电路，用于根据接收到的所述掉电触发信号，进行预设逻辑处理，以使所述处理器满足所述预设状态对应的工作条件要求。

4.如权利要求3所述的处理器掉电时序控制系统，其特征在于，所述预设逻辑处理包括：反相、延时、分压和/或电流放大处理。

5.如权利要求4所述的处理器掉电时序控制系统，其特征在于，通过对所述处理器的中断引脚INT或普通的GPIO引脚来实现对所述预设状态的切换。

6.一种处理器掉电时序控制方法，其特征在于，包括：

实时检测处理器的供电电压；

当所述供电电压低于预设阈值时，产生掉电触发信号；

根据所述掉电触发信号，经预设逻辑处理，将所述处理器控制在固定功耗的预设状态，以控制处理器内核电压的掉电速度；

所述预设状态包括复位状态或运行状态；其中，所述处理器内核电压在所述复位状态时比在所述运行状态时掉电速度慢。

7.如权利要求6所述的处理器掉电时序控制方法，其特征在于，所述将所述处理器控制在固定功耗的预设状态，以控制处理器内核电压的掉电速度包括：

当要求处理器内核电压的掉电速度落后于处理器外围接口电压时，将所述处理器置于复位状态；

当要求处理器内核电压的掉电速度优先于处理器外围接口电压时，将所述处理器置于运行状态。