CN116225153A - 芯片时钟管理方法、装置及芯片、电子设备 - Google Patents
芯片时钟管理方法、装置及芯片、电子设备 Download PDFInfo
- Publication number
- CN116225153A CN116225153A CN202211726163.9A CN202211726163A CN116225153A CN 116225153 A CN116225153 A CN 116225153A CN 202211726163 A CN202211726163 A CN 202211726163A CN 116225153 A CN116225153 A CN 116225153A
- Authority
- CN
- China
- Prior art keywords
- clock
- functional module
- module
- functional
- sub
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000007726 management method Methods 0.000 title claims abstract description 37
- 238000000034 method Methods 0.000 claims abstract description 32
- 230000002776 aggregation Effects 0.000 claims abstract description 26
- 238000004220 aggregation Methods 0.000 claims abstract description 26
- 230000002618 waking effect Effects 0.000 claims description 5
- 230000006870 function Effects 0.000 description 21
- 238000013461 design Methods 0.000 description 16
- 238000010586 diagram Methods 0.000 description 12
- 239000000872 buffer Substances 0.000 description 4
- 230000008569 process Effects 0.000 description 3
- 230000009286 beneficial effect Effects 0.000 description 2
- 230000009471 action Effects 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 238000004590 computer program Methods 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 238000012938 design process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000017525 heat dissipation Effects 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
- 239000002699 waste material Substances 0.000 description 1
- 238000004804 winding Methods 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
- G06F1/10—Distribution of clock signals, e.g. skew
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Manipulation Of Pulses (AREA)
Abstract
本申请涉及芯片技术领域，公开了一种芯片时钟管理方法、装置及芯片、电子设备。该芯片包括时钟源、多层级时钟门控、至少一个功能模块、至少一个子功能模块及至少一个集合模块，其中，功能模块包括所述子功能模块，集合模块包括所述功能模块。本申请可以根据子功能模块的工作状态，通过所述多层级时钟门控控制功能模块的时钟，根据功能模块的工作状态，通过所述多层级时钟门控控制集合模块的时钟，根据集合模块的工作状态，通过所述多层级时钟门控控制时钟源。本申请能够按系统功能模块的层次划分时钟门控，实现逐层控制管理功能模块的时钟门控，在不影响芯片性能的情况下，有效地降低芯片时钟树上的功耗，从而降低了芯片的功耗。
Description
技术领域
本申请涉及芯片技术领域，具体涉及一种芯片时钟管理方法、装置及芯片、电子设备。
背景技术
随着芯片设计工艺的不断更新迭代，芯片规模越来越大，芯片功耗问题也愈加重要，过高的功耗不仅对芯片内部电路高温稳定工作状态提出更高要求，而且对于封装散热和外部电源系统也提出更为严格要求。
目前，相关技术对于芯片功耗的控制的一种方式是：通过优化电路设计，时钟频率切换以及综合工具优化功耗，优化电路设计和综合工具优化功耗的方式往往和具体设计功能相关，每个芯片设计差别较大；时钟工作频率在设计方案里面需要根据性能需求设定最高工作频率，往往性能指标确定后时钟频率也就固定了，只能按照当前电路是否工作或是否满负荷来决定降低或关闭时钟，这也是对动态功耗有直接影响，电路固定的情况下，时钟频率越低动态功耗就会越小。另一种方式是通过CPU控制开关或更改时钟频率，以及通过硬件电路自动开关，其中通过硬件电路自动开关对于动态功耗控制更加及时，且对性能影响较小；然而，对于硬件自动开关时钟或动态时钟变频，传统设计中往往只会在一些功能电路局部实现且实现方式也会有差异，这样很难从时钟根节点完全关闭时钟，功耗优化效果有限。
因此，如何在不影响芯片性能的情况下，有效的降低芯片的功耗具有重要意义。
发明内容
本申请实施方式主要解决目前芯片功耗大的技术问题，以实现在不影响芯片性能的情况下，有效降低芯片功耗的目的。
为解决上述技术问题，本申请实施方式采用的一个技术方案是：提供一种芯片时钟管理方法，所述芯片包括时钟源、多层级时钟自动门控、至少一个功能模块、至少一个子功能模块以及至少一个集合模块，所述功能模块包括至少一个所述子功能模块，所述集合模块包括至少一个所述功能模块；
所述方法包括：根据所述子功能模块的工作状态，通过所述多层级时钟门控控制所述功能模块的时钟；根据所述功能模块的工作状态，通过所述多层级时钟门控控制所述集合模块的时钟；根据所述集合模块的工作状态，通过所述多层级时钟门控控制所述时钟源。
可选地，所述根据所述子功能模块的工作状态，通过所述多层级时钟门控控制所述功能模块的时钟，包括：当所述子功能模块都处于非工作状态时，控制所述功能模块的时钟关闭。
可选地，所述根据所述功能模块的工作状态，通过所述多层级时钟门控控制所述集合模块的时钟，包括：当所述功能模块都处于非工作状态时，控制所述集合模块的时钟关闭。
可选地，所述根据所述集合模块的工作状态，通过所述多层级时钟门控控制所述时钟源，包括：当所述集合模块都处于非工作状态时，控制所述时钟源的关闭。
可选地，所述方法还包括：当任一所述子功能模块或所述功能模块接收到其它子功能模块或所述功能模块发送的数据流时，
所述子功能模块的时钟、所述子功能模块所在的所述功能模块的时钟、及所述功能模块所在的时钟源被依次唤醒，
或者所述功能模块及其所在的时钟源被依次唤醒。
可选地，所述方法还包括：所述功能模块或所述时钟源通过所述子功能模块或所述功能模块发送的信号强度，判断是否关闭所述功能模块的时钟或所述时钟源。
可选地，当所述时钟源包括至少两个时，所述方法还包括：通过非关闭状态的所述时钟源向待唤醒的所述时钟源发送唤醒命令，以唤醒待唤醒的所述时钟源；或者通过非关闭状态的所述时钟源所在的所述功能模块或子功能模块发送的数据流唤醒待唤醒的所述时钟源。
为解决上述技术问题，本申请实施方式采用的另一个技术方案是：提供一种芯片时钟管理装置，所述芯片包括时钟源、多层级时钟门控、至少一个功能模块、至少一个子功能模块以及至少一个集合模块，所述功能模块包括至少一个所述子功能模块，所述集合模块包括至少一个所述功能模块；
所述装置包括：第一控制模块，用于根据所述子功能模块的工作状态，通过所述多层级时钟门控控制所述功能模块的时钟；第二控制模块，用于根据所述功能模块的工作状态，通过所述多层级时钟门控控制所述集合模块的时钟；第三控制模块，用于根据所述集合模块的工作状态，通过多少多层级时钟门控控制所述时钟源。
为解决上述技术问题，本申请实施方式采用的又一个技术方案是：提供一种芯片，包括：至少一个处理器；以及，与所述至少一个处理器通信连接的存储器；其中，所述存储器存储有可被所述至少一个处理器执行的指令，以使所述至少一个处理器执行如上所述的芯片时钟管理方法。
为解决上述技术问题，本申请实施方式采用的还一个技术方案是：提供一种电子设备，包括如上所述的芯片。
本申请实施例提供的芯片时钟管理方法、装置及芯片、电子设备，通过在芯片的系统模块设计阶段，考虑每一功能模块的功耗问题，具体通过设计时钟源、多层级时钟门控、至少一个功能模块、至少一个子功能模块以及至少一个集合模块，该至少一个功能模块包括至少一个所述子功能模块；该集合模块包括至少一个所述功能模块；其中可以根据子功能模块的工作状态，通过所述多层级时钟门控控制功能模块的时钟，根据功能模块的工作状态，通过所述多层级时钟门控控制集合模块的时钟，还可以根据集合模块的工作状态，通过所述多层级时钟门控控制时钟源。由此，按照系统时钟结构划分各个模块的时钟管理单元，每个子功能模块的本地时钟是否关闭由子功能模块的工作状态决定，每个功能模块的本地时钟是否关闭由其包括的子功能模块的工作状态决定，时钟源的关闭或打开由其对应的全部集合模块的工作状态共同决定。本申请提供的实施方式能够按系统功能模块的层次划分时钟门控，实现逐层控制管理功能模块的时钟门控，可以准确的控制各个分支上的时钟门控的开、关，而且通过时钟源可以实现从源头关闭时钟，因此，本申请的实施方式能够在不影响芯片性能的情况下，有效地降低芯片时钟树上的功耗，从而降低了芯片的功耗。
附图说明
一个或多个实施例通过与之对应的附图进行示例性说明，这些示例性说明并不构成对实施例的限定，附图中具有相同参考数字标号的元件表示为类似的元件，除非有特别申明，附图中的图不构成比例限制。
图1是本申请实施例提供的一种芯片时钟管理系统的结构示意图；
图2是本申请实施例提供的多个所述时钟门控CGC控制的功能模块与所述时钟自动门控AGC控制的时钟源互联的逻辑关系示意图；
图3是本申请实施例提供的基于不同AGC管理的时钟域实现其中一时钟源唤醒的示意图；
图4是本申请实施例提供的一种芯片时钟管理方法的流程图；
图5是本申请实施例提供的一种芯片时钟管理装置的结构示意图；
图6是本申请实施例提供的一种芯片的结构示意图。
具体实施方式
为了使本申请的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本申请进行进一步详细说明。应当理解，此处所描述的具体实施例仅用以解释本申请，并不用于限定本申请。需要说明的是，如果不冲突，本申请实施例中的各个特征可以相互组合，均在本申请的保护范围之内。另外，虽然在装置示意图中进行了功能模块的划分，在通路图中示出了逻辑顺序，但是在某些情况下，可以以不同于装置示意图中的模块划分，或通路图中的顺序执行所示出或描述的步骤。
除非另有定义，本说明书所使用的所有的技术和科学术语与属于本申请的技术领域的技术人员通常理解的含义相同。在本申请的说明书中所使用的术语只是为了描述具体的实施方式的目的，不是用于限制本申请。本说明书所使用的术语“和/或”包括一个或多个相关的所列项目的任意的和所有的组合。
芯片设计时，芯片上需要集成多个功能模块并实现功能模块之间的通信，而时钟信号(即时钟)是功能模块工作的基础。在芯片的物理设计中，其中最关键的一个部分是生产出的芯片能否满足时序要求，因而时钟的设计在整个芯片的设计中占据极重要的地位。由于工艺的提升而造成不确定性对时钟的干扰越来越多，时钟树的功耗在芯片总功耗中占据的较多，因此，建立一个符合时序要求并且低功耗的时钟结构是很有必要的。
基于此，本申请实施例提供的芯片时钟管理方法、装置、芯片以及电子设备，在芯片设计初期按照模块的功能要求设计时钟结构，并同时加入低功耗功能，根据设计的时钟结构生成时钟树后，该低功耗功能能够在后端生成的时钟树上实现。该低功耗功能的实现主要是通过将各个功能模块按照功能和系统时钟结构分层进行统一化时钟开关管理，能够动态控制底层功能模块的时钟开关，也能够动态控制多个功能模块局部和全局的时钟开关，从而有效的降低了各个层次时钟树上的时钟功耗。
下面结合附图和具体实施例来说明本申请实施例的芯片时钟管理方法。
请参阅图1，图1是本申请实施例提供的一种芯片时钟管理系统的结构示意图。所述芯片时钟管理方法可应用于该芯片时钟管理系统。如图1所示，该芯片时钟管理系统包括一个时钟源，以及该时钟源下面对应的集合模块(block)1和集合模块(block)2，block1包括功能模块A和功能模块B，block2包括功能模块C以及功能模块D。功能模块A包括子功能模块1、子功能模块2和子功能模块3，功能模块B包括子功能模块1和子功能模块2，功能模块C包括子功能模块1，功能模块D包括子功能模块1。全部的功能模块根据芯片设计时模块的功能需求形成一种树的结构。其中，时钟源作为block1和block2的时钟根节点，用于管理block1和block2对应的时钟。通过该时钟源能够从时钟根节点关闭时钟，当block1和block2对应的时钟树上插入大量buffer时，通过关闭该时钟源，能够避免时钟树上的buffer造成的功耗浪费。
在本申请实施例中，除了所述时钟源，还设计了时钟门控(Clock Gate Control，CGC)，该时钟门控用于控制其对应的功能模块的时钟的开启或关闭。如图1所示，block1和block2分别包括其各自对应的时钟门控，block1通过其对应的时钟门控可以控制功能模块A和功能模块B的时钟开启或关闭，block2通过其对应的时钟门控可以控制功能模块C和功能模块D的时钟开启或关闭。当block1的时钟门控为关闭状态时，block1下面的功能模块A和功能模块B的时钟都为关闭状态，当block1的时钟门控为开启状态时，block1下面的功能模块A和功能模块B的时钟状态由其各自对应的时钟门控决定。当block2的时钟门控为关闭状态时，block2下面的功能模块C和功能模块D的时钟都为关闭状态，当block2的时钟门控为开启状态时，block2下面的功能模块C和功能模块D的时钟状态由其各自对应的时钟门控决定。
其中，功能模块A、功能模块B、功能模块C以及功能模块D也分别包括其各自对应的时钟门控，通过功能模块对应的时钟门控可以管理其下面包含的子功能模块的时钟开启或关闭。比如，功能模块A的时钟门控可以管理其对应的子功能模块1、子功能模块2以及子功能模块3的时钟开启或关闭。当功能模块A的时钟门控为关闭状态时，其对应的子功能模块1、子功能模块2和子功能模块3的时钟为关闭状态；当功能模块A的时钟门控为开启状态时，其对应的子功能模块1、子功能模块2和子功能模块3的时钟状态由其各自对应的时钟门控决定。同理，功能模块B、功能模块C以及功能模块D的时钟状态管理可参考功能模块A。
其中，功能模块下面的每一子功能模块也都包括其各自对应的时钟门控。比如，功能模块A包含的子功能模块1、子功能模块2以及子功能模块3都各自包含其对应的时钟门控，该时钟门控用于控制其对应的子功能模块的时钟状态。
所述时钟状态由其对应的功能模块的工作状态决定，如果功能模块为工作状态，则其对应的时钟状态是开启状态，如果功能模块为非工作状态，则其对应的时钟状态是关闭状态。多个功能模块的工作状态或非工作状态可以共同决定其对应的block的时钟状态，多个block的工作状态或非工作状态可以共同决定其对应的时钟源的状态。
具体地，请参阅图2，图2是本申请实施例提供的多个所述时钟门控CGC控制的功能模块与所述时钟自动门控AGC控制的时钟源互联的逻辑关系示意图。如图2所示，当CGC0、CGC1、CGC2都处于非工作状态时，且AGC没有被外部主动唤醒，则AGC控制的时钟源自动关闭。其中，还可以通过接收到的信号强度来确定是否关闭时钟，比如功能模块可以通过其对应的子功能模块发送的信号强度，判断是否关闭功能模块的时钟，又比如时钟源可以通过其对应的功能模块发送的信号强度，判断是否关闭时钟源，具体地，例如如图2所示，active_xxx信号为高表示当前function或模块处于工作状态，不能关闭时钟；active_xxx信号从高变为低时表示当前function或模块进入空闲状态可以关闭时钟。在图2中，ready表示当前时钟已经稳定，function或模块看到这个信号拉高后才能接收或发送信号。CGG与AGC之间的连接信号包括csysack、csysreq和cactive，csysack表示AGC提供的时钟已经到达CGC并正确采样到csysreq信号；csysreq表示AGC主动唤醒CGC，csysreq拉高表示AGC已经提供时钟；cactive表示当前AGC下面任何一个CGC管理的function或模块正在工作，此时AGC不能关闭时钟源。
本申请实施例还示出了功能模块的层级关系，根据该层级关系可以划分时钟控制级别。比如，图1中所示的Level-3、Level-2、Level-1、Level-S1。Level-3是最高层级，其通过时钟自动门控(Auto-Gate-Control，AGC)来关闭时钟源，当block1和block的模块逻辑都是非工作状态时，则时钟源可以关闭，通过Level-3可以实现从源头关闭时钟反转从而降低功耗，该源头可以是PLL(Phase-Locked Loop，锁相环)或者其分支。Level-2是比Level-3低一层级的时钟控制模式，其通过block对应的时钟门控来关闭该block的时钟，通过Level-2的时钟门控可以有效的关闭block内部时钟树上的buffer功耗。Level-1是比Level-2低一层级的时钟控制模式，其通过功能模块对应的时钟门控来关闭该功能模块的时钟，通过Level-1的时钟门控可以有效的关闭该功能模块对应的子功能模块内部时钟树上的buffer功耗。Level-S1是比Level-1更细的逻辑区域使用管理模式，即当时钟打开有外部其它模块触发唤醒为Level-S1，其通过子功能模块对应的时钟门控来关闭该子功能模块的时钟，通过Level-S1可以关闭各个子功能模块时钟反转从Level-S1而降低功耗。需要说明的是，图1中示出的Level-3、Level-2、Level-1、Level-S1仅作为一种示例，而不应该限制时钟控制级别的划分方式，可以知道的，还可以根据系统模块的层级关系设计更多或更少时钟控制级别。
在本申请实施例中，还可以根据上述设置的时钟控制层级关系来唤醒功能模块。当需要唤醒所述功能模块时，可以发送唤醒请求，根据所述唤醒请求确定待唤醒的功能模块，并获取所述待唤醒的功能模块对应的时钟源，根据所述时钟源控制所述待唤醒的功能模块对应的时钟门控开启。所述发送唤醒请求可以是同一功能模块内部的子功能模块之间发送该唤醒请求，也可以是外部模块发送该唤醒请求，该唤醒请求包含了待唤醒的功能模块的标识，以及待唤醒功能模块在时钟结构中其对应的时钟源，唤醒该功能模块具体是将其对应的时钟打开，该打开的时钟与其对应的时钟门控和时钟源关联。例如，图1中功能模块A内部的子功能模块的时钟唤醒可以来自于功能模块A内部的其他子功能模块，或者功能模块A外部其他模块，唤醒该子功能模块时，主要取决于功能模块A数据流来源的上一级模块，比如，功能模块B整个时钟关闭时，功能模块A的子功能模块通过数据流唤醒功能模块B内部的子功能模块1，从而唤醒了功能模块B的Level-1时钟门控。又比如，功能模块A内部的子功能模块1的时钟关闭时，功能模块A内部的子功能模块2通过数据流唤醒子功能模块1，从而唤醒了子功能模块1的Level-S1时钟门控。又比如，block1整个时钟关闭时，block2内部的功能模块C通过数据流唤醒block1内部的功能模块A，从而唤醒了block1的Level-2时钟门控。以此类推，可以通过时钟门控CGC的多级互联实现不同等级的时钟自动开关。
上述每一级的时钟门控可采用统一设计，时钟门控之间可以相互串联或并联，从而实现对各个功能模块的灵活控制，同时也方便与时钟自动门控AGC互联。
在本申请实施例中，基于一个时钟源对应的时钟结构，以及功能模块的层级关系，设计出了各个子功能模块、功能模块、block间的时钟开关的相互关系，每个层级可以按照模块的当前工作状态选择全部或部分关闭时钟，从而不仅降低了各个模块内部时钟功耗，而且能够有效降低各个层次数据树绕线带来的功耗。
需要说明的是，图1是本申请实施例提供的一种芯片时钟管理系统的示例，根据芯片的具体结构设计，还可以以其他形式呈现出不同的芯片时钟管理系统。比如，在一些实施例中，芯片还可以包括多个时钟源，该多个时钟源中的每一时钟源包括类似于图1所示的至少一个block，该至少一个block中的每一block包括至少一个功能模块，该至少一个功能模块中的每一功能模块包括至少一个子功能模块，并且可参考上述实施例划分时钟控制级别，即类似于Level-3、Level-2、Level-1、Level-S1的方式实现分层控制各个模块的时钟。
在一些实施例中，当所述时钟源包括至少两个时，可以根据数据流的路径唤醒不同的AGC对应的时钟源。如图3所示，当数据流从左边AGC管理时钟域的function或模块流向右边AGC管理时钟域的function或模块时，可以采样下述方式唤醒右边AGC的时钟源。
一种方式是：从所述至少两个时钟源中获取处于非关闭状态的时钟源，其中，该非关闭状态的时钟源对应的功能模块向待唤醒的功能模块发送数据流；通过所述非关闭状态的时钟源向所述待唤醒的功能模块对应的时钟源发送唤醒命令，以唤醒所述待唤醒的功能模块对应的时钟源。本实施例可以通过两个AGC之间触发方式唤醒，如图3所示，可通过左边AGC发送唤醒信号至右边AGC，从而开启右边AGC对应的时钟源。
另一种方式是：当接收到唤醒请求时，根据所述唤醒请求确定待唤醒的功能模块；从所述至少两个时钟源中获取处于非关闭状态的时钟源其中，该非关闭状态的时钟源对应的功能模块向待唤醒的功能模块发送数据流；通过所述处于非关闭状态的时钟源对应的功能模块向所述待唤醒的功能模块发送唤醒命令，以将所述处于非关闭状态的时钟源发送至所述待唤醒的功能模块；控制所述待唤醒的功能模块对应的时钟门控根据所述时钟源唤醒所述待唤醒的功能模块。如图3所示，该方式通过底层数据流自动唤醒(HIS Transferwakeup)，这种唤醒方式需要在右边function或模块中接收数据接口使用左边AGC提供的时钟。
请参阅图4，本申请实施例提供了一种芯片时钟管理方法，该方法可以应用于上述芯片时钟管理系统，该芯片时钟管理系统对应的芯片包括时钟源、多层级时钟门控、至少一个功能模块、至少一个子功能模块以及至少一个集合模块，所述功能模块包括至少一个所述子功能模块，所述集合模块包括至少一个所述功能模块。
其中，所述多层级时钟门控可以包括上述实施例中图1所示的至少三级时钟门控，即Level-3、Level-2、Level-1，根据具体的应用还可以包括更多级别，比如Level-S1。
如图4所示，所述方法包括：
S11、根据所述子功能模块的工作状态，通过所述多层级时钟门控控制所述功能模块的时钟；
S12、根据所述功能模块的工作状态，通过所述多层级时钟门控控制所述集合模块的时钟；
S13、根据所述集合模块的工作状态，通过所述多层级时钟门控控制所述时钟源。
其中，所述根据所述子功能模块的工作状态，通过所述多层级时钟门控控制所述功能模块的时钟，包括：当所述子功能模块都处于非工作状态时，控制所述功能模块的时钟关闭。
其中，所述根据所述功能模块的工作状态，通过所述多层级时钟门控控制所述集合模块的时钟，包括：当所述功能模块都处于非工作状态时，控制所述集合模块的时钟关闭。
其中，所述根据所述集合模块的工作状态，通过所述多层级时钟门控控制所述时钟源，包括：当所述集合模块都处于非工作状态时，控制所述时钟源的关闭。
在一些实施例中，所述方法还包括：所述功能模块或所述时钟源通过所述子功能模块或所述功能模块发送的信号强度，判断是否关闭所述功能模块的时钟或所述时钟源。比如功能模块可以通过其对应的子功能模块发送的信号强度，判断是否关闭功能模块的时钟，又比如时钟源可以通过其对应的功能模块发送的信号强度，判断是否关闭时钟源。
在一些实施例中，所述方法还包括：
当任一所述子功能模块或所述功能模块接收到其它子功能模块或所述功能模块发送的数据流时，
所述子功能模块的时钟、所述子功能模块所在的所述功能模块的时钟、及所述功能模块所在的时钟源被依次唤醒，或者
所述功能模块及其所在的时钟源被依次唤醒。
在一些实施例中，当所述时钟源包括至少两个时，所述方法还包括：
通过非关闭状态的所述时钟源向待唤醒的所述时钟源发送唤醒命令，以唤醒待唤醒的所述时钟源；或者
通过非关闭状态的所述时钟源所在的所述功能模块或子功能模块发送的数据流唤醒待唤醒的所述时钟源。
需要说明的是，本申请实施例提供的芯片时钟管理方法与上述系统实施例是基于相同发明构思的，具备与上述系统实施例相同的有益效果，详细地，可参考上述实施例。
请参阅图5，图5是本申请实施例提供的一种芯片时钟管理装置的结构示意图，所述芯片包括时钟源、时钟自动门控、至少一个功能模块以及至少一个时钟门控，所述至少一个功能模块包括至少一个子功能模块；所述时钟自动门控与所述时钟源关联，以控制所述时钟源的开或关；所述功能模块或所述子功能模块分别与所述时钟门控关联，以控制所述功能模块或所述子功能模块的时钟开或关。所述芯片时钟管理装置10包括：第一控制模块101、第二控制模块102以及第三控制模块103。
第一控制模块101用于根据所述子功能模块的工作状态，控制所述子功能模块的时钟关闭；
第二控制模块102用于根据所述功能模块包括的所述子功能模块的工作状态，控制所述功能模块的时钟关闭；
第三控制模块103用于根据所述功能模块的工作状态，控制所述时钟源的关闭。
其中，所述第二控制模块102具体用于当所述功能模块包括的所有所述子功能模块均处于非工作状态时，控制所述功能模块的时钟关闭。
其中，当至少一个所述功能模块集合成至少一个集合模块时，所述装置10还包括第四控制模块，所述第四控制模块用于当所述集合模块中的所有所述功能模块都处于非工作状态时，控制所述集合模块的时钟关闭。在本实施例中，所述第三控制模块103具体用于当所述集合模块都处于非工作状态时，控制所述时钟源的关闭。
可选地，所述装置10还包括判断模块，所述判断模块用于根据所述功能模块或所述时钟源通过所述子功能模块或所述功能模块发送的信号强度，判断是否关闭所述功能模块的时钟或所述时钟源。
可选地，所述装置10还包括第一唤醒模块104，所述第一唤醒模块104用于当任一所述子功能模块或所述功能模块接收到其它子功能模块或所述功能模块发送的数据流时，所述子功能模块的时钟、所述子功能模块所在的所述功能模块的时钟、及所述功能模块所在的时钟源被依次唤醒，或者所述功能模块及其所在的时钟源被依次唤醒。
可选地，当所述时钟源包括至少两个时，所述装置10还包括第二唤醒模块105，所述第二唤醒模块105用于：通过非关闭状态的所述时钟源向待唤醒的所述时钟源发送唤醒命令，以唤醒待唤醒的所述时钟源；或者通过非关闭状态的所述时钟源所在的所述功能模块或子功能模块发送的数据流唤醒待唤醒的所述时钟源。
本申请实施例提供的芯片时钟管理装置与上述系统、方法实施例是基于相同发明构思的，具备与上述系统、方法实施例相同的有益效果，详细地，可参考上述实施例。
本申请实施例还提供一种芯片，如图6所示，该芯片20包括：一个或多个处理器201以及存储器202，图6中以一个处理器201为例。
处理器201和存储器202可以通过总线或者其他方式连接，图6中以通过总线连接为例。
存储器202作为一种非易失性计算机可读存储介质，可用于存储非易失性软件程序、非易失性计算机可执行程序以及模块，如本申请实施例中的芯片时钟管理方法对应的程序指令/模块。处理器201通过运行存储在存储器202中的非易失性软件程序、指令以及模块，从而执行服务器的各种功能应用以及数据处理。
存储器202可以包括存储程序区和存储数据区，其中，存储程序区可存储操作系统、至少一个功能所需要的应用程序；存储数据区可存储根据芯片的使用所创建的数据等。此外，存储器202可以包括高速随机存取存储器，还可以包括非易失性存储器，例如至少一个磁盘存储器件、闪存器件、或其他非易失性固态存储器件。在一些实施例中，存储器202可选包括相对于处理器201远程设置的存储器，这些远程存储器可以通过网络连接至芯片。
所述一个或者多个模块存储在所述存储器202中，当被所述一个或者多个处理器201执行时，可以执行上述实施例中的揭示的芯片时钟管理方法，并实现相应的功能。
上述产品可执行本申请实施例的芯片时钟管理方法，具备执行方法相应的功能模块和有益效果。未在本实施例中详尽描述的技术细节，可参考前述实施例。
本申请实施例还提供了一种电子设备，该电子设备包括如上所述的芯片，该电子设备例如是服务器设备，或者终端设备。
通过以上的实施方式的描述，本领域普通技术人员可以清楚地了解到各实施方式可借助软件加通用硬件平台的方式来实现，当然也可以通过硬件。本领域普通技术人员可以理解实现上述实施例方法中的全部或部分流程是可以通过计算机程序来指令相关的硬件来完成，所述的程序可存储于一计算机可读取存储介质中，该程序在执行时，可包括如上述各方法的实施例的流程。其中，所述的存储介质可为磁碟、光盘、只读存储记忆体(Read-Only Memory,ROM)或随机存储记忆体(Random Access Memory,RAM)等。
最后应说明的是：以上实施例仅用以说明本申请的技术方案，而非对其限制；在本申请的思路下，以上实施例或者不同实施例中的技术特征之间也可以进行组合，步骤可以以任意顺序实现，并存在如上所述的本申请的不同方面的许多其它变化，为了简明，它们没有在细节中提供；尽管参照前述实施例对本申请进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例技术方案的范围。
Claims (10)
1.一种芯片时钟管理方法，其特征在于，所述芯片包括时钟源、多层级时钟门控、至少一个功能模块、至少一个子功能模块以及至少一个集合模块，所述功能模块包括至少一个所述子功能模块，所述集合模块包括至少一个所述功能模块；
所述方法包括：
根据所述子功能模块的工作状态，通过所述多层级时钟门控控制所述功能模块的时钟；
根据所述功能模块的工作状态，通过所述多层级时钟门控控制所述集合模块的时钟；
根据所述集合模块的工作状态，通过所述多层级时钟门控控制所述时钟源。
2.根据权利要求1所述的方法，其特征在于，所述根据所述子功能模块的工作状态，通过所述多层级时钟门控控制所述功能模块的时钟，包括：
当所述子功能模块都处于非工作状态时，控制所述功能模块的时钟关闭。
3.根据权利要求1所述的方法，其特征在于，所述根据所述功能模块的工作状态，通过所述多层级时钟门控控制所述集合模块的时钟，包括：
当所述功能模块都处于非工作状态时，控制所述集合模块的时钟关闭。
4.根据权利要求3所述的方法，其特征在于，所述根据所述集合模块的工作状态，通过所述多层级时钟门控控制所述时钟源，包括：
当所述集合模块都处于非工作状态时，控制所述时钟源的关闭。
5.根据权利要求1所述的方法，其特征在于，所述方法还包括：
当任一所述子功能模块或所述功能模块接收到其它子功能模块或所述功能模块发送的数据流时，
所述子功能模块的时钟、所述子功能模块所在的所述功能模块的时钟、及所述功能模块所在的时钟源被依次唤醒，或者
所述功能模块及其所在的时钟源被依次唤醒。
6.根据权利要求1所述的方法，其特征在于，所述方法还包括：
所述功能模块或所述时钟源通过所述子功能模块或所述功能模块发送的信号强度，判断是否关闭所述功能模块的时钟或所述时钟源。
7.根据权利要求1所述的方法，其特征在于，当所述时钟源包括至少两个时，所述方法还包括：
通过非关闭状态的所述时钟源向待唤醒的所述时钟源发送唤醒命令，以唤醒待唤醒的所述时钟源；或者
通过非关闭状态的所述时钟源所在的所述功能模块或子功能模块发送的数据流唤醒待唤醒的所述时钟源。
8.一种芯片时钟管理装置，其特征在于，所述芯片包括时钟源、多层级时钟门控、至少一个功能模块、至少一个子功能模块以及至少一个集合模块，所述功能模块包括至少一个所述子功能模块，所述集合模块包括至少一个所述功能模块；
所述装置包括：
第一控制模块，用于根据所述子功能模块的工作状态，通过所述多层级时钟门控控制所述功能模块的时钟；
第二控制模块，用于根据所述功能模块的工作状态，通过所述多层级时钟门控控制所述集合模块的时钟；
第三控制模块，用于根据所述集合模块的工作状态，通过多少多层级时钟门控控制所述时钟源。
9.一种芯片，其特征在于，包括：
至少一个处理器；以及，
与所述至少一个处理器通信连接的存储器；其中，
所述存储器存储有可被所述至少一个处理器执行的指令，以使所述至少一个处理器执行权利要求1至7任一项所述的芯片时钟管理方法。
10.一种电子设备，其特征在于，包括如权利要求9所述的芯片。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202211726163.9A CN116225153A (zh) | 2022-12-30 | 2022-12-30 | 芯片时钟管理方法、装置及芯片、电子设备 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202211726163.9A CN116225153A (zh) | 2022-12-30 | 2022-12-30 | 芯片时钟管理方法、装置及芯片、电子设备 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN116225153A true CN116225153A (zh) | 2023-06-06 |
Family
ID=86585110
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202211726163.9A Pending CN116225153A (zh) | 2022-12-30 | 2022-12-30 | 芯片时钟管理方法、装置及芯片、电子设备 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN116225153A (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN117785297A (zh) * | 2023-11-17 | 2024-03-29 | 北京国科天迅科技股份有限公司 | 基于事件触发的降低fpga功耗的装置 |
-
2022
- 2022-12-30 CN CN202211726163.9A patent/CN116225153A/zh active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN117785297A (zh) * | 2023-11-17 | 2024-03-29 | 北京国科天迅科技股份有限公司 | 基于事件触发的降低fpga功耗的装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8799697B2 (en) | Operating system synchronization in loosely coupled multiprocessor system and chips | |
| US9703313B2 (en) | Peripheral clock management | |
| Irani et al. | Algorithmic problems in power management | |
| US7430673B2 (en) | Power management system for computing platform | |
| KR100487543B1 (ko) | 시피유 스케쥴링 방법 | |
| US20100005323A1 (en) | Semiconductor integrated circuit | |
| US8230249B2 (en) | Dynamic selection of server states for servers in a cluster of servers | |
| CN103294641A (zh) | 用于系统管理的有限状态机 | |
| TW201428760A (zh) | 記憶體控制器之調校、電力閘控與動態頻率改變 | |
| US20080215908A1 (en) | Sleep Watchdog Circuit For Asynchronous Digital Circuits | |
| US10732697B2 (en) | Voltage rail coupling sequencing based on upstream voltage rail coupling status | |
| CN116225153A (zh) | 芯片时钟管理方法、装置及芯片、电子设备 | |
| US8578384B2 (en) | Method and apparatus for activating system components | |
| US9448617B2 (en) | Systems and methods for messaging-based fine granularity system-on-a-chip power gating | |
| CN109799898A (zh) | 一种芯片的电源控制装置、芯片及其电源控制方法 | |
| TWI791730B (zh) | 半導體裝置及半導體系統 | |
| TW201416844A (zh) | 電子系統及其電源管理方法 | |
| Zakaria et al. | Self-adaption in SoCs | |
| US9000804B2 (en) | Integrated circuit device comprising clock gating circuitry, electronic device and method for dynamically configuring clock gating | |
| US20090077290A1 (en) | Controller for processing apparatus | |
| CN106843448B (zh) | 一种电源管理芯片以及用于电源管理芯片的控制方法 | |
| Lee et al. | Fully Automated Hardware-Driven Clock-Gating Architecture With Complete Clock Coverage for 4 nm Exynos Mobile SOC | |
| US6853929B2 (en) | Pipeline control for power management | |
| Chabloz et al. | Power management architecture in McNoC | |
| US7656237B2 (en) | Method to gate off PLLS in a deep power saving state without separate clock distribution for power management logic |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination |