CN109003638B - 半导体器件、半导体系统以及用于半导体系统的操作方法 - Google Patents

半导体器件、半导体系统以及用于半导体系统的操作方法 Download PDF

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Abstract

一种半导体器件包括：监控电路，其适用于基于表示存储器时钟信号的速度信息的速度信息信号来产生指示存储器时钟信号的速度是否被改变的监控信号；周期控制电路，其适用于基于系统时钟信号、存储器时钟信号、监控信号和刷新标志信号来产生用于控制刷新周期的刷新周期控制信号；以及控制电路，其适用于基于速度信息信号、系统时钟信号和刷新周期控制信号来产生存储器时钟信号和刷新标志信号。

Description

半导体器件、半导体系统以及用于半导体系统的操作方法
相关申请的交叉引用
本申请要求2017年5月26日提交的申请号为10-2017-0065253的韩国专利申请和2017年11月28日提交的申请号为10-2017-0160649的韩国专利申请的优先权，其全部公开内容通过引用合并于此。
技术领域
本公开的各种实施例涉及一种半导体设计技术，更具体地，涉及一种半导体器件、包括半导体器件的半导体系统以及半导体系统的操作方法。
背景技术
随着半导体技术的发展，半导体系统将需要不同的功能。例如，已经开发了半导体系统来支持高速模式和低速模式下的操作。高速模式和低速模式可以涉及时钟信号。即，半导体系统可以同步于时钟信号来操作，并且在根据时钟信号的速度(即，频率)确定的高速模式或低速模式下起作用。此外，半导体系统可以在高速模式或低速模式下同步于时钟信号的上升沿和下降沿来操作。然而，在时域中，当操作模式从低速模式切换到高速模式时，在切换之前的先前模式(例如，低速模式)下执行的操作可以与在切换之后的当前模式(例如，高速模式)下执行的操作重叠，这可能导致问题。因此，需要能够确保从低速模式向高速模式转换时的稳定操作的技术。
发明内容
本公开的各种实施例针对一种半导体器件、包括该半导体器件的半导体系统以及该半导体系统的操作方法，该半导体器件可以响应于时钟信号的速度(即，频率)而控制刷新周期。
在本公开的一个实施例中，一种半导体器件可以包括：监控电路，其适用于基于表示存储器时钟信号的速度信息的速度信息信号来产生指示存储器时钟信号的速度是否被改变的监控信号；周期控制电路，其适用于基于系统时钟信号、存储器时钟信号、监控信号和刷新标志信号来产生用于控制刷新周期的刷新周期控制信号；以及控制电路，其适用于基于速度信息信号、系统时钟信号和刷新周期控制信号来产生存储器时钟信号和刷新标志信号。
在本公开的一个实施例中，一种半导体系统可以包括：控制器件，其适用于基于系统时钟信号和系统命令信号，在考虑到与存储器时钟信号的速度相对应地被控制的刷新周期的时刻，产生具有预定速度的存储器时钟信号并且产生存储器命令信号；以及存储器件，其适用于以与存储器时钟信号相对应的操作速度来执行基于存储器命令信号确定的预定操作。
在一个实施例中，半导体系统的操作方法可以包括：监控存储器时钟信号的速度在刷新操作期间是否被改变；并且根据监控结果来产生预定的命令信号，其中：当存储器时钟信号的速度对应于参考速度时，在从产生用于控制刷新操作的刷新命令信号的时刻起的第一刷新周期之后产生预定的命令信号；以及当存储器时钟信号的速度高于参考速度时，在从产生刷新命令信号的另一个时刻起的比第一刷新周期长的第二刷新周期之后产生预定的命令信号。
当结合附图阅读下面对实践本发明所考虑的最佳模式的描述时，本公开的其他应用对于本领域技术人员将变得显而易见。
附图说明
本文中的描述参考了附图，其中在几个示图中相同的附图标记指代相同的部件，并且其中：
图1是图示了根据本公开的一个实施例的半导体系统的框图；
图2是图示了图1中所示的控制器件的框图；
图3是图示了图2中所示的周期控制电路的框图；
图4是图示了图3中所示的第一计算部的框图；
图5是图示了图3中所示的第二计算部的框图；以及
图6是图示了图1中所示的半导体系统的操作的时序图。
具体实施方式
将参照附图更详细地描述本公开的各种实施例。提供这些实施例使得本公开充分和完整。在本公开中所提及的所有“实施例”是指本文中所公开的发明构思的实施例。所给出的实施例仅仅是示例，而并非旨在限制本发明的范围。
此外，应该注意的是，本文中所使用的术语仅用于描述实施例的目的，而非旨在限制本发明。如本文中所使用的，除非上下文另外明确指出，否则单数形式也旨在包括复数形式。还将理解的是，在本说明书中使用的术语“包含”、“包含有”、“包括”和/或“包括有”表示存在所陈述的特征，但不排除存在或添加一个或多个其他未陈述的特征。如本文中所使用的，术语“和/或”表示一个或多个相关所列项目的任意组合和全部组合。还要注意的是，在本说明书中，“连接/耦接”是指一个组件不仅直接耦接另一个组件，而且还通过中间组件间接耦接另一个组件。
应该理解的是，尽管可以在本文中使用术语“第一”、“第二”、“第三”等来描述各种元件，但是这些元件不受这些术语的限制。这些术语用于将一个元件与另一个元件区分开。因此，在不脱离本发明的精神和范围的情况下，下面描述的第一元件也可以被称为第二元件或第三元件。
附图不一定按比例绘制，并且在一些情况下，为了清楚地图示实施例的特征，可能已经夸大了比例。
参考图1，其图示了根据本公开的实施例的半导体系统，半导体系统可以包括控制器件100和存储器件200。
控制器件100可以至少基于系统时钟信号CLK_SOC和系统命令信号CMD_SOC来产生存储器时钟信号CLK_MEM和多个命令信号CS、CA<0:6>，以便控制存储器件200。例如，控制器件100可以基于系统命令信号CMD_SOC来对系统时钟信号CLK_SOC的频率进行分频或倍频，以产生存储器时钟信号CLK_MEM。另外，控制器件100可以基于存储器时钟信号CLK_MEM和命令信号CMD_SOC来产生命令信号CS、CA<0:6>，该命令信号CS、CA<0:6>用于控制存储器件200的刷新操作、激活操作、预充电操作、写入操作和读取操作中的至少一种。具体地，控制器件100可以考虑刷新周期以产生命令信号CS、CA<0:6>。刷新周期可以根据存储器时钟信号CLK_MEM的速度(即，频率)来确定。
系统命令信号CMD_SOC可以包括表示存储器时钟信号CLK_MEM的速度信息(即，频率信息)的速度信息信号。例如，系统时钟信号CLK_SOC和系统命令信号CMD_SOC可以从主机设备(在图1中未示出)提供。在另一个示例中，控制器件100可以包括诸如中央处理单元(CPU)的控制器。
存储器件200可以基于存储器时钟信号CLK_MEM和命令信号CS、CA<0:6>来执行预定的操作。例如，存储器件200可以包括执行刷新操作、激活操作、预充电操作、写入操作、读取操作等的DRAM。
图2是图示了图1中所示的控制器件100的框图。
参考图2，控制器件100可以包括：监控电路110、周期控制电路120和控制电路130。
监控电路110可以产生指示存储器时钟信号CLK_MEM的速度改变(或频率改变)的监控信号EN，该监控信号EN可以基于系统命令信号CMD_SOC被识别。例如，当存储器时钟信号CLK_MEM的当前速度高于先前速度时，监控电路110可以将监控信号EN激活。
周期控制电路120可以至少基于系统时钟信号CLK_SOC、存储器时钟信号CLK_MEM、监控信号EN和刷新标志信号FLAG_REF来产生具有与刷新周期相对应的时段、区段或周期的刷新周期控制信号tRFC_V。
接收系统命令信号CMD_SOC、系统时钟信号CLK_SOC和刷新周期控制信号tRFC_V的控制电路130可以产生存储器时钟信号CLK_MEM、命令信号CS、CA<0:6>和刷新标志信号FLAG_REF。存储器时钟信号CLK_MEM可以具有对应于(或表示)速度信息的频率。命令信号CS、CA<0:6>可以在考虑刷新周期的时刻产生。命令信号CS、CA<0:6>可以与存储器时钟信号CLK_MEM同步产生。命令信号CS、CA<0:6>可以被组合以确定执行哪个操作，如下表1所示。
[表1]
Figure BDA0001673266960000041
参考表1，命令信号CS、CA<0:6>可以包括：用于控制刷新操作的刷新信号REF、用于控制激活操作的激活信号ACT1和ACT2、用于控制预充电操作的预充电信号PCG、用于控制写入操作的写入信号WR以及用于控制读取操作的读取信号RD。由于根据8比特位信号(即，CS和CA<0:6>)的数量的情况的数量(2^8)是有限的，因此可以在单次操作内产生或激活命令信号CS、CA<0:6>两次。例如，可以同步于存储器时钟信号CLK_MEM的上升沿R1来产生第一刷新信号REF1，并且可以随后同步于存储器时钟信号CLK_MEM的下降沿F1来产生第二刷新信号REF2。第二刷新信号REF2可以包括指示刷新操作的类型的信息AB。例如，信息AB可以指示每个存储体刷新操作和全部存储体刷新操作中的任意一种。当命令信号CS、CA<0:6>被产生为刷新信号REF时，刷新标志信号FLAG_REF可以被激活。
图3是图示了图2中所示的周期控制电路120的框图。
参考图3，周期控制电路120可以包括第一计算部121和第二计算部123。
第一计算部121可以基于系统时钟信号CLK_SOC、存储器时钟信号CLK_MEM、监控信号EN和刷新标志信号FLAG_REF中的至少一个来计算刷新周期的控制值，并且产生与计算结果相对应的第一计算信号TCK/2。例如，第一计算部121可以将存储器时钟信号CLK_MEM的半个(1/2)周期确定为控制值。
第二计算部123可以基于系统时钟信号CLK_SOC和第一计算信号TCK/2来产生刷新周期控制信号tRFC_V。例如，第二计算部123可以产生与预定参考值和计算的控制值中的任意一个相对应的刷新周期控制信号tRFC_V。
图4是图示了图3中所示的第一计算部121的框图。
参考图4，第一计算部121可以包括第一使能块LOG0、计算控制块FFs、第一计数块CNT0和储存块RGT。
第一使能块LOG0可以基于监控信号EN和刷新标志信号FLAG_REF来产生第一使能信号EN0，该第一使能信号EN0在存储器时钟信号CLK_MEM的速度改变之前的时段期间被激活。例如，第一使能块LOG0可以包括反相器和逻辑与门，该反相器用于对监控信号EN进行反相，逻辑与门用于对反相器的输出信号和刷新标志信号FLAG_REF执行与运算以产生第一使能信号EN0。
计算控制块FFs可以基于第一使能信号EN0、存储器时钟信号CLK_MEM和系统时钟信号CLK_SOC来产生计数控制信号CNT_CTRL，该计数控制信号CNT_CTRL在与存储器时钟信号CLK_MEM的半个(1/2)周期相对应的计数时段期间被激活。例如，计算控制块FF可以包括D触发器。D触发器基于第一使能信号EN0而被使能，并且基于系统时钟信号CLK_SOC来产生与存储器时钟信号CLK_MEM的逻辑电平相对应的计数控制信号CNT_CTRL。
第一计数块CNT0可以在基于计数控制信号CNT_CTRL的计数时段期间对系统时钟信号CLK_SOC进行计数，并且产生与计数结果相对应的计数信号CNT0_V。例如，第一计数块CNT0可以包括计数器。
储存块RGT可以将计数信号CNT0_V储存为第一计算信号TCK/2。例如，储存块RGT可以包括寄存器。
图5是图示了图3中所示的第二计算部123的框图。
参考图5，第二计算部123可以包括：第二计数块CNT1、多个移位块SR0至SRK、第一选择块MUX0、第二使能块LOG1以及第二选择块MUX1。
第二计数块CNT1可以对系统时钟信号CLK_SOC进行计数，以产生与参考值相对应的第一周期控制信号tRFC_V1。例如，第二计数块CNT1可以包括计数器。
移位块SR0、……、SRK(K是正整数)可以基于系统时钟信号CLK_SOC将第一周期控制信号tRFC_V1顺序地移位单位控制值，以产生多个移位信号M0、……、MK(K为正整数)。例如，移位块SR0至SRK中的每个移位块可以包括移位寄存器。移位块SR0至SRK可以彼此串联耦接。在这种情况下，布置在移位块SR0至SRK之中前端的第一移位块SR0可以基于系统时钟信号CLK_SOC来将第一周期控制信号tRFC_V1移位单位控制值，以产生移位信号M0至MK之中的第一移位信号M0。移位块SR0至SRK之中的第二移位块SR1至第(K+1)移位块SRK可以基于系统时钟信号CLK_SOC将第一移位信号M0至第K移位信号MK-1移位单位控制值，以产生第二移位信号M1至第(K+1)移位信号MK，该第一移位信号M0至第K移位信号MK-1从布置在第二移位块SR1至第(K+1)移位块SRK移位块的前端的第一移位块SR0至第K移位块SRK-1产生。
第一选择块MUX0可以基于第一计算信号TCK/2来选择移位信号M0至MK中的任意一个作为第二周期控制信号tRFC_V2。例如，第一选择块MUX0可以包括多路复用器。
第二使能块LOG1可以基于监控信号EN和刷新标志信号FLAG_REF来产生反映存储器时钟信号CLK_MEM的速度是否改变以及刷新操作是否执行的第二使能信号EN1。例如，第二使能块LOG1可以包括逻辑与门，该逻辑与门用于对监控信号EN和刷新标志信号FLAG_REF执行与运算，以产生第二使能信号EN1。
第二选择块MUX1可以基于第二使能信号EN1来选择第一周期控制信号tRFC_V1和第二周期控制信号tRFC_V2中的任意一个作为刷新周期控制信号tRFC_V。例如，第二选择块MUX1可以包括多路复用器。
在下文中，将参考图6来描述具有前述结构的半导体系统的操作。
图6是图示了图1中所示的半导体系统的操作的时序图。
参考图6，监控电路110可以基于包括在系统命令信号CMD_SOC中的速度信息来产生指示存储器时钟信号CLK_MEM的速度是否改变的监控信号EN。例如，当速度信息包括与低速模式相对应的低速信息LM时，监控电路110可以持续去激活监控信号EN。
周期控制电路120可以基于系统时钟信号CLK_SOC、存储器时钟信号CLK_MEM、监控信号EN和刷新标志信号FLAG_REF来产生与低速模式相对应的刷新周期控制信号tRFC_V。
控制电路130可以基于系统命令信号CMD_SOC、系统时钟信号CLK_SOC和刷新周期控制信号tRFC_V来产生存储器时钟信号CLK_MEM、命令信号CS、CA<0:6>和刷新标志信号FLAG_REF。例如，控制电路130可以基于包括在系统命令信号CMD_SOC中的低速信息LM来产生具有比系统时钟信号CLK_SOC更低的速度(即，低频率)的存储器时钟信号CLK_MEM。另外，控制电路130可以基于包括在系统命令信号CMD_SOC中的刷新信息RM来产生与第一刷新操作相对应的命令信号CS、CA<0:6>，并且激活刷新标志信号FLAG_REF。控制电路130可以同步于存储器时钟信号CLK_MEM中与预定时刻相对应的第一上升沿来产生命令信号CS、CA<0:6>作为第一刷新信号REF1，然后同步于存储器时钟信号CLK_MEM的第一下降沿来产生命令信号CS、CA<0:6>作为第一刷新信号REF1。由于可以根据8比特位信号(例如，CS和CA<0:6>)的有限数量来表示的情况的数量(例如，2^8)是有限的，所以命令信号CS、CA<0:6>可以被产生两次。
存储器件200可以基于两次产生的命令信号CS、CA<0:6>来产生与第一刷新信号REF1相对应的第一内部刷新信号REF_INT1。如果第二次产生并输入命令信号CS、CA<0:6>，则存储器件200可以产生第一内部刷新信号REF_INT1。这是因为第二次产生的命令信号CS、CA<0:6>包括能够确定刷新操作是每个存储体的刷新操作还是全部存储体的刷新操作的信息。存储器件200可以基于第一内部刷新信号REF_INT1来执行每个存储体的刷新操作或全部存储体的刷新操作。
随后，当包括低速信息LM和刷新信息RM的系统命令信号CMD_SOC被输入时，监控电路110可以基于低速信息LM来持续地去激活监控信号EN。
周期控制电路120可以基于系统时钟信号CLK_SOC、存储器时钟信号CLK_MEM、监控信号EN和刷新标志信号FLAG_REF来产生与低速模式相对应的刷新周期控制信号tRFC_V。
控制电路130可以基于系统命令信号CMD_SOC、系统时钟信号CLK_SOC和刷新周期控制信号tRFC_V来产生存储器时钟信号CLK_MEM、命令信号CS、CA<0:6>和刷新标志信号FLAG_REF。例如，控制电路130可以基于包括在系统命令信号CMD_SOC中的低速信息LM来产生具有比系统时钟信号CLK_SOC更低的速度(即，低频率)的存储器时钟信号CLK_MEM。此外，控制电路130可以基于包括在系统命令信号CMD_SOC中的刷新信息RM来产生与第二刷新操作相对应的命令信号CS、CA<0:6>并且激活刷新标志信号FLAG_REF。控制电路130可以基于刷新周期控制信号tRFC_V，在从产生与第一刷新操作相对应的命令信号CS、CA<0:6>的时刻起的与参考值相对应的刷新周期tRFC之后，产生与第二刷新操作相对应的命令信号CS、CA<0:6>。换言之，控制电路130可以同步于存储器时钟信号CLK_MEM中与刷新周期tRFC之后的时刻相对应的第二上升沿来产生命令信号CS、CA<0:6>作为第二刷新信号REF2，然后同步于存储器时钟信号CLK_MEM的第二下降沿来产生命令信号CS、CA<0:6>作为第二刷新信号REF2。由于可以根据信号的有限数量(例如，8)来表示的情况的数量(例如，2^8)是有限的，所以命令信号CS、CA<0:6>可以被产生两次。
存储器件200可以基于两次产生的命令信号CS、CA<0:6>来产生与第二刷新信号REF2相对应的第二内部刷新信号REF_INT2。当第二次产生并输入命令信号CS、CA<0:6>时，存储器件200可以产生第二内部刷新信号REF_INT2。这是因为第二次产生的命令信号CS、CA<0:6>包括能够确定刷新操作是每个存储体的刷新操作还是全部存储体的刷新操作的信息。存储器件200可以基于第二内部刷新信号REF_INT2来执行每个存储体的刷新操作或全部存储体的刷新操作。
随后，当输入包括与高速模式相对应的高速信息HM和激活信息AM的系统命令信号CMD_SOC时，监控电路110可以基于高速信息HM来激活监控信号EN。
周期控制电路120可以基于系统时钟信号CLK_SOC、存储器时钟信号CLK_MEM、监控信号EN和刷新标志信号FLAG_REF来产生与高速模式相对应的刷新周期控制信号tRFC_V。例如，周期控制电路120可以计算刷新周期的控制值“α”，并且产生与参考值和控制值“α”的相加值相对应的刷新周期控制信号tRFC_V。控制值“α”可以对应于存储器时钟信号CLK_MEM的半个(1/2)周期。
控制电路130可以基于系统命令信号CMD_SOC、系统时钟信号CLK_SOC和刷新周期控制信号tRFC_V来产生存储器时钟信号CLK_MEM、命令信号CS、CA<0:6>和刷新标志信号FLAG_REF。例如，控制电路130可以基于包括在系统命令信号CMD_SOC中的高速信息HM来产生具有比低速模式的存储器时钟信号CLK_MEM更高的速度(即，高频率)的存储器时钟信号CLK_MEM。此外，控制电路130可以基于包括在系统命令信号CMD_SOC中的激活信息AM来产生与第一激活操作相对应的命令信号CS、CA<0:6>，并且去激活刷新标志信号FLAG_REF。控制电路130可以基于刷新周期控制信号tRFC_V，在从产生与第一刷新操作相对应的命令信号CS、CA<0:6>的时刻起的与相加值相对应的刷新周期Adaptive tRFC(自适应tRFC)之后，产生与第一激活操作相对应的命令信号CS、CA<0:6>。换言之，控制电路130可以同步于存储器时钟信号CLK_MEM中与刷新周期Adaptive tRFC之后的时刻相对应的第三上升沿来产生命令信号CS、CA<0:6>作为第一激活信号ACT1，然后同步于存储器时钟信号CLK_MEM的第三下降沿来产生命令信号CS、CA<0:6>作为第一激活信号ACT1。由于可以根据8比特位信号(例如，CS、CA<0:6>)的有限数量来表示的情况的数量(例如，2^8)是有限的，所以命令信号CS、CA<0:6>可以被产生两次。
存储器件200可以基于被产生两次的命令信号CS、CA<0:6>来产生与第一激活信号ACT1相对应的第一内部激活信号ACT_INT1。由于在第二内部刷新信号REF_INT2被去激活之后激活第一内部激活信号ACT_INT1，所以可以防止第二刷新操作在时域内与第一激活操作重叠(即，冲突)。
根据本公开的一个实施例的用于半导体系统的操作方法可以包括：监控存储器时钟信号CLK_MEM的速度在刷新操作期间是否被改变，并且基于监控结果来产生预定的命令信号。例如，当存储器时钟信号CLK_MEM的速度对应于低速模式时，可以在从产生用于控制刷新操作的刷新信号(例如，REF1)的时刻起的第一刷新周期(例如，tRFC)之后产生第二刷新信号REF2。或者，当存储器时钟信号CLK_MEM的速度对应于高速模式作为监控结果时，可以在从产生刷新信号(例如，REF2)的时刻起的比第一刷新周期(例如，tRFC)长的第二刷新周期(例如，Adaptive tRFC)之后产生预定的命令信号(例如，第一激活信号ACT1)。
根据本发明的实施例，当根据时钟信号的速度来调整刷新周期时，可以防止在调整时钟信号的速度之前的刷新操作与调整时钟信号的速度之后的预定操作之间的冲突。结果，可以改善操作可靠性。
尽管已经参照具体实施例描述了本发明，但是这些实施例并非旨在限制性的，而是描述性的。此外，注意的是，在不脱离由所附权利要求所限定的本发明的精神和/或范围的情况下，本领域技术人员可以通过替换、改变和修改而以各种方式来实现本发明。

Claims (18)

1.一种半导体器件，包括：
监控电路，其适用于基于表示存储器时钟信号的速度信息的速度信息信号来产生指示存储器时钟信号的速度是否被改变的监控信号；
周期控制电路，其适用于基于系统时钟信号、存储器时钟信号、监控信号和刷新标志信号来产生用于控制刷新周期的刷新周期控制信号；以及
控制电路，其适用于基于速度信息信号、系统时钟信号和刷新周期控制信号来产生存储器时钟信号和刷新标志信号，
其中，控制电路基于刷新周期来产生存储器命令信号，并且存储器命令信号被输入至存储器件，以及
其中，控制电路被配置为使得在第二存储器命令信号被去激活之后激活第一存储器命令信号。
2.根据权利要求1所述的半导体器件，其中，存储器时钟信号具有与速度信息相对应的频率，并且当存储器命令信号被产生为用于控制刷新操作的信号时，刷新标志信号被激活。
3.根据权利要求1所述的半导体器件，其中，当存储器时钟信号的速度高于先前速度时，监控电路将监控信号激活。
4.根据权利要求1所述的半导体器件，其中，周期控制电路包括：
第一计算部，其适用于基于系统时钟信号、存储器时钟信号、监控信号和刷新标志信号来计算刷新周期的控制值，并且产生与计算结果相对应的第一计算信号；以及
第二计算部，其适用于基于系统时钟信号和第一计算信号来产生刷新周期控制信号。
5.根据权利要求4所述的半导体器件，其中，第一计算部计算存储器时钟信号的半个周期作为控制值。
6.根据权利要求4所述的半导体器件，其中，第一计算部包括：
第一使能块，其适用于基于监控信号和刷新标志信号来产生第一使能信号，所述第一使能信号在存储器时钟信号的速度被改变之前的时段期间被激活；
计算控制块，其适用于基于第一使能信号、存储器时钟信号和系统时钟信号来产生计数控制信号，所述计数控制信号在与存储器时钟信号的半个周期相对应的计数时段期间被激活；
第一计数模块，其适用于基于系统时钟信号和计数控制信号而在计数时段期间对系统时钟信号进行计数；以及
储存块，其适用于储存与第一计数块的计数结果相对应的第一计算信号。
7.根据权利要求4所述的半导体器件，其中，第二计算部产生与预定参考值和计算的控制值中的任意一个相对应的刷新周期控制信号。
8.根据权利要求4所述的半导体器件，其中，第二计算部包括：
第二计数块，其适用于对系统时钟信号进行计数，以产生与刷新周期的预定参考值相对应的第一周期控制信号；
多个移位块，其适用于基于系统时钟信号来将第一周期控制信号移位单位控制值，以产生多个移位信号；
第一选择块，其适用于基于第一计算信号来选择移位信号中的任意一个作为第二周期控制信号；
第二使能块，其适用于基于监控信号和刷新标志信号来产生反映存储器时钟信号的速度是否被改变和是否执行刷新操作的第二使能信号；以及
第二选择块，其适用于基于第二使能信号来选择第一周期控制信号和第二周期控制信号中的任意一个作为刷新周期控制信号。
9.一种半导体系统，包括：
控制器件，其适用于在刷新周期被控制为对应于存储器时钟信号的速度之后基于系统时钟信号和系统命令信号产生具有预定速度的存储器时钟信号和存储器命令信号，以及基于包括在系统命令信号中的速度信息信号来监控存储器时钟信号的速度是否改变，其中基于监控结果来产生存储器命令信号；以及
存储器件，其适用于以与存储器时钟信号相对应的操作速度来执行基于存储器命令信号确定的预定操作，
其中，控制器件同步于存储器时钟信号来产生多个命令信号，以及
其中，控制器件被配置为使得在第二命令信号被去激活之后激活第一命令信号。
10.根据权利要求9所述的半导体系统，其中，控制器件包括：
监控电路，其适用于基于包括在系统命令信号中的速度信息信号来产生指示存储器时钟信号的速度是否被改变的监控信号，其中，速度信息信号包括存储器时钟信号的速度信息；
周期控制电路，其适用于基于系统时钟信号、存储器时钟信号、监控信号和刷新标志信号来产生用于控制刷新周期的刷新周期控制信号；以及
控制电路，其适用于基于速度信息信号、系统时钟信号和刷新周期控制信号来产生存储器时钟信号和刷新标志信号。
11.根据权利要求10所述的半导体系统，其中，存储器时钟信号具有与速度信息相对应的频率，并且当存储器命令信号被产生为用于控制刷新操作的信号时，刷新标志信号被激活。
12.根据权利要求10所述的半导体系统，其中，当存储器时钟信号的速度高于先前速度时，监控电路将监控信号激活。
13.根据权利要求10所述的半导体系统，其中，周期控制电路包括：
第一计算部，其适用于基于系统时钟信号、存储器时钟信号、监控信号和刷新标志信号来计算刷新周期的控制值，并且产生与计算结果相对应的第一计算信号；以及
第二计算部，其适用于基于系统时钟信号和第一计算信号来产生刷新周期控制信号。
14.根据权利要求13所述的半导体系统，其中，第一计算部计算存储器时钟信号的半个周期作为控制值。
15.根据权利要求13所述的半导体系统，其中，第一计算部包括：
第一使能块，其适用于基于监控信号和刷新标志信号来产生第一使能信号，所述第一使能信号在存储器时钟信号的速度被改变之前的时段期间被激活；
计算控制块，其适用于基于第一使能信号、存储器时钟信号和系统时钟信号来产生计数控制信号，所述计数控制信号在与存储器时钟信号的半个周期相对应的计数时段期间被激活；
第一计数模块，其适用于基于系统时钟信号和计数控制信号而在计数时段期间对系统时钟信号进行计数；以及
储存块，其适用于储存与第一计数块的计数结果相对应的第一计算信号。
16.根据权利要求13所述的半导体系统，其中，第二计算部产生与预定参考值和计算的控制值中的任意一个相对应的刷新周期控制信号。
17.根据权利要求13所述的半导体系统，其中，第二计算部包括：
第二计数块，其适用于对系统时钟信号进行计数，以产生与刷新周期的预定参考值相对应的第一周期控制信号；
多个移位块，其适用于基于系统时钟信号来将第一周期控制信号移位单位控制值，以产生多个移位信号；
第一选择块，其适用于基于第一计算信号来选择移位信号中的任意一个作为第二周期控制信号；
第二使能块，其适用于基于监控信号和刷新标志信号来产生反映存储器时钟信号的速度是否被改变以及是否执行刷新操作的第二使能信号；以及
第二选择块，其适用于基于第二使能信号来选择第一周期控制信号和第二周期控制信号中的任意一个作为刷新周期控制信号。
18.一种用于半导体系统的操作方法，包括：
监控存储器时钟信号的速度在刷新操作期间是否被改变；以及
根据监控结果来产生预定的命令信号，
其中：
当存储器时钟信号的速度对应于低速模式时，在从产生用于控制刷新操作的刷新命令信号的时刻起的第一刷新周期之后产生预定的命令信号；以及
当存储器时钟信号的速度对应于高速模式时，在从产生刷新命令信号的另一个时刻起的比第一刷新周期长的第二刷新周期之后产生预定的命令信号。
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5987614A (en) * 1997-06-17 1999-11-16 Vadem Distributed power management system and method for computer
CN102866767A (zh) * 2011-07-06 2013-01-09 瑞萨移动公司 半导体装置、无线通信终端和时钟频率控制方法
CN103677082A (zh) * 2013-12-20 2014-03-26 深圳国微技术有限公司 时钟频率监测电路及方法
CN105913868A (zh) * 2016-03-31 2016-08-31 华为技术有限公司 一种调整频率的方法、片上系统及终端
CN106575961A (zh) * 2014-09-08 2017-04-19 高通股份有限公司 用于自适应时钟分配系统中关键路径时间延迟可操作校准的自动校准电路及相关方法和系统

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100527552B1 (ko) 1999-04-03 2005-11-09 주식회사 하이닉스반도체 반도체 메모리장치
US6208557B1 (en) * 1999-05-21 2001-03-27 National Semiconductor Corporation EPROM and flash memory cells with source-side injection and a gate dielectric that traps hot electrons during programming
JP4606565B2 (ja) * 2000-11-02 2011-01-05 富士通セミコンダクター株式会社 同期型半導体記憶装置
JP4768163B2 (ja) 2001-08-03 2011-09-07 富士通セミコンダクター株式会社 半導体メモリ
KR100611775B1 (ko) 2003-12-29 2006-08-10 주식회사 하이닉스반도체 온도변화에 따라 최적의 리프레쉬 주기를 가지는 반도체메모리 장치
US20090322311A1 (en) 2008-06-27 2009-12-31 International Business Machines Corporation Method and Apparatus for On-Chip Testing of High Speed Frequency Dividers
US8307270B2 (en) 2009-09-03 2012-11-06 International Business Machines Corporation Advanced memory device having improved performance, reduced power and increased reliability
KR20160056056A (ko) * 2014-11-11 2016-05-19 삼성전자주식회사 반도체 메모리 장치 및 이를 포함하는 메모리 시스템
KR102656697B1 (ko) * 2016-12-09 2024-04-12 에스케이하이닉스 주식회사 반도체장치

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5987614A (en) * 1997-06-17 1999-11-16 Vadem Distributed power management system and method for computer
CN102866767A (zh) * 2011-07-06 2013-01-09 瑞萨移动公司 半导体装置、无线通信终端和时钟频率控制方法
CN103677082A (zh) * 2013-12-20 2014-03-26 深圳国微技术有限公司 时钟频率监测电路及方法
CN106575961A (zh) * 2014-09-08 2017-04-19 高通股份有限公司 用于自适应时钟分配系统中关键路径时间延迟可操作校准的自动校准电路及相关方法和系统
CN105913868A (zh) * 2016-03-31 2016-08-31 华为技术有限公司 一种调整频率的方法、片上系统及终端

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