KR100338824B1 - Ｄｄｒ 싱크로너스 디램의 테스트보드 - Google Patents

Abstract

본 발명은 DDR 싱크로너스 디램의 테스트 보드에 관한 것으로서, DDR 싱크로너스 디램의 실장테스트시 메모리의 읽기 상태에서 불량메모리와 정상메모리간의 데이터를 두 개의 비교기를 통해 클럭의 변화에 따라 번갈아 가며 비교하여 차이가 발생할 경우 트리거신호를 발생시켜 실장분석 능력을 향상시시킬 뿐만 아니라 고속의 DDR 싱크로너스 디램의 페일 원인분석을 용이하도록 하여 DDR 싱크로너스 디램의 성능을 향상시킬 수 있는 이점이 있다.

Description

ＤＤＲ 싱크로너스 디램의 테스트보드{TEST BOARD OF DDR SYNCHRONOUS DRAM}

본 발명은 DDR 싱크로너스 디램의 테스트 보드에 관한 것으로서, 보다 상세하게는 DDR 싱크로너스 디램의 실장테스트시 실장분석 능력을 향상시켜 고속의 DDR 싱크로너스 디램의 페일 원인분석을 용이하도록 하여 DDR 싱크로너스 디램의 성능을 향상시킬 수 있도록 한 DDR 싱크로너스 디램의 테스트 보드에 관한 것이다.

메모리는 컴퓨터, 통신시스템, 화상처리시스템 등에서 사용되는 데이터나 명령 등을 일시적 또는 영구적으로 저장하기 위하여 사용되는 것을 총칭하는 것으로써 대표적으로 반도체, 테이프, 디스크, 광학방식 등이 있는데 현재 반도체 메모리가 대부분을 차지하고 있다. 이런 반도체 메모리는 데이터 저장방식의 전기적 특성 등에 따라 구분되는 DRAM, SRAM, Flash Memory, ROM 등의 여러 종류가 있는데 이중 DRAM이 차지하는 비중이 가장 크다.

상기 DRAM(Dynamic Random Access Memory)은 저장전위가 시간에 따라 변화하기 때문에 주기적으로 저장전위를 원래의 상태로 회복하기 위해 주기적인 리프레쉬동작이 필요하며, 캐패시터에 저장된 전하량이 데이터 판정기준이 되므로 읽기동작에서 이 전하량의 차이에 따른 전압 차이를 유기하고 이 전압차이를 감지 증폭하여 데이터를 출력하기 때문에 파괴된 저장 데이터를 다시 복구하여 셀에 저장시켜야 하는 동적인 특성을 갖고 있다.

또한, 디램 중 DDR(Double Data Rate) 싱크로너스 DRAM은 클럭신호 1회에 데이터를 2번 전송할 수 있어, 클럭 신호 1회에 데이터를 1번 보내거나 받는 싱크로너스 DRAM보다 속도가 동일한 클럭을 사용할 때 2배이상 빠르다.

위와 같은 DDR 싱크로너스 DRAM의 작동상태를 테스트하기 위해서 DDR 싱크로너스 DRAM을 실장테스트하면서 정상작동의 여부나 불량이 발생했을 경우 불량의 원인을 분석하기 위해서 신호분석기(Logic Analyzer)나, 오실로스코프 등을 이용하여 패턴, 타이밍, 신호등을 관찰하여 불량의 원인을 분석하게 된다.

그러나, 위와 같이 실장테스트를 하면서 신호분석기나, 오실로스코프를 이용하여 테스트하기에는 DDR 싱크로너스 디램이 고속으로 작동되기 때문에 페일이 발생한 지점을 정확하게 파악하기 어려울 뿐만 아니라 방대한 데이터를 분석하여 불량의 원인을 분석하는 데는 많은 시간이 소요되는 문제점이 있다.

본 발명은 상기와 같은 문제점을 해결하기 위해 창작된 것으로서, 본 발명의 목적은 DDR 싱크로너스 디램의 실장테스트시 불량메모리와 정상메모리간의 데이터에 차이가 발생할 경우 트리거신호를 발생시켜 실장분석 능력을 향상시시킬 뿐만 아니라 고속의 DDR 싱크로너스 디램의 페일 원인분석을 용이하도록 하여 DDR 싱크로너스 디램의 성능을 향상시킬 수 있도록 한 DDR 싱크로너스 디램의 테스트 보드를 제공함에 있다.

도 1은 본 발명에 의한 DDR 싱크로너스 디램의 테스트 보드를 나타낸 블록구성도이다.

도 2는 본 발명에 의한 DDR 싱크로너스 디램의 테스트 보드의 작동 상태를 나타낸 타이밍도이다.

도 3은 본 발명에 의한 DDR 싱크로너스 디램의 테스트 보드에 대한 다른 실시예를 나타낸 블록구성도이다.

- 도면의 주요부분에 대한 부호의 설명 -

10 : 불량소켓 20 : 정상소켓

30 : 상태판별부 40 : 동작제어부

50 : 감지저항 61,65 : 제 1내지 제 2비교기

70,75 : 제 1내지 제 2출력부 80 : 데이터스트로브 출력패드

90 : 데이터출력패드 100 : DDR 싱크로너스 디램 모듈

상기와 같은 목적을 실현하기 위한 본 발명은 정상메모리를 장착하기 위한정상소켓과, 불량메모리가 장착되며 정상메모리와 동일하게 동작되도록 정상소켓과 어드레스 라인 및 명령어 라인을 공유하는 불량소켓과, 정상소켓의 데이터라인과 불량소켓의 데이터라인 사이에 매개되어 정상소켓의 데이터값과 불량소켓의 데이터값이 서로 다른 값을 갖을 때 전압레벨을 유지할 수 있도록 하는 감지저항과, 정상소켓의 데이터값과 불량소켓의 데이터값을 각각 입력받아 동일여부를 비교하되 서로 번갈아 가며 작동되는 제 1내지 제 2비교기와, 정상소켓과 불량소켓에 장착된 메모리의 읽기/쓰기 상태를 판별하여 출력하는 상태판별부와, 불량소켓의 데이터스트로브 신호를 입력받아 상태판별부의 출력값이 읽기 상태일 때 제 1내지 제 2비교기로 공급할 뿐만 아니라 제 1내지 제 2비교기가 서로 번갈아가며 작동되도록 제어하는 작동제어부와, 제 1내지 제 2비교기의 출력 상태를 표시하는 제 1내지 제 2출력부와, 정상소켓의 데이터라인과 연결되어 데이터값을 출력하는 데이터출력패드와, 정상소켓의 데이터스트로브신호와 상태판별부에서 출력되는 데이터스트로브신호를 출력하는 데이터스트로브 출력패드로 이루어진 것을 특징으로 한다.

위와 같이 이루어진 본 발명은 정상소켓과 불량소켓에 장착된 메모리에서 데이터를 읽기 위한 제어신호가 상태판별부로 입력되면 불량소켓의 데이터스트로브신호를 제 1내지 제 2비교기로 출력함으로써 불량소켓과 정상소켓에서 출력되는 데이터를 제 1내지 제 2비교기에서 번갈아 가면서 비교하다 서로 상이한 데이터가 출력될 경우 이를 감지하여 이때를 트리거 신호로 출력부를 통해 출력할 뿐만 아니라 비교기의 작동을 중지시켜 불량이 발생한 시점을 분석할 수 있도록 한다.

이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다. 또한 본 실시예는 본 발명의 권리범위를 한정하는 것은 아니고, 단지 예시로 제시된 것이다.

도 1은 본 발명에 의한 DDR 싱크로너스 디램의 테스트 보드를 나타낸 블록구성도이다.

여기에 도시된 바와 같이 테스트 보드(5)에 어드레스 라인(ADD)과 명령어 라인(CMD)을 연결하여 정상메모리를 장착하기 위한 정상소켓(20)을 설치하고, 불량메모리를 장착하여 정상메모리와 동일하게 작동되도록 하기 위해 정상소켓(20)과 어드레스 라인(ADD) 및 명령어 라인(CMD)을 공유하도록 구성된 불량소켓(10)이 설치된다.

그리고, 정상소켓(20)의 데이터라인(DQ)과 불량소켓(10)의 데이터라인(DQ) 사이에 매개되어 정상소켓(20)의 데이터값과 불량소켓(10)의 데이터값이 서로 다른 값을 갖을 때 데이터값의 충돌을 방지하며 전압레벨을 유지할 수 있도록 하는 감지저항(50)과, 정상소켓(20)의 데이터값과 불량소켓(10)의 데이터값을 각각 입력받아 동일여부를 비교하되 서로 번갈아 가며 작동되는 제 1내지 제 2비교기(60)(65)가 설치된다.

또한, 정상소켓(20)과 불량소켓(10)에 장착된 메모리의 읽기/쓰기 상태를 판별하여 출력하는 상태판별부(30)와, 불량소켓(10)의 데이터스트로브 신호(DQS)를 입력받아 상태판별부(30)의 출력값이 읽기 상태일 때 제 1내지 제 2비교기(60)(65)로 공급할 뿐만 아니라 제 1내지 제 2비교기(60)(65)가 서로 번갈아가며 작동되도록 제어하는 작동제어부(40)가 설치된다.

위와 같이 제 1내지 제 2비교기(60)(65)를 사용하여 서로 번갈아 가면서 비교를 하는 이유는 DDR 싱크로너스 디램이 클럭의 상승시와 하강시 모두 신호를 출력하기 때문에 상승시에는 제 1비교기(60)가 하강시에는 제 2비교기(65)가 출력되는 데이터를 분리하여 비교할 수 있도록 함이다.

이때 상태판별부(30)는 /CAS, RAS, WE신호가 모두 저전위일 때 고전위값을 출력하는 NOR게이트(34)와, NOR게이트(34)의 출력값을 입력받아 입력값의 변동이 있을 때까지 연속해서 입력값을 출력하는 래치(32)로 이루어진다.

또한, 작동제어부(40)는 상태판별부(30)의 출력값에 의해 불량소켓(10)의 데이터스트로브 신호(DQS)를 비교기(60,65)로 출력하는 제 1출력단(M1)과 데이터스트로브 출력패드(80)로 출력하는 제 2출력단(M2)을 갖는 멀티플렉서(42)와, 멀티플렉서(42)의 제 1출력단(M1) 값을 입력받아 반전시켜 제 1비교기(60)의 트리거입력단(A)으로 출력하는 인버터(44)와, 멀티플렉서(42)의 제 1출력단(M1) 값을 입력받아 제 2비교기(65)의 트리거입력단(A)으로 출력하는 지연회로(46)와, 멀티플렉서(42)의 제 1출력단(M1)과 접지사이에 저항(48)이 매개되어 제 1출력단(M1)의 값이 저전위일 때 접지전위로 설정한다.

그리고, 제 1내지 제 2비교기(60)(65)의 출력 상태를 표시하는 제 1내지 제 2출력부(70)(75)가 설치되며 제 1내지 제 2비교기(60)(65)의 출력값은 각각 제 1내지 제 2비교기(60)(65)의 인에이블단(/EN)으로 피드백되어 출력값에 따라 제 1내지 제 2비교기(60)(65)의 작동을 제어할 수 있도록 구성된다.

즉, 제 1내지 제 2비교기(60)(65)는 에지트리거 비교기로써 포지티브 에지에서 데이터를 비교하게 되는데 만약, 제 1비교기(60)로 입력되는 데이터가 서로 상이하여 출력값이 고전위로 출력될 경우에는 제 1출력부(70)의 LED(72)를 점등시킬 뿐만 아니라 제 1비교기(60)의 인에이블단으로 입력되어 제 1비교기(60)를 디스에이블 시키게 된다.

또한, 실장 시스템의 정상적인 작동을 위해 정상소켓(20)의 데이터라인(DQ)과 연결되어 데이터값을 출력하는 데이터출력패드(90)와, 정상소켓(20)의 데이터스트로브 신호(DQS)와 상태판별부(30)에서 출력되는 데이터스트로브 신호(DQS)를 출력하는 데이터스트로브 출력패드(80)가 설치된다.

위와 같이 이루어진 본 발명의 작동을 도 2에 도시된 타이밍도를 참조하여 설명하면 다음과 같다.

클럭(CLK)이 입력되는 가운데 상태판별부(30)에서 정상소켓(20)과 불량소켓(10)에 장착된 메모리에서 데이터를 읽기 위한 제어신호가 입력되었는가 판별하기 위해 /RAS, /CAS, /WE신호를 비교하게 된다. /CS신호는 래치(32)를 작동시키기 위한 칩선택신호(/CS)이다.

이와 같이 NOR게이트(34)의 입력단으로 입력되는 /RAS, /CAS, /WE신호에 따라 읽기상태일 경우에는 /WE는 고전위, /CAS는 저전위, /RAS는 고전위가 됨으로써 NOR게이트(34)의 출력은 고전위가 된다. 이 고전위 값을 래치(32)에서 입력받아 작동제어부(40)로 출력하게 된다.

그러면, 작동제어부(40)의 멀티플렉서(42)에서는 상태판별부(30)에서 출력된값이 고전위일 경우에는, 즉 데이터 읽기 상태일 경우 불량소켓(10)의 메모리에서 출력되는 데이터스트로브 신호(DQS)를 제 1출력단(M1)으로 출력하게 된다. 즉, 제 1내지 제 2비교기(60)(65)의 작동을 제어할 수 있도록 한다.

이렇게 제 1출력단(M1)의 값은 인버터(44)와 지연회로(46)에 의해 각각 제 1비교기(60)와 제 2비교기(65)로 입력되어 불량소켓(10)에 장착된 메모리에서 출력되는 데이터(DQ)와 정상소켓(20)에 장착된 메모리에서 출력되는 데이터(DQ)를 비교하게 된다.

즉, 도 2에서 보는 바와 같이 정상소켓(20)과 불량소켓(10)에서 데이터(DQ)가 출력될 때 데이터스트로브 신호(DQS)도 함께 출력된다. 그러나 작동제어부(40)의 인버터(44)에 의해 지연될 뿐만 아니라 위상이 반대되는 신호(DQS2)가 제 1비교기로 공급되고, 데이터스트로브 신호(DQS)는 지연회로(46)에 의해 일정시간 지연된 신호(DQS2)가 제 2비교기(65)로 공급됨에 따라 'a'와 'c'시점에서는 제 2비교기(65)가 작동되고 'b'와 'd'시점에서는 제 1비교기(60)가 작동되어 정상소켓(20)에 장착된 메모리에서 출력되는 데이터(DQ)와 불량소켓(10)에 장착된 메모리에서 출력되는 데이터(DQ)를 서로 비교하게 된다.

그런데, 이때 'e'와 같이 불량소켓(10)에 장착된 메모리에서 출력되는 데이터(DQ)가 정상소켓(20)에 장착된 메모리에서 출력되는 데이터(DQ)와 다를 경우 제 1비교기(60)의 출력값은 고전위 값이 되어 제 1출력부(70)의 LED(72)를 점등시키게 된다. 또한, 이 출력값은 제 1비교기(60)의 인에이블단(/EN)으로 입력되어 제 1비교기(60)의 작동을 중지시켜 페일이 발생했음을 알리게 된다.

도 3은 본 발명에 의한 DDR 싱크로너스 디램의 테스트 보드에 대한 다른 실시예를 나타낸 블록구성도이다.

여기에 도시된 테스트 보드는 DDR 싱크로너스 디램 모듈을 테스트하기 위한 것으로서 DDR 싱크로너스 디램 모듈(100)에 탑재된 DDR 싱크로너스 디램 디바이스의 개수만큼 도 2에 도시된 테스트 보드(5)가 연결되어 설치되어 있음을 볼 수 있다. 즉, DDR 싱크로너스 디램 모듈(100)을 테스트하기 위한 테스트 보드(5)도 DDR 싱크로너스 디램 디바이스를 테스트하기 위한 보드와 동일한 회로로 구성됨을 알 수 있다.

상기한 바와 같이 본 발명은 DDR 싱크로너스 디램의 실장테스트시 불량메모리와 정상메모리간의 데이터를 두 개의 비교기를 통해 클럭의 변화에 따라 번갈아 가며 비교하여 차이가 발생할 경우 트리거신호를 발생시켜 실장분석 능력을 향상시시킬 뿐만 아니라 고속의 DDR 싱크로너스 디램의 페일 원인분석을 용이하도록 하여 DDR 싱크로너스 디램의 성능을 향상시킬 수 있는 이점이 있다.

Claims (6)

1. 정상메모리를 장착하기 위한 정상소켓과,

   불량메모리가 장착되며 정상메모리와 동일하게 동작되도록 정상소켓과 어드레스 라인 및 명령어 라인을 공유하는 불량소켓과,

   상기 정상소켓의 데이터라인과 상기 불량소켓의 데이터라인 사이에 매개되어 상기 정상소켓의 데이터값과 상기 불량소켓의 데이터값이 서로 다른 값을 갖을 때 전압레벨을 유지할 수 있도록 하는 감지저항과,

   상기 정상소켓의 데이터값과 상기 불량소켓의 데이터값을 각각 입력받아 동일여부를 비교하되 서로 번갈아 가며 작동되는 제 1내지 제 2비교기와,

   상기 정상소켓과 상기 불량소켓에 장착된 메모리의 읽기/쓰기 상태를 판별하여 출력하는 상태판별부와,

   상기 불량소켓의 데이터스트로브 신호를 입력받아 상기 상태판별부의 출력값이 읽기 상태일 때 상기 제 1내지 제 2비교기로 공급할 뿐만 아니라 상기 제 1내지 제 2비교기가 서로 번갈아가며 작동되도록 제어하는 작동제어부와,

   상기 제 1내지 제 2비교기의 출력 상태를 표시하는 제 1내지 제 2출력부와,

   상기 정상소켓의 데이터라인과 연결되어 데이터값을 출력하는 데이터출력패드와,

   상기 정상소켓의 데이터스트로브신호와 상기 상태판별부에서 출력되는 데이터스트로브신호를 출력하는 데이터스트로브 출력패드

   로 이루어진 것을 특징으로 하는 DDR 싱크로너스 디램의 테스트 보드.
2. 제 1항에 있어서, 상기 상태판별부는

   /CAS, /RAS, /WE신호를 통해 메모리의 읽기 상태를 판별하는 NOR게이트와,

   NOR게이트의 출력값을 입력받아 연속해서 입력값을 출력하는 래치

   로 이루어진 것을 특징으로 하는 DDR 싱크로너스 디램의 테스트 보드.
3. 제 1항에 있어서, 상기 작동제어부는

   상기 상태판별부의 출력값에 의해 상기 불량소켓의 데이터스트로브 신호를 상기 제 1내지 제 2비교기로 출력하는 제 1출력단과 상기 데이터스트로브 출력패드로 출력하는 제 2출력단을 갖는 멀티플렉서와,

   상기 멀티플렉서의 제 1출력단 값을 입력받아 반전시켜 상기 제 1비교기의 트리거입력단으로 출력하는 인버터와,

   상기 멀티플렉서의 제 1출력단 값을 입력받아 상기 제 2비교기의 트리거입력단으로 출력하는 지연회로와,

   상기 멀티플렉서의 제 1출력단과 접지사이에 매개된 저항

   으로 이루어진 것을 특징으로 하는 DDR 싱크로너스 디램의 테스트 보드.
4. 제 1항에 있어서, 상기 제 1내지 제 2비교기는

   에지트리거 비교기인 것을 특징으로 하는 DDR 싱크로너스 디램의 테스트 보드.
5. 제 1항에 있어서, 상기 제 1내지 제 2비교기의 출력값은 각각 상기 제 1내지 제 2비교기의 인에이블단으로 피드백되도록 구성된 것을 특징으로 하는 DDR 싱크로너스 디램의 테스트 보드.
6. 제 1항에 있어서, 상기 제 1내지 제 2출력부는 LED로 이루어진 것을 특징으로 하는 DDR 싱크로너스 디램의 테스트 보드.