JP4954991B2 - 可変リンク幅を有するシステム - Google Patents

Description

発明の詳細な説明

［技術分野］
本発明は、可変リンク幅を有するシステムに関する。

［背景技術］
メモリシステムのメモリチップのための各種構成が提案されてきた。例えば、従来の同期型ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）システムでは、メモリコントローラとメモリチップは、双方向のデータバスを介しデータを通信し、コマンド及びアドレスバスを介しコマンド及びアドレスを受け付ける。メモリチップは、バスに接続されるスタブを有する。一部のメモリシステムでは、ポイント・ツー・ポイントインターコネクトは、無向又は双方向である。

一部のメモリシステムでは、メモリチップは、信号を受け付け、２以上のメモリチップの系列における次のメモリチップにそれらを繰り返す。上記システムの一部では、系列の最後のメモリチップは、メモリコントローラ又は他のソースチップに信号を直接送り返すことが可能である。これは、リングと呼ばれている。

メモリコントローラとメモリチップとの間のリンクは、シングルエンディッド（ｓｉｎｇｌｅ ｅｎｄｅｄ）（１つのコンダクタ）又はディファレンシャル（ｄｉｆｆｅｒｅｎｔｉａｌ）（補完信号を搬送する２つのコンダクタ）であってもよい。

送信機と受信機のタイプは様々である。一部は、クロック又はストローブ（ｓｔｒｏｂｅ）信号を提供するＤＬＬ（Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ）を有する。一部は、位相補間回路に関するものである。

回路の電力消費を低減するため、様々な低電力状態が使用されてきた。これらは、チップの一部又はすべての回路への電圧又は周波数を低減することや、チップの一部又は全てに対する電力を完全にシャットオフすることに関する。

メモリモジュールは、いくつかのメモリチップが配置される基板を有する。メモリチップは、基板の片側のみ又は両側に配置されるかもしれない。一部のシステムでは、バッファがまた基板上に配置される。少なくともいくつかの信号について、バッファは、モジュール上のメモリチップとメモリコントローラとの間のインタフェースをとる。このようなバッファされるシステムでは、バッファとメモリチップとの間とは異なるメモリコントローラとバッファとの間の信号処理（例えば、周波数及び電圧値とポイント・ツー・ポイント対マルチドロップ構成など）がある。

［詳細な説明］
図１を参照するに、メモリシステム１０は、レーン１４−１，１４−２，．．．，１４−Ｎを介しメモリデバイス２２−１に接続され、レーン１８−１，１８−２，．．．，１８−Ｎを介しメモリデバイス２２−２に接続されるメモリコントローラ１２を有する。レーン１４−１，．．．，１４−Ｎ及び１８−１，．．．，１８−Ｎは、シングルエンディッド又はディファレンシャルであってもよい。メモリデバイスは、ＤＲＡＭチップ又は他のタイプのメモリチップであるかもしれない。実際の実現形態では、システムには２つのメモリデバイスより多く存在することが予想される。レーン１４−１，．．．，１４−Ｎは、レーン１８−１，．．．，１８−Ｎと同じリンクの一部であってもよく、又は異なるリンクの一部であってもよい。レーン１４−１，．．．，１４−Ｎは、１８−１，．．．，１８−Ｎと同一チャネルの一部であってもよく、又は異なるチャネルの一部であってもよい。

メモリコントローラ１２は、リンク上の推定される動作レベルに応じて、少なくとも１つのリンクにおける動作可能なレーン数を動的に変更することが可能である。これは、必要とされる際のより高い帯域幅と、より高い帯域幅が必要とされないときの低減された電力消費との間のトレードオフを向上させることができる。メモリコントローラ１２は、異なる電力状態又はモードにより動作可能である。フル動作状態では、すべてのレーンが動作する。部分的な動作状態では、レーンの一部は、係る送信機及び受信機を非動作とすることにより非動作とされる。部分的な動作状態は、低電力状態とみなすことができる。しかしながら、一部の実施例では、メモリコントローラ１２はまた、例えば、すべてのレーンが非動作となる１以上の追加的な低電力状態を有する可能性がある。さらに、一部の実施例では、メモリコントローラ１２はまた、電力スロットリング状態などの他の状態により同時に又は逐次的に動作可能となる。

図１において、レーン１４−１，．．．，１４−Ｎ及び１８−１，．．．，１８−Ｎの送信機及び受信機は動作し、それは、それらが実際に信号を送受信しているか、又は信号を送受信する準備が即座にできていることを意味する。このため、レーン１４−１，．．．，１４−Ｎ及び１８−１，．．．，１８−Ｎは、実際には信号を搬送しており、又は信号を搬送する準備ができているため動作していると言われる。このため、システム、送信機、受信機及びレーン群はフル動作状態となる。

他方、図２では、レーン１４−５，．．．，１４−Ｎと１８−１，．．．，１８−Ｎの送信機及び受信機は動作するが、レーン１４−１，．．．，１４−４と１８−１，．．．，１８−４の送信機及び受信機は動作しない。図２において、“Ｘ”は非動作レーンを示す。動作していない送信機及び受信機は、動作しているものよりはるかに電力を消費しないが、実際には、信号を送受信するのに使用されていない。図２において、非動作に切り替えられたレーンは４つしかないが、それは異なる個数となりうる。

図１において、レーン１４−１，．．．，１４−４は互いに隣り合って示され、レーン１４−５，．．．，１４−Ｎは互いに隣り合って示されている。しかしながら、実際の実現形態では、オフとされたレーンは、互いに物理的に隣り合っている必要はない。一部の実施例では、異なるレーンは異なるタイプの信号を搬送する。例えば、リードデータはコマンドと異なるレーンにより搬送されるかもしれない。非動作となるレーンの一部は、あるタイプの信号（コマンドなど）を搬送するものであるかもしれず、他の非動作レーンは、他のタイプの信号（リードデータなど）を搬送するものであるかもしれない。さらなる他のレーンは、さらなる他のタイプの信号を搬送するものであるかもしれない。

一部の実施例では、レーン数が減少するに従って、バースト長が変化する。例えば、通常処理では、６４バイトのキャッシュレーンを提供するため、８つの動作レーンと８のバースト長があると仮定する。動作レーンの個数が４に減少された場合、６４バイトを実現するため、バースト長は１６に増やされる。あるいは、１つでなく２つのコマンドがあるかもしれない。

他の実施例では、動作中のレーン１４の個数は、動作中のレーン１８の個数と同一となる。他の実施例では、動作中のレーン１４の個数は、動作中のレーン１８の個数と異なるものであってもよい。

メモリコントローラ１２が実現可能な方法は様々である。図３は、実施例の一部によるメモリコントローラ１２の一部のブロック図を示すが、メモリコントローラ１２は、他の様々な実施例は異なるものであってもよい。

図３を参照するに、コマンドはコンダクタ４２を介し制御回路４４により受信される。例えば、これらのコマンドは、コンピュータシステムのプロセッサ又は他の回路から直接的に又は間接的に受信されてもよい。データ信号は、コンダクタ４２又は他のコンダクタを介し搬送される。制御回路４４は、コマンドを送信機５０及び６０に提供する。それらが動作中である間、送信機５０はレーン７２に信号を提供し、受信機５２はレーン７４から信号を受信する。それらが動作中である間、送信機６０はレーン７６に信号を提供し、受信機６２はレーン７８から信号を受信する。制御回路４４は、受信機５２及び６２から信号を受信する。

レーン７２、７４、７６及び７８のそれぞれは、送信機５０が複数の送信機を有するように、複数のレーンを有する。同様に、受信機５２は、複数の受信機を有する。送信機の個数は、受信機の個数と等しくなる必要はない。レーン７２及び７４はレーン１４−１，．．．，１４−４を有し、レーン７６及び７８は、レーン１４−５，．．．，１４−Ｎを有してもよい。図１及び２において、レーン１４−１，．．．，１４−Ｎは、一方向、逐次的双方向又は同時双方向なものであるかもしれない。図３及び４の例では、レーン７２、７４、７６及び７８は一方向となる。

制御回路４４は、ゲーティング回路５４は送信機５０及び受信機５２がコンダクタ５６から電圧及び／又は他の信号を受信することを可能にするか制御する。例えば、ゲーティング回路５４はＡＮＤゲートを有することが可能である。システム１０がフル動作状態にあるとき、ゲーティング回路５４は、コンダクタ５６から送信機５０及び６０並びに受信機５２及び６２への電圧信号及び／又は他の信号を可能にする。例えば、電圧信号は、供給電圧Ｖｃｃ及び／又は他の電圧であってもよい。その他の信号は、ＤＬＬからのクロック又はストローブ信号を含むかもしれない。システム１０が部分的な動作状態にあるとき、ゲーティング回路５４は、送信機５０及び受信機５２がコンダクタ５６から電圧信号及び／又は他の信号を受信することを禁止するが、送信機６０及び受信機６２がこれらの信号を受信することを許可する。送信機５０及び受信機５２が受信しないとき、同様に信号を受信しない受信機５２、送信機５０とゲーティング回路５４との間で接続される様々なバッファ又は他の回路が存在する可能性があるということに留意されたい。

さらに低い電力状態では、ゲーティング回路５４は、送信機５０及び６０と受信機５２及び６２がコンダクタ５６から信号を受信することを禁止することが可能である。一部の実施例では、送信機６０と受信機６２はゲーティング回路５４から信号を受信しない。

制御回路４４（又は他の回路）は、推定された動作レベルが第１レンジ又は第２レンジであるか、又は一部の実施例では、第３レンジ又は第４レンジであるか決定する。第４レンジは、同一又は異なるものであってもよい。

例えば、第１レンジの場合、推定される動作レベルは閾値より低く、第２レンジの場合、推定される動作レベルは閾値以上となる。他の第１及び第２レンジの例が充足するものとなりうる。異なるレーン又は送信機及び受信機の推定に関する異なるタイプの推定される動作レベルがあるかもしれない。例えば、１つの推定される動作レベルは、１つのリンク、リンクの一部又はチャネルの動作に関するものであり、他の動作レベルは、他のリンク、リンクの他の部分又は他のチャネルの動作に関するものとすることができる。単なる具体例として、また必須ではなく、推定される動作レベルは、非動作とされていない場合に送信機及び受信機を通過するのに予想される時間における推定される信号数に関するものであり、第２の推定される動作レベルは、非動作とされていない場合に送信機と受信機の１つを通過するため予想される時間における推定される信号数に関するものであるかもしれない。様々な推定される動作レベルが、実施例に応じてさらなる他のものを意味するかもしれない。

メモリデバイス２２−１及び２２−２が実現可能な様々な方法がある。図４は、実施例の一部によるメモリデバイス２２−１のブロック図を示すが、メモリデバイス２２−１は、他の各種実施例では異なるかもしれない。図４を参照するに、受信し８０及び９０はレーン７２及び７６から信号を受信し、送信機８２及び９２はレーン７４及び７８に信号を送信する。制御回路８４は、ゲーティング回路８６がコンダクタ８８からの電圧及び／又は他の信号を受信機８０及び９０並びに送信機８２及び９２が受信することが可能であるか制御する。システム１０がフル動作状態であるとき、ゲーティング回路８６は、コンダクタ８８から受信機８０及び送信機８２への電圧信号及び／又は他の信号を許可する。電圧信号及び／又は他の信号は、メモリコントローラ１２において同一又は異なるものであってもよい。システム１０が部分的な動作状態にあるとき、ゲーティング回路８６は、受信機８０及び送信機８２がコンダクタ８８からの電圧信号及び／又は他の信号を受信することを禁止する。受信機８０及び送信機８２が受信しないとき、同様に信号を受信しない送信機８２、受信機８０及びゲーティング回路８６の間で接続される様々なバッファ又は他の回路が存在するかもしれないということに留意されたい。

さらにより低い電力状態では、ゲーティング回路８６は、受信機８０及び９０と送信機８２及び９２がコンダクタ８８から信号を受信することを禁止することが可能である。一部の実施例では、受信機９０及び送信機９２はゲーティング回路８６から信号を受信しない。

図５は、レーン１５４のグループ（Ｘレーンを有する）とレーン１５４のグループ（Ｙレーンを有する）を介しメモリデバイス２２−１に接続されるメモリコントローラ１２を示す。本例では、レーン１５４は一方向的にコマンド又はコマンド及びライトデータをメモリデバイス２２−１（ＤＲＡＭ、他のタイプのメモリ又はバッファであるかもしれない）に搬送する。実施例に応じて、アドレス情報はレーン１５２若しくは１５４又は他のレーン（図示せず）上のものとすることが可能である。レーン１５４は、データを搬送し、無向又は双方向のものであってもよい。図５において、レーン１５２及び１５４はすべて動作中である。レーン１５２及び１５４は、同一リンク又は異なるリンクの一部とみなされてもよい。

図６は、レーン１５４のＹ／２のみが動作中であるという点を除いて図５と同様である。レーン１５２のすべてが、図６と同様に動作中である。

図７は、レーン１５２のＸ／２のみが動作中であり、レーン１５４のＹ／２のみが動作中であるという点を除いて図５と同様である。

図８は、レーン１５４の代わりにレーン１５６と１５８の２つの一方向グループを示す。

図９は、レーン１８８−１、１８８−２、１８８−３及び１８８−４（それぞれが１以上のリンクを有するかもしれない）を介しメモリデバイス２２−１、２２−２、２２−３及び２２−４に接続されるメモリコントローラ１２を示す。システムにはより多くのメモリデバイスがあってもよい。図９において、各レーンは動作している。

図１０及び１１に示されるように、非動作であるレーンが、異なるメモリデバイスに接続されるレーン間に様々に分散させることが可能である。図１０において、レーン１８８−１の一部、レーン１８８−２の一部、レーン１８８−３の一部及びレーン１８８−４の一部は非動作である。図１１において、レーン１８８−１及び１８８−２のすべてが動作し、レーン１８８−３及び１８８−４のすべてが非動作である。図１０及び１１における非動作レーンの総数は、同一であってもよく、又は異なるものとすることも可能である。

図１２は、一部の実施例の処理のフロー図を示すが、他の実施例では、他の処理が利用可能である。図３を参照するに、メモリコントローラ１２が初期化される（ブロック２０２）。メモリコントローラ１２は、メモリデバイスのライン幅容量を検出する（ブロック２０４）。メモリシステムは、デフォルトリンク幅により動作する。“幅”という用語は、複数のレーン群に関係するため（図６と同様に）、使用される。

図３の制御回路４４は、コンダクタ４２の入力コマンドをモニタし、特定のグループレーンをフル動作状態から部分動作状態に、又は部分動作状態からフル動作状態にスイッチすべきか判断する（ブロック２０８）。一部の実施例では、制御回路４４はまた、異なるレベルの部分動作（Ｘ／２、Ｘ／４又は３Ｘ／４レーンが非動作であるかの選択など）の間の選択を有するかもしれない。制御回路４４は、リンク幅を変更すべきか否か決定するに際して、特定のポリシーに該当しているか判断するための回路を有する。

制御回路４４が、動作中のレーンの個数が変更されるべきか決定するとき、それは、上述されるように、メモリデバイス２２−１の制御回路９０にコマンドを送信する（ブロック２１０）。その後、制御回路９０は、上述されるように、受信機８０と送信機８２をゲーティング回路８４を介し非動作にする。同様に、制御回路４４は、上述されるように、送信機５０と受信機５２をゲーティング回路５４を介し非動作にする。一部の実施例では、受信機８０及び送信機８２は、送信機５０と受信機５２が非動作となる前に非動作となり、他の実施例では、その反対となる。

特定のリンクのレーンが、上述されるように、オン又はオフとされる（動作又は非動作とされる）（ブロック２１４）。このとき、システムは、新たなリンク幅により動作する（ブロック２１６）。一部の実施例では、制御回路４４は、リンク幅を変更すべきか判断するため、入力コマンドをモニタし続ける。所与の時間における入力コマンドの数量及びタイプは急激に変化する可能性があるため、リンク幅もまた急激に変動する可能性がある。リンク幅が頻繁に変動しすぎる場合、リンクを動作可能にする余分な電力が失われる可能性がある。一部の実施例では、リンク幅を頻繁に変動することを回避するため、制御回路は、推定される動作レベルに大きな変動（計画された帯域幅要求）があるときに限って、リンク幅を変更する。

図１３は、メモリデバイスが他のメモリデバイスに対するリピータとして動作するシステムを示す。例えば、メモリデバイス２３２−１は、レーン２２６−１，．．．，２２６−Ｍを介しメモリデバイス２２−１に接続され、メモリデバイス２３２−２は、レーン２２８−１，．．．，２２８−Ｍを介しメモリデバイス２２−２に接続される（Ｍは、Ｎに等しくても、そうでなくてもよい）。リピータメモリデバイス２２−１及び２３２−１を接続する方法は様々である。一部の実施例では、リピータシステムは、レーン２３６及び２３８が必ずしもすべての実施例に対して要求されてはいないが、メモリコントローラ１２にリターンするため、リードデータに対するループを提供するためのレーン２３６及び２３８を有する。異なる実施例では、制御回路は、これらのレーン又はリンクのグループの１以上（すべてなど）の幅を制御することが可能である。

図１４は、メモリコントローラ２４０がバッファ２４４を介し基板２４６上のメモリデバイス２０−１，．．．，２０−Ｚに接続されるシステムを示す。レーン２４２のグループの幅は変更可能である。一部の実施例では、レーン２４８−１，．．．，２４８−Ｚのグループの幅もまた変更可能である。レーン２４８−１，．．．，２４８−Ｚの幅が変更されるべきか決定する制御回路は、メモリコントローラ２４２又はバッファ２４４にあってもよい。バッファ２４４にリンクされた他のバッファがあり、結合するレーンの幅はまた変更可能である。システムにはバッファを有するさらなるモジュールが存在してもよい。

図１５は、入出力コントローラ２６６に接続されるプロセッサチップ２６０におけるメモリコントローラ１２を示す。入出力コントローラ２６６は、さらに任意的な無線送信機及び受信機２６８に接続される。

図１６は、プロセッサチップ２７４に接続されるメモリコントローラハブ２７２のメモリコントローラ１２を示す。メモリコントローラハブ２７２は、入出力コントローラ２７６に接続される。入出力コントローラ２７６はさらに、任意的な無線送信機及び受信機２６８に接続される。

［追加的な情報及び実施例］
図示された実施例がメモリシステムに関して説明されたが、本発明は、メモリデバイスでないチップ又はメモリコントローラを有するチップであるが、メモリコントローラ以外のチップの各部分により実現可能である。例えば、本発明は、メモリコマンド又は関連するデータを主として搬送するためのものでないインタフェースにより実現可能である。

本発明は、何れか特定の信号処理技術又はプロトコルに制限されるものでない。例えば、信号処理はシングルエンディッド又はディファレンシャルであるかもしれない。信号処理は、２つのみの電圧レベル又は２より多くの電圧レベルを有するかもしれない。クロック（又はストローブ）は、信号とは独立して送信され、又は信号に埋め込まれてもよい。各種符号化技術が利用可能である。シリアル又は従来のパラレル信号処理が利用可能である。信号は、パケット化又は多重化されてもよく、あるいは専用線を有してもよい。例えば、コマンド、アドレス、ライトデータ信号は、パケット化又は時間多重化されてもよい。あるいは、コマンドのための専用線、ライトデータのための専用線又はこれらの何れかの組み合わせであってもよい。本発明は、特定タイプの送信機及び受信機に制限されない。各種クロック処理技術が、送信機及び受信機並びに他の回路において利用可能である。図における受信機のシンボルは、初期的な受信回路、関連するラッチ回路及びクロック処理回路の何れも有するかもしれない。回路は、電圧モード、電流モード又はその他のものであってもよい。送信機及び受信機は、ＤＬＬ又はＰＬＬ（Ｐｈａｓｅ Ｌｏｖｋｅｄ Ｌｏｏｐ）を有してもよいが、これらは必須ではない。コンダクタ８８のその他の信号は、位相補間信号を有してもよいが、これは必須ではない。

メモリコントローラ１２が、各種実施例により説明された。単独のメモリコントローラが、図面と共に説明されたようなメモリコントローラ１２に帰属するすべての機能を要求するものでない。

制御回路４４及び８４は、本開示に記載されていないさらなる機能を実行してもよく、又は図示されないさらなる制御回路があってもよい。

図面に示されていないチップ上の様々な回路が存在してもよい。図面がコンダクタを介し接続される２つのブロックを示すとき、図示されない中間的な回路が存在するかもしれない。これらのブロックの形状及び相対的なサイズは、実際の形状及び相対的なサイズに関連しようとするものではない。

実施例は、本発明の実現形態又は具体例である。明細書における“ある実施例”、“一実施例”、“一部の実施例”又は“他の実施例”という表現は、これらの実施例に関して記載される特定の機能、構成又は特徴が少なくとも一部の実施例に含まれるが、本発明の必ずしもすべての実施例に含まれる必要はないことを意味している。“ある実施例”、“一実施例”又は“一部の実施例”の記載は、そのすべてが必ずしも同一の実施例を参照しているとは限らない。

要素“Ａ”が要素“Ｂ”に接続していると言われるとき、要素Ａは要素Ｂに直接接続されているか、あるいは要素Ｃなどを介し間接的に接続されているかもしれない。

明細書又は請求項が、コンポーネント、機能、構成、プロセス又は特徴Ａが、コンポーネント、機能、構成、プロセス又は特徴Ｂを“引き起こす（ｃａｕｓｅ）”すると記載するとき、それは、“Ａ”が“Ｂ”の少なくとも部分的な原因であるが、“Ｂ”を引き起こすのに用いられる少なくとも１つの他のコンポーネント、機能、構成、プロセス又は特徴が存在しうることを意味する。

明細書が、あるコンポーネント、機能、構成、プロセス又は特徴が“含まれるかもしれない”又は“含まれうる”と記載する場合、当該コンポーネント、機能、構成、プロセス又は特徴は含まれることを必要としない。明細書又は請求項が“ある”要素と表現するとき、それは、当該要素が１つしか存在しないことを意味するものでない。明細書又は請求項が“さらなる”要素に言及する場合、それは、当該さらなる要素が複数存在することを排除するものでない。

本発明者は、ここに記載される特定の詳細に限定されない。実際、上記記載及び図面の他の多数の変形が、本発明の範囲内に属するかもしれない。従って、本発明の範囲を規定するのは、補正を含む以下の請求項である。

図１は、本発明の一部の実施例によるメモリコントローラ並びに第１及び第２メモリデバイスを含むシステムのブロック図である。 図２は、本発明の一部の実施例によるメモリコントローラ並びに第１及び第２メモリデバイスを含むシステムのブロック図である。 図３は、本発明の一部の実施例による図１及び図２のメモリコントローラのブロック図である。 図４は、本発明の一部の実施例による図１及び図２のメモリデバイスのブロック図である。 図５は、本発明の一部の実施例によるメモリコントローラとメモリデバイスとを有するシステムのブロック図である。 図６は、本発明の一部の実施例によるメモリコントローラとメモリデバイスとを有するシステムのブロック図である。 図７は、本発明の一部の実施例によるメモリコントローラとメモリデバイスとを有するシステムのブロック図である。 図８は、本発明の一部の実施例によるメモリコントローラとメモリデバイスとを有するシステムのブロック図である。 図９は、本発明の一部の実施例によるメモリコントローラとメモリデバイスとを有するシステムのブロック図である。 図１０は、本発明の一部の実施例によるメモリコントローラとメモリデバイスとを有するシステムのブロック図である。 図１１は、本発明の一部の実施例によるメモリコントローラとメモリデバイスとを有するシステムのブロック図である。 図１２は、本発明の一部の実施例による図１及び図２のシステムの処理のフロー図である。 図１３は、本発明の一部の実施例によるメモリコントローラとメモリデバイスとを有するシステムのブロック図である。 図１４は、本発明の一部の実施例によるメモリコントローラとメモリデバイスを有するモジュールとを有するシステムのブロック図である。 図１５は、本発明の一部の実施例によるメモリコントローラを有するシステムのブロック図である。 図１６は、本発明の一部の実施例によるメモリコントローラを有するシステムのブロック図である。

Claims (15)

1. 送信機及び受信機と、
   計画された帯域幅要求に対応する推定される動作レベルが第１レンジになることに応答して、前記送信機及び受信機の一部を非動作状態にし、前記送信機及び受信機の他方を動作状態に維持する制御回路と、
   電圧信号を有するコンダクタに接続されるゲーティング回路と、
   を有するチップであって、
   前記制御回路は、前記送信機及び受信機の少なくとも一部が、前記ゲーティング回路を介し前記電圧信号を受信するか制御し、
   前記電圧信号を受信しない前記送信機及び受信機の少なくとも一部は、非動作状態であるチップ。
2. 前記推定される動作レベルが第２レンジになることに応答して、前記制御回路は、前記送信機及び受信機の何れも非動作状態にせず、
   前記推定される動作レベルが前記第１レンジにあるということは、前記推定される動作レベルが第１閾値未満であることを意味し、
   前記推定される動作レベルが前記第２レンジにあるということは、前記推定される動作レベルが前記第１閾値以上であることを意味する、請求項１記載のチップ。
3. 当該チップはさらに、前記制御回路を有するメモリコントローラを有し、
   異なるグループの前記送信機及び受信機が、レーンを介し異なるメモリデバイスに接続され、
   一部の状況では、前記制御回路は、一部のグループの送信機及び受信機のすべてを非動作状態にしながら、他のグループの送信機及び受信機のすべてを動作状態とする、請求項１記載のチップ。
4. 当該チップはさらに、前記制御回路を有するメモリコントローラを有し、
   異なるグループの前記送信機及び受信機が、レーンを介し異なるメモリデバイスに接続され、
   一部の状況では、前記制御回路は、各グループの送信機及び受信機の一部を非動作状態にする、請求項１記載のチップ。
5. 前記ゲーティング回路は、前記電圧信号と他の信号とを搬送するさらなるコンダクタに接続され、
   前記制御回路は、前記送信機及び受信機の少なくとも一部が前記他の信号を受信するか制御する、請求項１記載のチップ。
6. 前記制御回路は、前記推定される動作レベルとそれがいる範囲とを決定する、請求項１記載のチップ。
7. 前記制御回路は、前記推定を行うため入力コマンドを考慮する、請求項６記載のチップ。
8. 前記推定される動作レベルが前記第１レンジにあることに応答して、前記制御回路は、他のチップにそれの送信機及び受信機の一部を非動作状態にするよう指示する送信対象となるコマンドを前記他のチップに送信する、請求項１記載のチップ。
9. 前記制御回路が前記送信機及び受信機の一部を非動作状態にした後、前記推定される動作レベルが前記第２レンジになる場合、前記制御回路は、前記送信機及び受信機を再び動作状態にする、請求項１記載のチップ。
10. 前記制御回路は、前記制御回路が第１タイプコマンドを受信することに応答して、前記送信機及び受信機の一部を非動作状態にする、請求項１記載のチップ。
11. 第２チップの受信機及び送信機にレーンを介して接続される制御回路、送信機及び受信機を有する第１チップを有するシステムであって、
    計画された帯域幅要求に対応する推定される動作レベルが第１レンジにあることに応答して、前記第１チップの制御回路は、前記第２チップに送信されるコマンドを発生させ、前記第１チップの送信機及び受信機の一部を非動作状態にし、
    前記コマンドの受信に応答して、前記第２チップの制御回路は、前記第２チップの送信機及び受信機の一部を非動作状態にし、
    前記第１チップはさらに、電圧信号を有するコンダクタに接続されるゲーティング回路を有し、
    前記第１チップの制御回路は、前記第１チップの送信機及び受信機の少なくとも一部が、前記ゲーティング回路を介し前記電圧信号を受信するか制御し、
    前記電圧信号を受信しない前記第１チップの送信機及び受信機の少なくとも一部は、非動作状態であるシステム。
12. 前記推定される動作レベルが第１レンジとなった後、前記推定される動作レベルが第２レンジになった場合、前記第１チップの制御回路は、前記第２チップに送信される他のコマンドを発生させ、前記第１チップの非動作状態の送信機及び受信機を動作状態にし、
    前記他のコマンドの受信に応答して、前記第２チップの制御回路は、前記非動作状態の送信機及び受信機を動作状態にする、請求項１１記載のシステム。
13. 前記第１チップは、メモリコントローラとプロセッサとを有し、
    前記第２チップは、メモリデバイスである、請求項１１記載のシステム。
14. 前記推定される動作レベルが第２レンジになることに応答して、前記第１チップの制御回路は、前記第１チップの送信機及び受信機の何れも非動作状態にせず、前記第２チップに送信されるコマンドを発生させない、請求項１１記載のシステム。
15. 前記第２チップはさらに、電圧信号を有するコンダクタに接続されるゲーティング回路を有し、
    前記第２チップの制御回路は、前記第２チップの送信機及び受信機の少なくとも一部が前記ゲーティング回路を介し前記電圧信号を受信するか制御し、
    前記電圧信号を受信しない前記第２チップの送信機及び受信機の少なくとも一部が、非動作状態である、請求項１１記載のシステム。

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