JP2002230963A - 選択可能クロックを有する同期メモリ・モジュール及びメモリ・システム - Google Patents

選択可能クロックを有する同期メモリ・モジュール及びメモリ・システム

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JP2002230963A JP2001356572A JP2001356572A JP2002230963A JP 2002230963 A JP2002230963 A JP 2002230963A JP 2001356572 A JP2001356572 A JP 2001356572A JP 2001356572 A JP2001356572 A JP 2001356572A JP 2002230963 A JP2002230963 A JP 2002230963A
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Abstract

(57)【要約】 （修正有） 【課題】 ＳＤＲＡＭ ＤＩＭＭ及びＤＤＲ−ＳＤＲＡ
Ｍ ＤＩＭＭの両方を含むメモリ・システムにおいて、
メモリ・モジュール間の互換性を保持する方法を提供す
る。 【解決手段】 クロック２１０またはクロック・バッフ
ァ３０とメモリ・モジュールのコンポーネントとの間で
クロック終端を選択可能にするメモリ・システム及びメ
モリ・モジュールを提供する。メモリ・モジュールそれ
自体とクロック終端をイネーブル／ディセーブルにする
ＦＥＴスイッチ２４５、及びこれらのモジュールを使用
するためのイネーブル／ディセーブル・ピン２９０を設
ける。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は一般に、メモリ・シ
ステムにおける、メモリ・モジュール間の互換性の保持
に関し、特に、選択可能なクロック終端を有する同期メ
モリ・システムに関する。
【０００２】
【従来の技術】メモリ・システム及びマイクロエレクト
ロニクス分野においては、一般に、性能、省エネ、及び
コンポーネントの互換性に対する要求がある。これらの
問題は、特にモバイル・アプリケーションや高性能アプ
リケーション（例えばＰＣ、モバイル・システム、プリ
ンタ、ＲＡＩＤアプリケーション）などの分野におい
て、設計の進歩が非常に速いペースで進んでいることか
ら重要である。
【０００３】最近、メモリ・システムのスピード／性能
に対する改善要求が、シンクロナスＳＲＡＭやシンクロ
ナス・ダイナミック・ランダム・アクセス・メモリ（Ｓ
ＤＲＡＭ）の開発をもたらした。より最近では、いわゆ
るダブル・データ・レート（ＤＤＲ）ＳＤＲＡＭメモリ
・モジュールが提案され開発された。ＤＤＲ−ＳＤＲＡ
Ｍは事実上、所与のシステム・クロック・スピードにお
いて、データ・スループットを２倍にする。これらのタ
イプの進歩は、ＤＤＲ−ＳＤＲＡＭのより高速クロック
・バージョン（例えば１６６ＭＨｚ以上のクロック・ス
ピード）の導入を継続するものと期待される。ＳＤＲＡ
Ｍ及びＤＤＲ−ＳＤＲＡＭの議論については、ＪＥＤＥ
Ｃ規格出版物の中で述べられている。この技術の背景を
述べた別の参考文献に、Betty Princeによる"High Perf
ormance Memories"（Wiley & Sons発行（1999））があ
る。
【０００４】同期メモリ・システムの主な特徴は、メモ
リ・システムの個々のメモリ・モジュールと直接通信す
るクロックまたはクロック・バッファの存在である。こ
うしたシステムの態様が米国特許第５８９６３４６号、
同第６０４３６９４号、及び同第６０８１８６２号で述
べられている。また、他の態様が１９９９年１月２９日
付け出願の米国特許出願第２４０６４７号で述べられて
いる。
【０００５】１８４ピンＤＩＭＭ（デュアル・インライ
ン・メモリ・モジュール）や２００ピンＳＯ ＤＩＭＭ
などのＤＤＲメモリ・モジュールは、現在異なるクロッ
ク終端機構を含み、これは低電力アプリケーション及び
少数ピンの（制御装置）アプリケーションでは、最適と
言えないことが判明している。更に、改善されたクロッ
ク・ドライバの出現、及び（オンボード・クロック再生
を有する）レジスタ付きＤＩＭＭの広範な採用は、新た
なシステム・クロッキングの機会をもたらし、このこと
は代替モジュール／システム・クロック終端ソルーショ
ンが許可される場合に、全体システム・タイミング計画
を改善するであろう。しかしながら、将来のメモリ・モ
ジュールと現設計との間の下位互換性は、下位互換性を
保つ何らかの手段が保持されない限り、生産者がこれら
の新たな機会をサービスする新たな固有のモジュールを
開発する能力を制限することになる。
【０００６】
【発明が解決しようとする課題】同一のメモリ・システ
ム、特にＳＤＲＡＭ ＤＩＭＭ及びＤＤＲ−ＳＤＲＡＭ
ＤＩＭＭの両方を含むメモリ・システムにおいて、メモ
リ・モジュール間の互換性を保つ方法が必要とされる。
また、クロック信号管理の柔軟性を改善する設計及び方
法が必要とされる。
【０００７】
【課題を解決するための手段】本発明は、クロックまた
はクロック・バッファとメモリ・モジュールとの間で、
選択可能なクロック終端を可能にするメモリ・システム
及びメモリ・モジュールを包含する。本発明は完全に上
位互換及び下位互換のメモリ・ソルーションを提供す
る。本発明はメモリ・モジュールそれ自体、並びに、こ
れらのモジュールを使用するためのイネーブル・ピン／
ディセーブル・ピンを含むシステムを提供する。
【０００８】１態様では、本発明はシステム・レベル・
クロックの選択可能な終端を有するメモリ・アセンブリ
を包含する。選択可能クロック終端が、クロック・ネッ
ト内の任意の所望のポイント（例えば、クロック・ネッ
トの終端またはその近傍、またはクロック・ネットの分
割ポイントなど）に配置される。選択可能性は好適に
は、クロック終端をイネーブルまたはディセーブルする
１つ以上のスイッチにより提供される。スイッチは好適
には、メモリ・アセンブリ上のピンに接続されるＦＥＴ
スイッチである。メモリ・アセンブリは好適には、シン
グル・ドロップ・エンド終端クロック・ネットを有する
システムと、マルチドロップ・クロック・ネットを有す
るシステムの両方のシステムの操作を可能にし、クロッ
ク終端方法は好適には、i）シングル・エンド終端、i
i）ソース直列終端、及びiii）ソース容量性終端を含む
グループから選択される。
【０００９】本発明はまたメモリ・システム、特に、選
択可能クロック終端を有するメモリ・アセンブリの使用
を可能にする同期メモリ・システムを包含する。
【００１０】本発明はまた、使用されるメモリ・クロッ
ク終端のタイプを決定する検出回路を含むメモリ制御装
置を包含し、それにより、クロック・ドライブが終端方
法に適合するように調整される。本発明は更に、選択可
能システム・レベル・クロック終端を有するメモリ・ア
センブリと共に、こうしたメモリ制御装置を含むメモリ
・システムを包含する。
【００１１】本発明は更に、２つ以上のクロック終端方
法を含むメモリ・モジュールを包含し、それによりクロ
ック終端は、多くのメモリ・アセンブリが共通のクロッ
ク対を共用すること、または固有のクロック対により各
メモリ・アセンブリに作用することを可能にする。クロ
ック終端方法は好適には、メモリ・アセンブリへの制御
信号（例えばメモリ・アセンブリ上のＶdd、ＶddQ、ま
たはグラウンド・ピン）を介して選択可能である。メモ
リ・モジュールは好適にはＤＤＲメモリ・モジュールで
あり、より好適には１６８ピンＤＩＭＭ乃至２００ピン
ＤＩＭＭである。
【００１２】本発明はまた、２つ以上のクロック終端方
法を含むメモリ・サブシステムを包含し、クロック終端
は多数のメモリ・アセンブリが共通クロック対を共有す
ること、または固有のクロック対により各メモリ・アセ
ンブリに作用することを可能にする。好適には、ＦＥＴ
スイッチがサブシステムのクロック・ネットに統合さ
れ、メモリ・アセンブリ上でのクロック終端をイネーブ
ルまたはディセーブルする。メモリ・サブシステムは好
適には、クロック・パス内に統合されるＦＥＴスイッチ
を介して、１つ以上のクロックをディセーブルする能力
を含む。
【００１３】本発明のこれらの及び他の態様が、以下で
詳述される。
【００１４】
【発明の実施の形態】本発明は、クロックまたはクロッ
ク・バッファとメモリ・モジュールとの間の選択可能ク
ロック終端を可能にする、メモリ・システム及びメモリ
・モジュールを包含する。本発明はメモリ・モジュール
それ自体と、これらのメモリ・モジュールを使用するた
めのイネーブル・ピン／ディセーブル・ピンを含むメモ
リ・システムと、クロック終端状態の選択をドライブす
る回路を含むメモリ制御装置と、本発明により提供され
る選択可能クロック終端機能の存在から導出される他の
態様とを提供する。
【００１５】図１を参照すると、レジスタ付きＤＩＭＭ
４０を用いるメモリ・システム１０のレイアウトが示さ
れる。ＤＩＭＭ４０は、クロック・バッファ３０及びメ
モリ制御装置２０によりドライブされる。メモリ制御装
置２０はＤＩＭＭ４０と、アドレス・バス５０、制御バ
ス６０、及びデータ・バス７０を介して通信する。様々
なバスの実際の配線は、図面では説明の都合上、多大に
簡略化して示される（すなわち、全ての物理配線が示さ
れているわけではない）。また、アドレス・バス５０及
びデータ・バス７０の終端（ＶTT）９５も示されてい
る。クロック出力線９３及びフィードバック線９０は、
クロック・バッファ３０をメモリ制御装置２０内に含ま
れるドライブ回路（図示せず）に接続する。ＤＩＭＭ４
０へのクロック・ドライブは、クロック線８０を通じて
行われる。クロック信号は差動電圧として提供される。
従って、各ＤＩＭＭはクロック２１０及び反転クロック
２２０接続を有する。
【００１６】図３は、図１のＤＩＭＭのクロック・ネッ
トのレイアウトを示す。レジスタ付きＤＩＭＭでは、ク
ロック信号２１０／２２０がドライバ（ＰＬＬ）２０２
との接続において、抵抗２０７により終端される。ドラ
イバ２０２はフィードバック・ループ２４７を有し、そ
れぞれのＳＤＲＡＭチップ２０５へのクロック信号２５
７及び２５９をドライブする。ドライバ２０２はまた、
レジスタ（図示せず）へのクロック信号をドライブす
る。ＳＤＲＡＭチップの数及び複雑度に比例して、多く
のクロック信号線がＰＬＬ２０２から発生することが理
解できよう。チップ２０５に示される点線は、ＤＩＭＭ
の反対側に存在し得る追加のチップを表す。
【００１７】図２は、バッファ無しＤＩＭＭ１４０を用
いるメモリ・システム１００のレイアウトを示す。アド
レス・バス１５０、制御バス１６０、及びデータ・バス
１７０が、メモリ制御装置１２０とＤＩＭＭ１４０との
間に単純化された形式で示される。クロック・ドライバ
１３０が制御装置１２０の内部に示される。クロック・
ドライバ１３０はＤＩＭＭ１４０と、クロック差動線１
８０を介して通信する。但し、図解の便宜上、クロック
３１０及び反転クロック３２０接続の一方だけが示され
ている。
【００１８】図４は、図２のメモリ・システム１００で
使用可能な１８４ピンのバッファ無しＤＤＲ ＤＩＭＭ
１４０のクロック信号配線（ネット）のレイアウトを示
す。クロック３１０及び反転クロック３２０の線が、抵
抗器３２５により終端される。図４では、幾つかのＳＤ
ＲＡＭチップ３０５をドライブするために、クロック・
ネット線が分割されて示されるが、ＳＤＲＡＭチップの
より小さなグループ、またはＳＤＲＡＭチップのより大
きなグループの場合、各ＳＤＲＡＭに対して、専用のク
ロック信号入力が提供されてもよい。クロック及び反転
クロックの各対は、依然終端抵抗器（または他の終端素
子）を有する。
【００１９】図５は、図３のレジスタ付きＤＩＭＭのレ
イアウトが変更され、インバータ、Ｐ−ＦＥＴ及びＮ−
ＦＥＴを含むＦＥＴスイッチ２４５として示される選択
可能クロック終端を追加した、本発明の実施例のレイア
ウトを示す。Ｎ−ＦＥＴのゲートはデフォルト・ドライ
バ２４６に並列に接続される。ここでデフォルト・ドラ
イバ２４６は、ＤＩＭＭ電源Ｖccへの抵抗器を介した接
続を意味する。抵抗器の値は、スイッチ仕様に適するよ
うに選択される。デフォルト・ドライバは好適には、ク
ロックの終端がＦＥＴスイッチ２４５を通じて達成され
るように、スイッチをオン状態に維持するように作用す
る。ＦＥＴスイッチ２４５の抵抗負荷が、単独では所望
の終端として不十分な場合、追加の抵抗負荷（図示せ
ず）がＦＥＴスイッチ２４５と直列に、差動クロック線
対の間に組み込まれる。
【００２０】スイッチ２４５のデフォルト状態は、メモ
リ・システム１０からの入力２９０により上書きされ
る。好適には、入力２９０はＤＩＭＭの未使用ピンに接
続される。例えば、１８４ピンＤＩＭＭの場合、９番、
１０１番、１０２番または１７３番ピンなどが該当す
る。入力２９０はまた、スイッチ２４５への入力を制御
するプルアップ・トランジスタ構成またはプルダウン・
トランジスタ構成を含み得る。図６は、ＤＩＭＭ上のデ
フォルト・ドライバが存在しない以外は、図５と類似の
構成を示す。この場合スイッチ状態は、メモリ・システ
ムからの入力２９０ａを通じて制御される。図６のケー
スでは、スイッチ２４５を浮遊状態にさせる入力２９０
ａでの無接続を回避することが極めて好ましい。
【００２１】図７は、本発明に従うバッファ無しＤＩＭ
Ｍの実施例のレイアウトを示す。この場合、ＦＥＴスイ
ッチ３４５は選択可能終端として使用される。スイッチ
３４５の制御は、メモリ・システムからの入力３９０を
通じて行われる。図７に示されるように、単一の終端が
使用される場合、これはＤＩＭＭ上でクロックの入力位
置の近くに配置されることが望ましい。
【００２２】図８は、複数の終端２４５ａ及び２４５ｂ
が抵抗器２４８と共に、クロック・ネット内の異なる位
置を終端するために使用される変形を示す。この構成ま
たは他の複数位置終端構成は、スタブ長が問題となる場
合に好適である。選択可能クロック終端は、クロック・
ネット内の任意の所望のポイント（例えばクロック・ネ
ットの終端またはその近傍、クロック・ネットの分割ポ
イントなど）に配置される。必要に応じて複数のスイッ
チ、他のスイッチ設計、または終端ごとの異なる終端モ
ードなどが使用される。メモリ・アセンブリは好適に
は、シングル・ドロップ・エンド終端クロック・ネット
を有するシステムと、マルチドロップ・クロック・ネッ
トを有するシステムの両方における操作を可能にする。
クロック終端方法は、モジュール設計の既知の好適な方
法から選択される。クロック終端方法は好適には、i）
シングル・エンド終端、ii）ソース直列終端、及びii
i）ソース容量性終端を含むグループから選択される。
また、同一のＤＩＭＭ（または他のメモリ・モジュー
ル）上で、複数の終端モードが選択可能な構成を有する
ことも可能である。
【００２３】本発明の別の実施例では、直列終端または
並列終端を排除し、（バンク内の最終ＤＩＭＭを超え
て）シングル・エンド・ターミネータを追加する。
【００２４】終端選択可能性により、メモリ制御装置は
好適には、使用されるメモリ・クロック終端のタイプを
決定する検出回路を含み、それによりクロック・ドライ
ブが終端方法を適合させるように調整される。こうした
検出回路は、前記米国特許出願第２４０６４７号で述べ
られているものと類似である。クロック終端は、多数の
メモリ・アセンブリが共通クロック対を共用すること、
または固有のクロック対により各メモリ・アセンブリに
作用することを可能にする。クロック終端方法は好適に
は、メモリ・アセンブリへの制御信号（例えばメモリ・
アセンブリ上のＶdd、ＶddQ、またはグラウンド・ピ
ン）を介して選択可能である。例えば、本発明は制御回
路を含むシステムが、電力を低減することを可能にし、
クロック終端がアクティブ期間に活動化され、非アクテ
ィブ期間に解放される。
【００２５】本発明は任意の特定のメモリ・システムま
たはメモリ・モジュール構成に限られるものではない。
本発明は特に、ＤＤＲメモリ・モジュール、より好適に
は１６８ピンＤＩＭＭ乃至２００ピンＤＩＭＭの状況に
おいて有用であるが、本発明は従来のＳＤＲＡＭモジュ
ールと共にも使用され、またメモリ技術の将来の進歩
（例えばＤＤＲ ＩＩなどの技術を使用する将来のメモ
リ・モジュール）と共にも使用されよう。
【００２６】低電力、少数ピンまたは高性能システムで
は、本発明のシステムは好適には、（前述のように）デ
フォルト・クロック終端をディセーブルし、（終端目的
にもとづき）幾つかの可能なクロッキング・ソルーショ
ンのいずれかを実施する。代わりの終端／制御方法は、
チップセットにおける遷移制御式ドライバと、直列抵抗
終端または各クロック・レグと並列なＲ−Ｃ終端（抵抗
器はコンデンサと直列）のいずれかを含む。
【００２７】高性能化（例えばクロック再ドライブ付き
ＤＩＭＭ）のために、メモリ・システムは好適には、遷
移制御式ドライバをソース側に含み、前述した同一の終
端オプションを有する。更に、クロックが制御装置（ま
たはクロック・バッファ）から各ＤＩＭＭに直列に伝達
する（各ＤＩＭＭはＤＩＭＭ ＰＬＬ素子への非常に短
いスタブを有する）。この方法は、アドレス・バス及び
制御バス（ＤＩＭＭ上で再ドライブされる）とほぼ同一
の負荷及び遅延を有するクロックを生じ、その結果、ア
ドレス及びクロックがＤＩＭＭにほぼ同時に到達するこ
とになる。このことはＤＩＭＭへのクロックを遅延する
必要無しに、ＤＩＭＭに最大可能アドレス有効ウィンド
ウを提供する。後者の方法が今日しばしば使用される
が、制御装置に返送されるデータを遅延する欠点を有
し、しばしば待ち時間（性能ヒット）のための追加クロ
ックを生じる。最後に、本方法は更に追加のＤＩＭＭが
同一のアドレス・コピーを共用することを可能にし、メ
モリ制御装置上のコスト及びピンを低減する。
【００２８】本発明は、既存のまたは将来のシステムに
変更を要求することなく、既存のまたは将来のメモリ・
サブシステムにおいて動作し、将来のメモリ・サブシス
テムの低電力及び少数ピンのニーズに応えるメモリ・モ
ジュールの開発を可能にする。１８４ピンのレジスタ付
きＤＩＭＭでは、省電力化が１ＤＩＭＭ当たり２００ｍ
Ｗ以上に等しく、システムはＤＩＭＭクロックをアドレ
ス線及び制御線と同様に、直列に接続することを許可さ
れ、それによりアドレス・ウィンドウ及び制御ウィンド
ウ、並びにシステム読出しループ・バック・タイミング
が増加する。
【００２９】前述のように、本発明は任意の特定のメモ
リ・モジュールまたはメモリ・システム、或いはエンド
・アプリケーションに限られるものではない。
【００３０】まとめとして、本発明の構成に関して以下
の事項を開示する。
【００３１】（１）選択可能なシステム・レベル・クロ
ック終端を有するメモリ・アセンブリ。 （２）前記選択可能なクロック終端がクロック・ネット
の終端に、または前記終端近傍に配置される、前記
（１）記載のメモリ・アセンブリ。 （３）前記クロック終端がクロック・ネットの分割ポイ
ントに、または前記分割ポイント近傍に配置される、前
記（１）記載のメモリ・アセンブリ。 （４）前記クロック終端をイネーブル及びディセーブル
するスイッチを含む、前記（１）記載のメモリ・アセン
ブリ。 （５）前記スイッチがＦＥＴスイッチである、前記
（４）記載のメモリ・アセンブリ。 （６）前記ＦＥＴスイッチが前記メモリ・アセンブリ上
の未使用ピンに接続される、前記（５）記載のメモリ・
アセンブリ。 （７）クロック終端イネーブル及びクロック終端ディセ
ーブルから選択される通常動作モードを確立するプルア
ップ素子またはプルダウン素子を含む、前記（５）記載
のメモリ・アセンブリ。 （８）前記プルアップ素子またはプルダウン素子を無効
にする外部信号の接続を含む、前記（７）記載のメモリ
・アセンブリ。 （９）前記ＦＥＴスイッチが、前記未使用ピンを通じて
の電源またはグラウンドへの接続を介して、イネーブル
またはディセーブルされる、前記（６）記載のメモリ・
アセンブリ。 （１０）前記プルアップ素子またはプルダウン素子を通
じて、反対側の電源レールに接続される従来の電源ピン
を含む、前記（９）記載のメモリ・アセンブリ。 （１１）前記アセンブリが、シングル・ドロップ・エン
ド終端クロック・ネットを有するシステムと、マルチド
ロップ・クロック・ネットを有するシステムの両方にお
いて動作し、クロック終端方法がi）シングル・エンド
終端、ii）ソース直列終端、及びiii）ソース容量性終
端を含むグループから選択される、前記（１）記載のメ
モリ・アセンブリ。 （１２）使用されるメモリ・クロック終端のタイプを決
定する検出回路を含み、クロック・ドライブが終端方法
に適合するように調整するメモリ制御装置。 （１３）クロック・ドライブと、使用されるメモリ・ク
ロック終端のタイプを決定する検出回路を含み、前記ク
ロック・ドライブが終端方法に適合するように調整する
メモリ制御装置と、選択可能なシステム・レベル・クロ
ック終端を有するメモリ・アセンブリとを含む、メモリ
・システム。 （１４）アクティブ期間に前記クロック終端を活動化
し、非アクティブ期間に前記クロック終端を解放するこ
とにより、電力を低減する回路を含む、前記（１３）記
載のシステム。 （１５）２つ以上のクロック終端方法を含み、前記クロ
ック終端が、多数のメモリ・アセンブリが共通のクロッ
ク対を共有すること、または固有のクロック対により各
メモリ・アセンブリに作用することを可能にするメモリ
・モジュール。 （１６）前記クロック終端方法が、前記メモリ・アセン
ブリへの制御信号を介して選択可能である、前記（１
５）記載のメモリ・モジュール。 （１７）前記クロック終端方法が、前記メモリ・アセン
ブリ上のＶdd、ＶddQ、またはグラウンド・ピンを用い
て選択され、前記終端方法が、前記ピンを識別される電
源の１つに接続することにより、または次レベルのアセ
ンブリにおいて、前記ピンを未接続状態に維持すること
により選択される、前記（１５）記載のメモリ・モジュ
ール。 （１８）デフォルト終端選択が差動対を跨ぐ抵抗器であ
る、前記（１７）記載のメモリ・モジュール。 （１９）前記モジュールがＤＤＲメモリ・モジュールで
ある、前記（１５）記載のメモリ・モジュール。 （２０）前記モジュールが１８４ピンＤＤＲメモリ・モ
ジュール及び２００ピンＤＤＲメモリ・モジュールを含
むグループから選択される、前記（１９）記載のメモリ
・モジュール。 （２１）前記クロック終端方法が、前記メモリ・アセン
ブリ上の従来の未使用ピンを介して選択可能である、前
記（２０）記載のメモリ・モジュール。 （２２）前記クロック終端方法が、差動対を跨ぐ抵抗器
のデフォルト終端選択を含む、前記（２０）記載のメモ
リ・モジュール。 （２３）前記クロック終端方法が、前記メモリ・アセン
ブリ上のＶdd、ＶddQ、またはグラウンド・ピンを用い
て選択され、前記終端方法が、前記ピンを識別される電
源の１つに接続することにより、または次レベルのアセ
ンブリにおいて、前記ピンを未接続状態に維持すること
により選択される、前記（２０）記載のメモリ・モジュ
ール。 （２４）前記クロック終端方法が、前記メモリ・モジュ
ールの前記メモリ・アセンブリ上のスイッチを含み、前
記スイッチが前記メモリ・アセンブリ上のクロック終端
をイネーブルまたはディセーブルする、前記（１５）記
載のメモリ・モジュール。 （２５）前記スイッチがＦＥＴスイッチである、前記
（２４記載のメモリ・モジュール。 （２６）前記ＦＥＴスイッチが各クロック終端をイネー
ブルまたはディセーブルするために使用される、前記
（２５）記載のメモリ・モジュール。 （２７）前記ＦＥＴスイッチが、前記クロック終端がイ
ネーブルされるデフォルト・アクティブ（"オン"）状態
を有する、前記（２５）記載のメモリ・モジュール。 （２８）２つ以上のクロック終端方法を含み、前記クロ
ック終端が、多数のメモリ・アセンブリが共通のクロッ
ク対を共有すること、または固有のクロック対により各
メモリ・アセンブリに作用することを可能にするメモリ
・サブシステム。 （２９）ＦＥＴスイッチが前記サブシステムのクロック
・ネット内に統合され、前記メモリ・アセンブリ上の前
記クロック終端をイネーブルまたはディセーブルする、
前記（２８）記載のメモリ・サブシステム。 （３０）前記ＦＥＴスイッチが"オン抵抗"を含み、前記
オン抵抗が、当該素子がイネーブルされるときに前記ク
ロック終端を提供するように設計される、前記（２９）
記載のメモリ・サブシステム。 （３１）前記ＦＥＴスイッチが各前記クロック終端をイ
ネーブルまたはディセーブルするために使用される、前
記（３０）記載のメモリ・サブシステム。 （３２）前記ＦＥＴスイッチがデフォルト状態として、
前記クロック終端がイネーブルされるアクティブ（"オ
ン"）である、前記（３０）記載のメモリ・サブシステ
ム。 （３３）クロック・パス内に統合されるＦＥＴスイッチ
を介して、１つ以上のクロックをディセーブルする能力
を含む、メモリ・サブシステム。
【図面の簡単な説明】
【図１】レジスタ付きＤＩＭＭを用いるメモリ・システ
ムのレイアウト図である。
【図２】バッファ無しＤＩＭＭを用いるメモリ・システ
ムのレイアウト図である。
【図３】図１のメモリ・システムで使用可能な１８４ピ
ンのレジスタ付きＤＤＲ ＤＩＭＭのクロック信号配線
（ネット）のレイアウト図である。
【図４】図２のメモリ・システムで使用可能な１８４ピ
ンのバッファ無しＤＤＲ ＤＩＭＭのクロック信号配線
（ネット）のレイアウト図である。
【図５】図３のレジスタ付きＤＩＭＭのレイアウトが変
更され、ＤＩＭＭドリブン・デフォルト・クロック終端
状態を有する選択可能クロック終端を追加した、本発明
の実施例のレイアウト図である。
【図６】図３のレジスタ付きＤＩＭＭのレイアウトが変
更され、メモリ・システムによりドライブされる選択可
能クロック終端を追加した、本発明の実施例のレイアウ
ト図である。
【図７】図４のバッファ無しＤＩＭＭのレイアウトが変
更され、メモリ・システムによりドライブされる選択可
能クロック終端を追加した、本発明の実施例のレイアウ
ト図である。
【図８】図３のレジスタ付きＤＩＭＭのレイアウトが変
更され、選択可能クロック終端をクロック・ネット内の
複数ポイントに追加することにより、スタブ長を低減す
る、本発明の実施例のレイアウト図である。
【符号の説明】
１０、１００ メモリ・システム ２０、１２０ メモリ制御装置 ３０ クロック・バッファ ４０ レジスタ付きＤＩＭＭ ５０、１５０ アドレス・バス ６０、１６０ 制御バス ７０、１７０ データ・バス ８０ クロック線 ９０ フィードバック線 ９３ クロック出力線 ９５ 終端（ＶTT） １３０ クロック・ドライブ １４０ バッファ無しＤＩＭＭ １８０ クロック差動線 ２０２ ドライバ（ＰＬＬ） ２０５、３０５ ＳＤＲＡＭチップ ２０７ 抵抗 ２１０、３１０ クロック ２２０、３２０ 反転クロック ２４５、３４５ ＦＥＴスイッチ ２４６ デフォルト・ドライバ ２４７ フィードバック・ループ ２４８、３２５ 抵抗器 ２５７、２５９ クロック信号 ２９０、３９０ 入力
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ１１Ｃ 11/407 Ｇ１１Ｃ 11/34 ３７１Ｋ (72)発明者 スティーブン・グランドン アメリカ合衆国05465、バーモント州ジェ リコー、フットヒル・ドライブ 77 (72)発明者 マーク・ケロッグ アメリカ合衆国05452、バーモント州エセ ックス・ジャンクション、コーデュロイ・ ロード 29 Ｆターム(参考） 5B060 MB03 MB09 MM01 5M024 AA02 AA04 AA90 BB27 BB33 BB34 DD83 HH09 HH11 JJ02 JJ03 PP01 PP03

Claims (33)

    【特許請求の範囲】
  1. 【請求項１】選択可能なシステム・レベル・クロック終
    端を有するメモリ・アセンブリ。
  2. 【請求項２】前記選択可能なクロック終端がクロック・
    ネットの終端に、または前記終端近傍に配置される、請
    求項１記載のメモリ・アセンブリ。
  3. 【請求項３】前記クロック終端がクロック・ネットの分
    割ポイントに、または前記分割ポイント近傍に配置され
    る、請求項１記載のメモリ・アセンブリ。
  4. 【請求項４】前記クロック終端をイネーブル及びディセ
    ーブルするスイッチを含む、請求項１記載のメモリ・ア
    センブリ。
  5. 【請求項５】前記スイッチがＦＥＴスイッチである、請
    求項４記載のメモリ・アセンブリ。
  6. 【請求項６】前記ＦＥＴスイッチが前記メモリ・アセン
    ブリ上の未使用ピンに接続される、請求項５記載のメモ
    リ・アセンブリ。
  7. 【請求項７】クロック終端イネーブル及びクロック終端
    ディセーブルから選択される通常動作モードを確立する
    プルアップ素子またはプルダウン素子を含む、請求項５
    記載のメモリ・アセンブリ。
  8. 【請求項８】前記プルアップ素子またはプルダウン素子
    を無効にする外部信号の接続を含む、請求項７記載のメ
    モリ・アセンブリ。
  9. 【請求項９】前記ＦＥＴスイッチが、前記未使用ピンを
    通じての電源またはグラウンドへの接続を介して、イネ
    ーブルまたはディセーブルされる、請求項６記載のメモ
    リ・アセンブリ。
  10. 【請求項１０】前記プルアップ素子またはプルダウン素
    子を通じて、反対側の電源レールに接続される従来の電
    源ピンを含む、請求項９記載のメモリ・アセンブリ。
  11. 【請求項１１】前記アセンブリが、シングル・ドロップ
    ・エンド終端クロック・ネットを有するシステムと、マ
    ルチドロップ・クロック・ネットを有するシステムの両
    方において動作し、クロック終端方法がi）シングル・
    エンド終端、ii）ソース直列終端、及びiii）ソース容
    量性終端を含むグループから選択される、請求項１記載
    のメモリ・アセンブリ。
  12. 【請求項１２】使用されるメモリ・クロック終端のタイ
    プを決定する検出回路を含み、クロック・ドライブが終
    端方法に適合するように調整するメモリ制御装置。
  13. 【請求項１３】クロック・ドライブと、使用されるメモ
    リ・クロック終端のタイプを決定する検出回路を含み、
    前記クロック・ドライブが終端方法に適合するように調
    整するメモリ制御装置と、選択可能なシステム・レベル
    ・クロック終端を有するメモリ・アセンブリとを含む、
    メモリ・システム。
  14. 【請求項１４】アクティブ期間に前記クロック終端を活
    動化し、非アクティブ期間に前記クロック終端を解放す
    ることにより、電力を低減する回路を含む、請求項１３
    記載のシステム。
  15. 【請求項１５】２つ以上のクロック終端方法を含み、前
    記クロック終端が、多数のメモリ・アセンブリが共通の
    クロック対を共有すること、または固有のクロック対に
    より各メモリ・アセンブリに作用することを可能にする
    メモリ・モジュール。
  16. 【請求項１６】前記クロック終端方法が、前記メモリ・
    アセンブリへの制御信号を介して選択可能である、請求
    項１５記載のメモリ・モジュール。
  17. 【請求項１７】前記クロック終端方法が、前記メモリ・
    アセンブリ上のＶdd、ＶddQ、またはグラウンド・ピン
    を用いて選択され、前記終端方法が、前記ピンを識別さ
    れる電源の１つに接続することにより、または次レベル
    のアセンブリにおいて、前記ピンを未接続状態に維持す
    ることにより選択される、請求項１５記載のメモリ・モ
    ジュール。
  18. 【請求項１８】デフォルト終端選択が差動対を跨ぐ抵抗
    器である、請求項１７記載のメモリ・モジュール。
  19. 【請求項１９】前記モジュールがＤＤＲメモリ・モジュ
    ールである、請求項１５記載のメモリ・モジュール。
  20. 【請求項２０】前記モジュールが１８４ピンＤＤＲメモ
    リ・モジュール及び２００ピンＤＤＲメモリ・モジュー
    ルを含むグループから選択される、請求項１９記載のメ
    モリ・モジュール。
  21. 【請求項２１】前記クロック終端方法が、前記メモリ・
    アセンブリ上の従来の未使用ピンを介して選択可能であ
    る、請求項２０記載のメモリ・モジュール。
  22. 【請求項２２】前記クロック終端方法が、差動対を跨ぐ
    抵抗器のデフォルト終端選択を含む、請求項２０記載の
    メモリ・モジュール。
  23. 【請求項２３】前記クロック終端方法が、前記メモリ・
    アセンブリ上のＶdd、ＶddQ、またはグラウンド・ピン
    を用いて選択され、前記終端方法が、前記ピンを識別さ
    れる電源の１つに接続することにより、または次レベル
    のアセンブリにおいて、前記ピンを未接続状態に維持す
    ることにより選択される、請求項２０記載のメモリ・モ
    ジュール。
  24. 【請求項２４】前記クロック終端方法が、前記メモリ・
    モジュールの前記メモリ・アセンブリ上のスイッチを含
    み、前記スイッチが前記メモリ・アセンブリ上のクロッ
    ク終端をイネーブルまたはディセーブルする、請求項１
    ５記載のメモリ・モジュール。
  25. 【請求項２５】前記スイッチがＦＥＴスイッチである、
    請求項２４記載のメモリ・モジュール。
  26. 【請求項２６】前記ＦＥＴスイッチが各クロック終端を
    イネーブルまたはディセーブルするために使用される、
    請求項２５記載のメモリ・モジュール。
  27. 【請求項２７】前記ＦＥＴスイッチが、前記クロック終
    端がイネーブルされるデフォルト・アクティブ（"オ
    ン"）状態を有する、請求項２５記載のメモリ・モジュ
    ール。
  28. 【請求項２８】２つ以上のクロック終端方法を含み、前
    記クロック終端が、多数のメモリ・アセンブリが共通の
    クロック対を共有すること、または固有のクロック対に
    より各メモリ・アセンブリに作用することを可能にする
    メモリ・サブシステム。
  29. 【請求項２９】ＦＥＴスイッチが前記サブシステムのク
    ロック・ネット内に統合され、前記メモリ・アセンブリ
    上の前記クロック終端をイネーブルまたはディセーブル
    する、請求項２８記載のメモリ・サブシステム。
  30. 【請求項３０】前記ＦＥＴスイッチが"オン抵抗"を含
    み、前記オン抵抗が、当該素子がイネーブルされるとき
    に前記クロック終端を提供するように設計される、請求
    項２９記載のメモリ・サブシステム。
  31. 【請求項３１】前記ＦＥＴスイッチが各前記クロック終
    端をイネーブルまたはディセーブルするために使用され
    る、請求項３０記載のメモリ・サブシステム。
  32. 【請求項３２】前記ＦＥＴスイッチがデフォルト状態と
    して、前記クロック終端がイネーブルされるアクティブ
    （"オン"）である、請求項３０記載のメモリ・サブシス
    テム。
  33. 【請求項３３】クロック・パス内に統合されるＦＥＴス
    イッチを介して、１つ以上のクロックをディセーブルす
    る能力を含む、メモリ・サブシステム。
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