KR20080016639A - 가변 링크 폭을 가진 시스템 및 칩 - Google Patents

가변 링크 폭을 가진 시스템 및 칩 Download PDF

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Abstract

본 발명의 일실시예에 따르면, 칩은 송신기, 수신기 및 제어 회로를 포함한다. 제어 회로는 추정 활성 레벨이 제 1 범위 내에 있으면 송신기 및 수신기 중 일부는 동작하지 않게 하지만, 송신기 및 수신기 중 나머지는 여전히 동작하게 한다. 다른 실시예도 설명 및/또는 청구되어 있다.

Description

가변 링크 폭을 가진 시스템 및 칩{SYSTEMS WITH VARIABLE LINK WIDTHS}
본 발명은 가변 링크 폭을 가진 시스템에 관한 것이다.
메모리 시스템의 메모리 칩에 대한 다양한 구성이 제안되어 왔다. 예컨대, 종래의 동기식 DRAM 시스템에서, 메모리 제어기 및 메모리 칩은 양방향 데이터 버스를 통해 데이터를 전달하고, 명령 및 주소 버스를 통해 명령 및 주소를 수신한다. 메모리 칩은 버스에 접속하는 스터브를 가진다. 일부 메모리 시스템에서, 단방향 또는 양방향은 포인트 접속을 가리킨다.
일부 메모리 시스템에서, 메모리 칩은 신호를 수신하고 그 신호를 일련의 2 개 이상의 메모리 칩 내의 다음 메모리 칩에 대해 반복한다. 이들 일부 시스템에서, 일련의 메모리 칩 내의 마지막 메모리 칩은 메모리 칩 또는 다른 개시 칩에 다시 신호를 직접 전달할 수 있다. 이것을 링이라고도 한다.
메모리 제어기와 메모리 칩 사이의 링크들은 단일 종단형(single ended)(1 개의 도전체)이거나 차동형(상보성 신호를 전달하는 2 개의 도전체)일 수 있다.
다양한 유형의 송신기 및 수신기가 존재한다. 일부는 클록 또는 스트로브 신호를 공급하는 지연 고정 루프를 포함한다. 일부는 위상 보간기를 포함한다.
다양한 저전력 상태는 회로의 전력 소비를 감소시키는 데 사용되어 왔다. 이들은 칩 내의 일부 또는 모든 회로로의 전압 또는 주파수를 감소시키거나 칩의 일부 또는 전부로의 전력을 완전히 차단하는 것을 포함한다.
메모리 모듈은 다수의 메모리 칩이 배치되는 기판을 포함한다. 메모리 칩은 기판의 일면 또는 기판의 양면 모두에 배치될 수 있다. 일부 시스템에서, 버퍼도 기판 위에 배치된다. 적어도 일부의 신호에 대하여, 버퍼는 메모리 제어기와 모듈 상의 메모리 칩 사이를 연결한다. 이러한 버퍼링 시스템에서, 메모리 제어기와 버퍼 사이의 시그널링(예컨대, 주파수 및 전압 값 및 일대일(point-to-point) 대 다분기(multi-drop) 배열)은 버퍼와 메모리 칩 사이의 시그널링과 다르다.
본 발명은 설명 및 이해만을 위한 본 발명의 실시예의 첨부 도면 및 이하의 상세한 설명으로부터 보다 완전히 이해될 것이지만, 설명되거나 예시된 특정 실시예로 본 발명을 한정해서는 안 된다.
도 1 및 도 2는 각각 본 발명의 몇몇 실시예에 따른 메모리 제어기와 제 1 및 제 2 메모리 장치를 포함하는 시스템을 나타낸 블록도.
도 3은 본 발명의 몇몇 실시예에 따른 도 1 및 도 2의 메모리 제어기를 나타 낸 블록도.
도 4는 본 발명의 몇몇 실시예에 따른 도 1 및 도 2의 메모리 장치를 나타낸 블록도.
도 5 내지 도 8은 각각 본 발명의 몇몇 실시예에 따른 메모리 제어기 및 메모리 장치를 포함하는 시스템을 나타낸 블록도.
도 9 내지 도 11은 각각 본 발명의 몇몇 실시예에 따른 메모리 제어기 및 메모리 장치를 포함하는 시스템을 나타낸 블록도.
도 12는 본 발명의 몇몇 실시예에 따른 도 1 및 도 2의 시스템의 동작의 흐름도.
도 13은 본 발명의 몇몇 실시예에 따른 메모리 제어기 및 메모리 장치를 포함하는 시스템을 나타낸 블록도.
도 14는 본 발명의 몇몇 실시예에 따른 메모리 장치를 가진 모듈 및 메모리 제어기를 포함하는 시스템을 나타낸 블록도.
도 15 및 도 16은 각각 본 발명의 몇몇 실시예에 따른 메모리 제어기를 포함하는 시스템을 나타낸 블록도.
도 1을 참조하면, 메모리 시스템(10)은 레인(lane)(14-1,14-2,...14-N)을 통해 메모리 장치(22-1) 및 레인(18-1,18-2,...18-N)을 통해 메모리 장치(22-2) 결합된 메모리 제어기(12)를 포함한다. 레인(14-1...14-N, 18-1...18-N)은 단일 종단 형이거나 차동형일 수 있다. 메모리 장치는 DRAM 칩이거나 기타 종류의 메모리 칩일 수 있다. 실제 구현에서, 시스템 내에 2 개 이상의 메모리 장치가 존재할 것으로 예상된다. 레인(14-1...14-N)은 레인(18-1...18-N)과 동일한 링크의 일부이거나, 상이한 링크의 일부일 수 있다. 레인(14-1...14-N)은 레인(18-1...18-N)과 동일한 채널의 일부이거나, 상이한 채널의 일부일 수 있다.
메모리 제어기(12)는 추정된 링크 상의 활성 레벨에 따라 적어도 하나의 링크 내의 동작가능한 레인의 개수를 동적으로 변경할 수 있다. 이것은 고 대역폭이 필요한 경우의 고 대역폭과 고 대역폭이 필요하지 않은 경우에 감소한 전력 소비량 사이의 트레이드 오프를 개선할 수 있다. 메모리 제어기(12)는 상이한 전력 상태 또는 모드로 동작할 수 있다. 완전한 동작 상태에서, 모든 레인이 동작한다. 불완전한 동작 상태에서, 몇몇 레인은 관련된 송신기 및 수신기가 동작하지 않게 하므로 동작하지 않는다. 불완전한 동작 상태는 저전력 상태로 간주할 수 있다. 그러나, 일부 실시예에서, 메모리 제어기(12)는 예컨대, 모든 레인이 동작하지 않는 하나 이상의 다른 저전력 상태도 가질 수 있다. 또한, 일부 실시예에서, 메모리 제어기(12)는 전력 스로틀링 상태와 같은 다른 상태에서도 동시에 또는 순차적으로 동작할 수 있다.
도 1에서, 레인(14-1...14-N 및 18-1...18-N)용 송신기 및 수신기는 동작하며, 이는 송신기 및 수신기가 실제로 신호를 송신 또는 수신하고 있거나, 신호를 즉시 송신 또는 수신할 준비가 되어 있음을 의미한다. 이에 따라, 레인이 실제로 신호를 전달하거나 신호를 전달할 준비가 되어 있으므로, 레인(14-1...14-N 및 18- 1...18-N)이 동작한다고 한다. 따라서, 시스템, 송신기, 수신기 및 레인 그룹은 완전히 동작가능하다.
이와 달리, 도 2에서, 레인(14-5...14-N 및 18-1...18-N)용 송신기 및 수신기는 동작하지만, 레인(14-1...14-4 및 18-1...18-4)용 송신기 및 수신기는 동작하지 않는다. 도 2에서, "X"는 동작하지 않는 레인을 나타낸다. 동작하지 않는 송신기 및 수신기는 동작하는 송신기 및 수신기보다 전력 소비가 훨씬 적지만, 실제로 신호를 송신 또는 수신하는 데 사용되지 않는다. 도 2에서, 동작하지 않게 된 4 개의 레인이 존재하지만, 그 개수는 다를 수 있다.
도 1에서, 레인(14-1...14-4)은 서로 인접하는 것으로 도시되고, 레인(14-5...14-N)은 서로 인접하는 것으로 도시되어 있다. 그러나, 실제 구현에서, 꺼지는 특정 레인은 물리적으로 서로 인접할 필요가 없다. 일부 실시예에서, 서로 다른 레인은 상이한 유형의 신호를 전달한다. 예컨대, 판독 데이터는 명령과는 다른 레인 상에 전달될 수 있다. 동작하지 않는 몇몇 레인은 일 유형의 신호(예컨대, 명령)를 전달하는 레인이고, 동작하지 않는 다른 레인은 다른 유형의 신호(예컨대, 판독 데이터)를 전달하는 레인일 수 있다. 또 다른 레인은 또 다른 유형의 신호를 전달하는 레인일 수 있다.
일부 실시예에서, 레인의 개수가 감소함에 따라 버스트 길이도 변한다. 예컨대, 정규 동작시에, 64 바이트의 캐시 라인을 제공하는 8 개의 동작 레인 및 8의 버스트 길이가 존재한다. 동작 레인의 개수가 4 개로 감소하면, 버스트 길이는 16으로 증가하여 64 바이트를 획득할 수 있다. 이와 달리, 1 개가 아닌 2 개의 명령 이 존재할 수 있다.
다른 실시예에서, 동작하는 레인(14)의 개수는 동작하는 레인(18)의 개수와 같을 수 있다. 다른 실시예에서, 동작하는 레인(14)의 개수는 동작하는 레인(18)의 개수와 다를 수 있다.
메모리 제어기(12)가 구현될 수 있는 다양한 방법이 존재한다. 도 3은 일부 실시예에 따른 메모리 제어기(12) 부분의 블록도를 도시하지만, 메모리 제어기(12)는 다양한 다른 실시예에서 상이할 수도 있다.
도 3을 참조하면, 명령은 도전체(42)를 통해 제어 회로(44)에 의해 수신된다. 예로써, 명령은 컴퓨터 시스템 내의 프로세서 또는 다른 회로로부터 직접 또는 간접적으로 수신될 수 있다. 데이터 신호는 도전체(42) 또는 다른 도전체 상에 전달된다. 제어 회로(44)는 송신기(50) 및 송신기(60)에 명령을 제공한다. 동작하는 동안, 송신기(50)는 레인(72)에 신호를 공급하고 레인(74)으로부터 신호를 수신한다. 동작하는 동안, 송신기(60)는 레인(76)에 신호를 공급하고 레인(78)으로부터 신호를 수신한다. 제어 회로(44)는 수신기(52 및 62)로부터 신호를 수신한다.
레인(72), 레인(74), 레인(76) 및 레인(78)은 송신기(50)가 하나 이상의 송신기를 포함하도록 각각 하나 이상의 레인을 포함한다. 이와 마찬가지로, 수신기(52)는 하나 이상의 수신기를 포함한다. 송신기의 개수가 수신기의 개수와 같을 필요는 없다. 레인(72 및 74)은 레인(14-1...14-4)을 포함할 수 있고, 레인(76 및 78)은 레인(14-5...14-N)을 포함할 수 있다. 도 1 및 도 2에서, 레인(14-1...14- N)은 단방향성, 순차적 양방향성 또는 동시적 양방향성일 수 있다. 도 3 및 도 4의 예에서, 레인(72), 레인(74), 레인(76) 및 레인(78)은 단방향성이다.
제어 회로(44)는 게이팅 회로(54)가 송신기(50) 및 수신기(52)가 도전체(56)로부터 전압 및/또는 다른 신호를 수신하게 하는지 여부를 제어한다. 예로써, 게이팅 회로(54)는 AND 게이트를 포함할 수 있다. 시스템(10)이 완전한 동작 상태에 있는 경우에, 게이팅 회로(54)는 전압 신호(들) 및/또는 다른 신호가 도전체(56)로부터 송신기(50 및 60)와 수신기(52 및 62)까지 이르는 것을 가능하게 한다. 예컨대, 전압 신호는 공급 전압 VCC 및/또는 다른 전압(들)일 수 있다. 다른 신호는 지연 고정 루프(들)로부터의 클록 또는 스트로브 신호를 포함할 수 있다. 시스템(10)이 불완전한 동작 상태에 있는 경우에, 게이팅 회로(54)는 송신기(50) 및 수신기(52)가 도전체(56)로부터 전압 신호(들) 및/또는 다른 신호를 수신하지 못하게 하지만, 송신기(60) 및 수신기(62)는 신호를 수신하게 한다. 게이팅 회로(54)와 송신기(50) 및 수신기(52) 사이에 다양한 버퍼 또는 다른 회로가 결합될 수 있되, 송신기(50) 및 수신기(52)가 신호를 수신하지 않으면 이들도 신호를 수신하지 않을 것임을 알아야 한다.
저전력 상태에서도, 게이팅 회로(54)는 송신기(50 및 60) 및 수신기(52 및 62)가 도전체(56)로부터 신호를 수신하지 못하게 할 수 있다. 일부 실시예에서, 송신기(60) 및 수신기(62)는 게이팅 회로(54)로부터 신호를 수신하지 않는다.
제어 회로(44)(또는 다른 회로)는 추정된 활성 레벨이 제 1 범위인지 제 2 범위인지, 또는 일부 실시예에서는 제 3 범위인지 제 4 범위인지를 판단한다. 제 4 범위는 제 1 범위와 같거나 다를 수 있다.
예로써, 제 1 범위의 경우에, 추정된 활성 레벨은 임계치 미만이고, 제 2 범위의 경우에, 추정된 활성 레벨은 임계치 이상이다. 제 1 및 제 2 범위의 다른 예는 결합될 수 있다. 상이한 레인 또는 송신기 및 수신기의 추정을 포함하는 상이한 유형의 추정된 활성 레벨이 존재할 수 있다. 예컨대, 추정된 하나의 활성 레벨은 하나의 링크, 링크의 일부분 또는 채널 상의 활성에 관여할 수 있고, 다른 활성 레벨은 다른 링크, 링크의 다른 부분 또는 다른 채널 상의 활성에 관여할 수 있다. 예로써만 및 필요 조건은 아닌 것으로서, 추정된 활성 레벨은 송신기 및 수신기가 동작하지 않게 되는 경우에 이들을 통해 전달될 것으로 예상되는 시간 동안 추정된 개수의 신호를 포함할 수 있고, 제 2 추정된 활성 레벨은 송신기 및 수신기가 동작하지 않게 되는 경우에 이들 중 특정한 것을 통해 전달될 것으로 예상되는 시간 동안 추정된 개수의 신호를 포함할 수 있다. 다양한 추정된 활성 레벨은 실시예에 따른 또 다른 것을 의미할 수 있다.
메모리 장치(22-1 및 22-2)가 구현될 수 있는 다양한 방법이 존재한다. 도 4는 일부 실시예에 따른 메모리 장치(22-1)의 블록도를 도시하지만, 다양한 다른 실시예에서 메모리 장치(22-1)는 상이할 수도 있다. 도 4를 참조하면, 수신기(80 및 90)는 레인(72 및 76)으로부터 신호를 수신하고, 송신기(82 및 92)는 레인(74 및 78)에 신호를 송신한다. 제어 회로(84)는 게이팅 회로(86)가 수신기(80 및 90)와 송신기(82 및 92)가 도전체(88)로부터 전압 및/또는 다른 신호를 수신하게 하는 지 여부를 제어한다. 시스템(10)이 완전한 동작 상태에 있는 경우에, 게이팅 회로(86)는 전압 신호(들) 및/또는 다른 신호가 도전체(88)로부터 수신기(80)와 송신기(82)까지 이르는 것을 가능하게 한다. 전압 신호(들) 및/또는 다른 신호는 메모리 제어기(12) 내의 신호와 같거나 다를 수 있다. 시스템(10)이 불완전한 동작 상태에 있는 경우에, 게이팅 회로(86)는 수신기(80) 및 송신기(82)가 도전체(88)로부터 전압 신호(들) 및/또는 다른 신호를 수신하지 못하게 한다. 게이팅 회로(86)와 수신기(80) 및 송신기(82) 사이에 다양한 버퍼 또는 다른 회로가 결합될 수 있되, 수신기(80) 및 송신기(82)가 신호를 수신하지 않으면 이들도 신호를 수신하지 않을 것임을 알아야 한다.
저전력 상태에서도, 게이팅 회로(86)는 수신기(80 및 90) 및 송신기(82 및 92)가 도전체(88)로부터 신호를 수신하지 못하게 할 수 있다. 일부 실시예에서, 수신기(90) 및 송신기(92)는 게이팅 회로(86)로부터 신호를 수신하지 않는다.
도 5는 레인 그룹(152)(X 개의 레인을 가짐) 및 레인 그룹(154)(Y 개의 레인을 가짐)을 통해 메모리 장치(22-1)에 결합된 메모리 제어기(12)를 도시한다. 이 예에서, 레인(154)은 (DRAM 또는 다른 유형의 메모리 또는 버퍼일 수 있는) 메모리 장치(22-1)에 명령, 또는 명령 및 기록 데이터를 단방향성으로 전달한다. 실시예에 따르면, 주소 정보는 레인(152 또는 154) 또는 다른 레인(도시 생략)에 존재할 수 있다. 레인(154)은 데이터를 전달하고 단방향성 또는 양방향성일 수 있다. 도 5에서, 레인(152 및 154)은 전부 동작한다. 레인(152)과 레인(154)은 동일한 링크의 일부나 상이한 링크의 일부인 것으로 간주할 수 있다.
도 6은 Y/2 개의 레인(154)만이 동작한다는 것을 제외하고 도 5와 유사하다. 도 6에서 레인(152)은 전부 동작한다.
도 7은 X/2 개의 레인(152)만이 동작하고 Y/2 개의 레인(154)만이 동작한다는 것을 제외하고 도 5와 유사하다.
도 8은 레인(154) 대신에 2 개의 단방향성 레인 그룹(156 및 158)을 도시한다.
도 9는 (각각 하나 이상의 링크를 포함할 수 있는) 레인(188-1,188-2,188-3,188-4)을 통해 메모리 장치(22-1,22-2,22-3,22-4)에 결합된 메모리 제어기(12)를 도시한다. 시스템에 더 많은 메모리 장치가 존재할 수 있다. 도 9에서, 각각의 레인이 동작한다.
도 10 및 도 11에 도시된 바와 같이, 동작하지 않는 특정 레인은 상이한 메모리 장치에 결합된 레인에 별도로 분배될 수 있다. 도 10에서, 레인(188-1)의 일부, 레인(188-2)의 일부, 레인(188-3)의 일부 및 레인(188-4)의 일부는 동작하지 않는다. 도 11에서, 레인(188-1)과 레인(188-2) 전부는 동작하고 레인(188-3)과 레인(188-4) 전부는 동작하지 않는다. 도 10과 도 11에서 동작하지 않는 레인의 총수는 같거나 다를 수 있다.
도 12는 일부 실시예의 동작의 흐름도를 도시하지만, 다른 실시예에서 다른 동작도 이용될 수 있다. 도 3을 참조하면, 메모리 제어기(12)는 초기화된다(블록 202). 메모리 제어기(12)는 메모리 장치 라인 폭 특성을 검출한다(블록 204). 메모리 시스템은 디폴트 링크 폭(들)으로 동작한다. (도 6에 도시된 바와 같이) 포 함되는 하나 이상의 그룹 레인이 존재할 수 있으므로 용어 "폭(들)"이 사용된다.
도 3의 제어 회로(44)는 도전체(42) 상의 착신 명령을 모니터하고 특정 그룹 레인 또는 레인 그룹을 완전한 동작에서 불완전한 동작으로 또는 불완전한 동작에서 완전한 동작으로 스위칭할지 여부를 결정한다(블록 208). 일부 실시예에서, 제어 회로(44)는 불완전한 동작의 상이한 레벨들 중에서 선택(예컨대, 동작하지 않는 X/2, X/4 또는 3X/4 개의 레인의 선택)도 할 수 있다. 제어 회로(44)는 링크 폭의 변화 여부 결정시에 특정 정책이 충족되는지 여부를 판단하는 회로를 포함한다.
제어 회로(44)가 동작하는 레인의 개수가 변해야 한다고 판단하면, 그 제어 회로는 상술한 바와 같이 메모리 장치(22-1)의 제어 회로(90)에 명령을 전달한다(블록 210). 이어서 상술한 바와 같이 제어 회로(90)는 수신기(80) 및 송신시(82)가 게이팅 회로(84)를 통해 동작하지 않게 한다. 이와 마찬가지로, 상술한 바와 같이 제어 회로(44)는 송신기(50) 및 수신기(52)가 게이팅 회로(54)를 통해 동작하지 않게 한다. 일부 실시예에서, 수신기(80) 및 송신기(82)는 다른 실시예에서 송신기(50) 및 수신기(52)가 동작하지 않게 되기 전까지 동작하지 않게 되며, 반대의 경우도 같다.
상술한 바와 같이 특정 링크(들)의 레인은 켜지거나 꺼진다(동작하거나 동작하지 않는다)(블록 214). 이어서 시스템은 새로운 링크 폭(들)을 사용하여 동작한다(블록 216). 일부 실시예에서, 제어 회로(44)는 계속해서 착신 명령을 모니터하여 링크 폭이 변하는지 여부를 판단한다. 주어진 시구간 동안 착신 명령의 양 및 유형이 빠르게 변할 수 있으므로, 링크 폭도 빠르게 변할 수 있다. 만일 링크 폭 이 너무 빈번하게 변하면, 링크를 동작가능하게 하는 가외의 전력 손실이 존재할 수 있다. 일부 실시예에서, 링크 폭이 너무 빈번하게 변하지 못하게 하기 위해, 제어 회로는 추정된 활성 레벨이 현저히 변하는 경우(투영된 대역폭 필요)에만 링크 폭을 변경한다.
도 13은 메모리 장치가 다른 메모리 장치에 대한 중계기로서 작용하는 시스템을 도시한다. 예컨대, 메모리 장치(232-1)는 레인(226-1...226-M)을 통해 메모리 장치(22-1)에 결합되고, 메모리 장치(232-2)는 레인(228-1...228-M)을 통해 메모리 장치(22-2)에 결합된다. (M은 N과 같을 수도 같지 않을 수도 있다.) 중계기 메모리 장치(22-1 및 232-1)를 결합하는 다양한 방법이 존재한다. 일부 실시예에서, 중계기 시스템은 메모리 제어기(12)에 반환하기 위한 판독 데이터용 루프를 제공하는 레인(236) 및 레인(238)을 포함하지만, 레인(236) 및 레인(238)이 모든 실시예에 필요한 것은 아니다. 다른 실시예에서, 제어 회로는 이들 레인 또는 링크 그룹 중 하나 이상(예컨대, 전부)의 폭을 제어한다.
도 14는 메모리 제어기(240)가 버퍼(244)를 통해 기판(246) 상의 메모리 장치(20-1...20-Z)에 결합되는 시스템을 도시한다. 레인 그룹(242)의 폭은 변할 수 있다. 일부 실시예에서, 레인 그룹(248-1...248-Z)의 폭도 변할 수 있다. 레인(248-1...248-Z)의 폭이 변해야하는지 여부를 결정하는 제어 회로는 메모리 제어기(240) 또는 버퍼(244) 내에 존재할 수 있다. 버퍼(244)에 다른 버퍼도 연결될 수 있으며 연결 레인의 폭도 변할 수 있다. 시스템 내에 버퍼를 가진 다른 모듈이 존재할 수 있다.
도 15는 입/출력 제어기(266)에 결합되는, 프로세서 칩(260) 내의 메모리 제어기(12)를 도시한다. 차례로 입/출력 제어기(266)는 선택적 무선 송신기 및 수신기(268)에 결합된다.
도 16은 프로세서 칩(274)에 결합되는, 메모리 제어기 허브(272) 내의 메모리 제어기(12)를 도시한다. 메모리 제어기 허브(272)는 입/출력 제어기(276)에 결합된다. 차례로 입/출력 제어기(276)는 선택적 무선 송신기 및 수신기(268)에 결합된다.
예시된 실시예는 메모리 시스템의 측면에서 설명되었지만, 본 발명은 메모리 장치가 아닌 칩 또는 메모리 제어기를 포함하지만 메모리 제어기가 아닌 칩의 일부인 칩으로 구현될 수 있다. 예컨대, 본 발명은 주로 메모리 명령 또는 관련 데이터를 전달하지 않는 인터페이스로 구현될 수 있다.
본 발명은 임의의 특정 시그널링 기술 또는 프로토콜로 제한되지 않는다. 예컨대, 시그널링은 단일 종단형 또는 차동형일 수 있다. 시그널링은 2 개의 전압 레벨만 또는 2 개 이상의 전압 레벨을 포함할 수 있다. 클록(또는 스트로브)은 신호와 별도로 전송되거나 신호 내에 내장될 수 있다. 다양한 코딩 기술이 사용될 수 있다. 직렬 또는 통상적인 병렬 시그널링이 사용될 수 있다. 신호는 패킷화, 다중화되거나 전용 라인을 가질 수 있다. 예컨대, 명령, 주소, 기록 데이터 신호는 패킷화되거나 시간 다중화될 수 있다. 또는 명령에 대한 전용 라인 및 기록 데이터에 대한 전용 라인 또는 이들의 몇몇 조합이 존재할 수 있다. 본 발명은 특정 유형의 송신기 및 수신기로 제한되지 않는다. 유형송신기와 수신기 및 다른 회로 에서 다양한 클로킹 기술이 사용될 수 있다. 도면에서 수신기 심볼은 초기 수신 회로와 관련된 래칭 및 클로킹 회로 양자 모두를 포함할 수 있다. 회로는 전압 모드, 전류 모드 등일 수 있다. 송신기 및 수신기는 지연 고정 루프(DLL) 또는 위상 고정 루프(PLL)를 포함할 수 있지만, 이들이 필수적인 것은 아니다. 도전체(88) 상의 다른 신호는 위상 보간기 신호를 포함할 수 있지만, 필수적인 것은 아니다.
메모리 제어기(12)는 다양한 실시예에서 설명되었다. 도면과 관련하여 설명된 바와 같이 어떠한 단일 메모리 제어기도 메모리 제어기(12)를 구성하는 모든 기능에 필요한 것은 아니다.
제어 회로(44 및 84)는 본 개시물에 설명되지 않은 다른 기능을 수행하거나 도시되지 않은 다른 제어 회로가 존재할 수 있다.
도면에 도시되지 않은 칩 내에 다양한 회로가 존재할 수 있다. 도면이 도전체를 통해 접속된 2 개의 블록을 도시하는 경우에, 도시되지 않은 매개 회로가 존재할 수 있다. 블록의 형태 및 상대적 크기는 실제 형태 및 상대적 크기와 관련이 없다.
실시예는 본 발명의 구현 또는 예시이다. 명세서에서 "일 실시예", "실시예", "일부 실시예" 또는 "다른 실시예"는 실시예와 관련하여 설명된 특정 형상부, 구성 또는 특성이 적어도 일부의 실시예에 포함됨을 의미하지만, 반드시 본 발명의 모든 실시예에 포함되는 것은 아니다. 다양한 표현 "실시예", "일 실시예" 또는 "일부 실시예"는 반드시 동일한 실시예 전부를 지칭하는 것은 아니다.
구성요소 "A"가 구성요소 "B"에 결합된다고 하는 경우에, 구성요소 A는 구성 요소 B에 직접 결합되거나, 예컨대, 구성요소 C를 통해 간접적으로 결합될 수 있다.
명세서 또는 청구항이 부품, 형상부, 구성, 프로세스 또는 특성 A가 부품, 형상부, 구성, 프로세스 또는 특성 B를 발생시킨다고 기술하는 경우에, 이는 "A"가 "B"를 적어도 일부분 발생시키지만, "B"의 발생시에 지원하는 적어도 하나의 다른 부품, 형상부, 구성, 프로세스 또는 특성도 존재할 수 있음을 의미한다.
명세서가 부품, 형상부, 구성, 프로세스 또는 특성이 포함될 "수 있음"을 기술하면, 그러한 특정 부품, 형상부, 구성, 프로세스 또는 특성이 필수적으로 포함되는 것은 아니다. 명세서 또는 청구항이 "하나의" 구성요소를 지칭하는 경우에, 이는 구성요소가 하나만 존재한다는 것을 의미하지 않는다. 명세서 또는 청구항이 "다른" 구성요소를 지칭하는 경우에, 이는 다른 구성요소가 하나 이상 존재한다는 것을 배제하지 않는다.
본 발명은 본 명세서에 설명된 특정 세부사항으로 제한되지 않는다. 실제로, 본 발명의 범위 내에서 이상의 설명 및 도면에 다수의 다른 변경이 이루어질 수 있다. 따라서, 본 발명의 범위를 한정하는 후속하는 청구항은 임의의 수정을 포함한다.

Claims (20)

  1. 송신기 및 수신기와,
    추정된 활성 레벨이 제 1 범위 내에 존재하면 상기 송신기 및 수신기 중 일부는 동작하지 않게 하고, 상기 송신기 및 수신기 중 나머지는 여전히 동작하게 하는 제어 회로를 포함하는
    칩.
  2. 제 1 항에 있어서,
    상기 추정된 활성 레벨이 제 2 범위 내에 존재하면, 상기 제어 회로는 상기 송신기 및 수신기 중 어떠한 것도 동작하게 하되,
    상기 추정된 활성 레벨이 상기 제 1 범위 내에 존재하다는 것은 상기 추정된 활성 레벨이 제 1 임계치 미만임을 의미하고, 상기 추정된 활성 레벨이 상기 제 2 범위 내에 존재한다는 것은 상기 추정된 활성 레벨이 상기 제 1 임계치 이상임을 의미하는
    칩.
  3. 제 1 항에 있어서,
    상기 추정된 활성 레벨이 제 3 범위 내에 존재하면, 상기 제어 회로는 상기 송신기 및 수신기 중 추가적인 일부가 동작하지 않게 하는
    칩.
  4. 제 1 항에 있어서,
    상기 칩은 상기 제어 회로를 포함하는 메모리 제어기를 더 포함하고,
    상이한 그룹의 송신기 및 수신기는 레인(lanes)을 통해 상이한 메모리 장치에 결합되며, 일부 경우에, 상기 제어 회로는 일부 그룹의 송신기 및 수신기 전부를 동작하지 않게 하는 한편 다른 그룹의 송신기 및 수신기 전부는 동작하게 하는
    칩.
  5. 제 1 항에 있어서,
    상기 칩은 상기 제어 회로를 포함하는 메모리 제어기를 더 포함하고,
    상기 상이한 그룹의 송신기 및 수신기는 레인을 통해 상이한 메모리 장치에 결합되는 것이며, 일부 경우에, 상기 제어 회로는 상기 각각의 그룹의 송신기 및 수신기 중 일부가 동작하지 않게 하는
    칩.
  6. 제 1 항에 있어서,
    제 2 추정된 활성 레벨이 제 4 범위 내에 존재하면, 상기 제어 회로는 상기 송신기들 중 몇몇 상이한 송신기들은 동작하지 않게 하지만, 상기 송신기들 중 나머지 송신기들 및 모든 수신기는 여전히 동작하는
    칩.
  7. 제 1 항에 있어서,
    전압 신호를 갖는 도전체에 결합된 게이팅 회로(gating circuitry)를 더 포함하되,
    상기 제어 회로는 상기 송신기 및 수신기 중 적어도 일부가 상기 게이팅 회로를 통해 상기 전압 신호를 수신하는지 여부를 제어하고,
    상기 전압 신호를 수신하지 않는 상기 송신기 및 수신기 중 적어도 일부는 동작하지 않는
    칩.
  8. 제 7 항에 있어서,
    상기 게이팅 회로는 상기 전압 신호 및 다른 신호를 전달하는 다른 도전체에 결합되고,
    상기 제어 회로는 상기 송신기 및 수신기 중 적어도 일부가 상기 다른 신호를 수신하는지 여부를 제어하는
    칩.
  9. 제 1 항에 있어서,
    상기 추정된 활성 레벨은 상기 송신기 및 수신기 중 일부가 동작하게 되는 경우에 상기 송신기 및 수신기를 통해 전달할 것으로 예측되는 시간 동안 추정된 신호의 개수를 포함하고,
    상기 제 2 추정된 활성 레벨은 상기 송신기 및 수신기가 동작하게 되는 경우에 상기 송신기 및 수신기 중 소정의 것들을 통해 전달할 것으로 예측되는 시간 동안 추정된 신호의 개수를 포함하는
    칩.
  10. 제 1 항에 있어서,
    상기 제어 회로는 상기 추정된 활성 레벨 및 상기 추정된 활성 레벨이 어느 범위 내에 있는지를 결정하는
    칩.
  11. 제 10 항에 있어서,
    상기 제어 회로는 상기 추정을 수행하기 위해 착신 명령을 고려하는
    칩.
  12. 제 1 항에 있어서,
    상기 추정된 활성 레벨이 상기 제 1 범위 내에 존재하면, 상기 제어 회로는 다른 칩에게 송신기 및 수신기 중 일부가 동작하지 않게 하라고 지시하는 명령을 전달하는
    칩.
  13. 제 1 항에 있어서,
    상기 제어 회로가 상기 송신기 및 수신기 중 일부가 동작하지 않게 한 이후, 상기 추정된 활성 레벨이 상기 제 2 범위 내에 존재하게 되면, 상기 제어 회로는 상기 송신기 및 수신기가 다시 동작하게 하는
    칩.
  14. 제 1 항에 있어서,
    상기 제어 회로는 상기 제어 회로가 제 1 유형의 명령을 수신하면 상기 송신기 및 수신기 중 일부가 동작하지 않게 하는
    칩.
  15. 제어 회로와, 송신기 및 수신기 -상기 송신기 및 수신기는 레인을 통해 제 2 칩의 수신기 및 송신기에 결합됨- 를 포함하는 제 1 칩을 포함하되,
    추정된 활성 레벨이 제 1 범위 내에 존재하면, 상기 제 1 칩의 제어 회로는 상기 제 2 칩에 명령이 전달되게 하고 상기 제 1 칩의 송신기 및 수신기 중 일부가 동작하지 않게 하며,
    상기 명령을 수신하면, 상기 제 2 칩의 제어 회로는 상기 제 2 칩의 송신기 및 수신기 중 일부가 동작하지 않게 하는
    시스템.
  16. 제 15 항에 있어서,
    상기 추정된 활성 레벨이 상기 제 1 범위 내에 존재하는 것에 이어 상기 추정된 활성 레벨이 제 2 범위 내에 존재하게 되면, 상기 제 1 칩의 제어 회로는 상기 제 2 칩에 다른 명령이 전달되게 하고 상기 제 1 칩의 동작하지 않는 송신기 및 수신기가 동작하게 하며,
    상기 다른 명령을 수신하면, 상기 제 2 칩의 제어 회로는 상기 동작하지 않는 송신기 및 수신기가 동작하게 하는
    시스템.
  17. 제 15 항에 있어서,
    상기 제 1 칩은 메모리 제어기 및 프로세서를 포함하고, 상기 제 2 칩은 메모리 장치인
    시스템.
  18. 제 15 항에 있어서,
    상기 추정된 활성 레벨이 제 2 범위 내에 존재하면, 상기 제 1 칩의 제어 회로는 상기 제 1 칩의 송신기 및 수신기 중 어떠한 것도 동작하게 하며 상기 명령이 상기 제 2 칩에 전달되게 하지 않는
    시스템.
  19. 제 15 항에 있어서,
    상기 제 1 칩은 전압 신호를 갖는 도전체에 결합되는 게이팅 회로를 더 포함하고,
    상기 제 1 칩의 제어 회로는 상기 제 1 칩의 송신기 및 수신기 중 적어도 일부가 상기 게이팅 회로를 통해 상기 전압 신호를 수신하는지 여부를 제어하며,
    상기 전압 신호를 수신하지 않는 상기 제 1 칩의 송신기 및 수신기 중 적어도 일부는 동작하지 않는
    시스템.
  20. 제 15 항에 있어서,
    상기 제 2 칩은 전압 신호를 갖는 도전체에 결합되는 게이팅 회로를 더 포함하고,
    상기 제 2 칩의 제어 회로는 상기 제 2 칩의 송신기 및 수신기 중 적어도 일부가 상기 게이팅 회로를 통해 상기 전압 신호를 수신하는지 여부를 제어하며,
    상기 전압 신호를 수신하지 않는 상기 제 2 칩의 송신기 및 수신기 중 적어도 일부는 동작하지 않는
    시스템.
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