JP2008544378A - 可変リンク幅を有するシステム - Google Patents
可変リンク幅を有するシステム Download PDFInfo
- Publication number
- JP2008544378A JP2008544378A JP2008517230A JP2008517230A JP2008544378A JP 2008544378 A JP2008544378 A JP 2008544378A JP 2008517230 A JP2008517230 A JP 2008517230A JP 2008517230 A JP2008517230 A JP 2008517230A JP 2008544378 A JP2008544378 A JP 2008544378A
- Authority
- JP
- Japan
- Prior art keywords
- chip
- control circuit
- receiver
- transmitter
- estimated
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4063—Device-to-bus coupling
- G06F13/4068—Electrical coupling
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Circuits Of Receivers In General (AREA)
- Stereo-Broadcasting Methods (AREA)
- Power Sources (AREA)
- Memory System (AREA)
- Communication Control (AREA)
Abstract
Description
本発明は、可変リンク幅を有するシステムに関する。
メモリシステムのメモリチップのための各種構成が提案されてきた。例えば、従来の同期型DRAM(Dynamic Random Access Memory)システムでは、メモリコントローラとメモリチップは、双方向のデータバスを介しデータを通信し、コマンド及びアドレスバスを介しコマンド及びアドレスを受け付ける。メモリチップは、バスに接続されるスタブを有する。一部のメモリシステムでは、ポイント・ツー・ポイントインターコネクトは、無向又は双方向である。
図1を参照するに、メモリシステム10は、レーン14−1,14−2,...,14−Nを介しメモリデバイス22−1に接続され、レーン18−1,18−2,...,18−Nを介しメモリデバイス22−2に接続されるメモリコントローラ12を有する。レーン14−1,...,14−N及び18−1,...,18−Nは、シングルエンディッド又はディファレンシャルであってもよい。メモリデバイスは、DRAMチップ又は他のタイプのメモリチップであるかもしれない。実際の実現形態では、システムには2つのメモリデバイスより多く存在することが予想される。レーン14−1,...,14−Nは、レーン18−1,...,18−Nと同じリンクの一部であってもよく、又は異なるリンクの一部であってもよい。レーン14−1,...,14−Nは、18−1,...,18−Nと同一チャネルの一部であってもよく、又は異なるチャネルの一部であってもよい。
図示された実施例がメモリシステムに関して説明されたが、本発明は、メモリデバイスでないチップ又はメモリコントローラを有するチップであるが、メモリコントローラ以外のチップの各部分により実現可能である。例えば、本発明は、メモリコマンド又は関連するデータを主として搬送するためのものでないインタフェースにより実現可能である。
Claims (20)
- 送信機及び受信機と、
推定される動作レベルが第1レンジになることに応答して、前記送信機及び受信機の一部を非動作状態にし、前記送信機及び受信機の他方を動作状態に維持する制御回路と、
を有するチップ。 - 前記推定される動作レベルが第2レンジになることに応答して、前記制御回路は、前記送信機及び受信機の何れも非動作状態にせず、
前記推定される動作レベルが前記第1レンジにあるということは、前記推定される動作レベルが第1閾値未満であることを意味し、
前記推定される動作レベルが前記第2レンジにあるということは、前記推定される動作レベルが前記第1閾値以上であることを意味する、請求項1記載のチップ。 - 前記推定される動作レベルが第3レンジにある場合、前記制御回路は、前記送信機及び受信機のさらなるいくつかを非動作状態にする、請求項1記載のチップ。
- 当該チップはさらに、前記制御回路を有するメモリコントローラを有し、
異なるグループの前記送信機及び受信機が、レーンを介し異なるメモリデバイスに接続され、
一部の状況では、前記制御回路は、一部のグループの送信機及び受信機のすべてを非動作状態にしながら、他のグループの送信機及び受信機のすべてを動作状態とする、請求項1記載のチップ。 - 当該チップはさらに、前記制御回路を有するメモリコントローラを有し、
異なるグループの前記送信機及び受信機が、レーンを介し異なるメモリデバイスに接続され、
一部の状況では、前記制御回路は、各グループの送信機及び受信機の一部を非動作状態にする、請求項1記載のチップ。 - 推定される第2動作レベルが第4レンジにある場合、前記制御回路は、前記送信機の異なるいくつかを非動作状態にし、前記送信機の残りと前記受信機のすべてを動作状態に維持する、請求項1記載のチップ。
- 電圧信号を有するコンダクタに接続されるゲーティング回路をさらに有し、
前記制御回路は、前記送信機及び受信機の少なくとも一部が、前記ゲーティング回路を介し前記電圧信号を受信するか制御し、
前記電圧信号を受信しない前記送信機及び受信機の少なくとも一部は、非動作状態である、請求項1記載のチップ。 - 前記ゲーティング回路は、前記電圧信号と他の信号とを搬送するさらなるコンダクタに接続され、
前記制御回路は、前記送信機及び受信機の少なくとも一部が前記他の信号を受信するか制御する、請求項7記載のチップ。 - 前記推定される動作レベルは、一部が非動作状態とされない場合に、前記送信機及び受信機を通過するのに予想される時間における推定される信号数に関し、
前記推定される第2動作レベルは、非動作状態とされない場合に、前記送信機及び受信機のいくつかを通過するのに予想される時間における推定される信号数に関する、請求項1記載のチップ。 - 前記制御回路は、前記推定される動作レベルとそれがいる範囲とを決定する、請求項1記載のチップ。
- 前記制御回路は、前記推定を行うため入力コマンドを考慮する、請求項10記載のチップ。
- 前記推定される動作レベルが前記第1レンジにあることに応答して、前記制御回路は、他のチップにそれの送信機及び受信機の一部を非動作状態にするよう指示する送信対象となるコマンドを前記他のチップに送信する、請求項1記載のチップ。
- 前記制御回路が前記送信機及び受信機の一部を非動作状態にした後、前記推定される動作レベルが前記第2レンジになる場合、前記制御回路は、前記送信機及び受信機を再び動作状態にする、請求項1記載のチップ。
- 前記制御回路は、前記制御回路が第1タイプコマンドを受信することに応答して、前記送信機及び受信機の一部を非動作状態にする、請求項1記載のチップ。
- 第2チップの受信機及び送信機にレーンを介して接続される制御回路、送信機及び受信機を有する第1チップを有するシステムであって、
推定される動作レベルが第1レンジにあることに応答して、前記第1チップの制御回路は、前記第2チップに送信されるコマンドを発生させ、前記第1チップの送信機及び受信機の一部を非動作状態にし、
前記コマンドの受信に応答して、前記第2チップの制御回路は、前記第2チップの送信機及び受信機の一部を非動作状態にするシステム。 - 前記推定される動作レベルが第1レンジとなった後、前記推定される動作レベルが第2レンジになった場合、前記第1チップの制御回路は、前記第2チップに送信される他のコマンドを発生させ、前記第1チップの非動作状態の送信機及び受信機を動作状態にし、
前記他のコマンドの受信に応答して、前記第2チップの制御回路は、前記非動作状態の送信機及び受信機を動作状態にする、請求項15記載のシステム。 - 前記第1チップは、メモリコントローラとプロセッサとを有し、
前記第2チップは、メモリデバイスである、請求項15記載のシステム。 - 前記推定される動作レベルが第2レンジになることに応答して、前記第1チップの制御回路は、前記第1チップの送信機及び受信機の何れも非動作状態にせず、前記第2チップに送信されるコマンドを発生させない、請求項15記載のシステム。
- 前記第1チップはさらに、電圧信号を有するコンダクタに接続されるゲーティング回路を有し、
前記第1チップの制御回路は、前記第1チップの送信機及び受信機の少なくとも一部が前記ゲーティング回路を介し前記電圧信号を受信するか制御し、
前記電圧信号を受信しない第1チップの送信機及び受信機の少なくとも一部が、非動作状態である、請求項15記載のシステム。 - 前記第2チップはさらに、電圧信号を有するコンダクタに接続されるゲーティング回路を有し、
前記第2チップの制御回路は、前記第2チップの送信機及び受信機の少なくとも一部が前記ゲーティング回路を介し前記電圧信号を受信するか制御し、
前記電圧信号を受信しない前記第2チップの送信機及び受信機の少なくとも一部が、非動作状態である、請求項15記載のシステム。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US11/155,857 | 2005-06-17 | ||
US11/155,857 US7694060B2 (en) | 2005-06-17 | 2005-06-17 | Systems with variable link widths based on estimated activity levels |
PCT/US2006/024193 WO2006138740A2 (en) | 2005-06-17 | 2006-06-19 | Systems with variable link widths |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2008544378A true JP2008544378A (ja) | 2008-12-04 |
JP4954991B2 JP4954991B2 (ja) | 2012-06-20 |
Family
ID=37571304
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008517230A Expired - Fee Related JP4954991B2 (ja) | 2005-06-17 | 2006-06-19 | 可変リンク幅を有するシステム |
Country Status (8)
Country | Link |
---|---|
US (1) | US7694060B2 (ja) |
JP (1) | JP4954991B2 (ja) |
KR (1) | KR100941023B1 (ja) |
CN (1) | CN101198942B (ja) |
DE (1) | DE112006001541T5 (ja) |
GB (1) | GB2440076B (ja) |
TW (1) | TWI317878B (ja) |
WO (1) | WO2006138740A2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2012067073A1 (ja) * | 2010-11-19 | 2012-05-24 | シャープ株式会社 | データ転送回路、データ転送方法、表示装置、ホスト側装置、および電子機器 |
Families Citing this family (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7782805B1 (en) | 2005-02-08 | 2010-08-24 | Med Belhadj | High speed packet interface and method |
US7983181B1 (en) * | 2006-03-28 | 2011-07-19 | Advanced Micro Devices, Inc. | Technique for negotiating a width of a packet-based communication link |
US8861952B2 (en) * | 2007-02-28 | 2014-10-14 | Finisar Corporation | Redundancy and interoperability in multi-channel optoelectronic devices |
WO2008134750A2 (en) * | 2007-04-30 | 2008-11-06 | Finisar Corporation | Eye safety and interoperability of active cable devices |
US8649262B2 (en) * | 2008-09-30 | 2014-02-11 | Intel Corporation | Dynamic configuration of potential links between processing elements |
US8135972B2 (en) | 2009-03-10 | 2012-03-13 | Cortina Systems, Inc. | Data interface power consumption control |
DE102009021944A1 (de) * | 2009-05-19 | 2010-12-02 | Texas Instruments Deutschland Gmbh | Elektronische Vorrichtungen und Verfahren zum Speichern von Daten in einem Speicher |
WO2013009442A2 (en) | 2011-07-12 | 2013-01-17 | Rambus Inc. | Dynamically changing data access bandwidth by selectively enabling and disabling data links |
KR101754890B1 (ko) * | 2012-10-22 | 2017-07-06 | 인텔 코포레이션 | 고성능 인터커넥트 물리 계층 |
US9430434B2 (en) * | 2013-09-20 | 2016-08-30 | Qualcomm Incorporated | System and method for conserving memory power using dynamic memory I/O resizing |
JP6085739B1 (ja) * | 2016-04-12 | 2017-03-01 | 株式会社セレブレクス | 低消費電力表示装置 |
KR102576159B1 (ko) * | 2016-10-25 | 2023-09-08 | 삼성디스플레이 주식회사 | 표시 장치 및 이의 구동 방법 |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002259327A (ja) * | 2001-02-28 | 2002-09-13 | Hitachi Ltd | バス制御回路 |
Family Cites Families (20)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5396635A (en) | 1990-06-01 | 1995-03-07 | Vadem Corporation | Power conservation apparatus having multiple power reduction levels dependent upon the activity of the computer system |
JPH04359335A (ja) | 1991-06-06 | 1992-12-11 | Fujitsu Ltd | メモリアクセス方式 |
US5781784A (en) | 1992-07-09 | 1998-07-14 | Zilog, Inc. | Dynamic power management of solid state memories |
JPH08223390A (ja) | 1995-02-10 | 1996-08-30 | Murata Mach Ltd | 全二重モデムを有したファクシミリ装置 |
US5911053A (en) * | 1996-09-30 | 1999-06-08 | Intel Corporation | Method and apparatus for changing data transfer widths in a computer system |
US5881013A (en) * | 1997-06-27 | 1999-03-09 | Siemens Aktiengesellschaft | Apparatus for controlling circuit response during power-up |
US6009488A (en) | 1997-11-07 | 1999-12-28 | Microlinc, Llc | Computer having packet-based interconnect channel |
DE19822259C2 (de) | 1998-05-18 | 2000-07-06 | Siemens Ag | Sendeeinrichtung und Bussystem zur Datenübertragung |
JP2000261435A (ja) | 1999-03-05 | 2000-09-22 | Nec Corp | 最小帯域保証接続方法及び装置 |
JP2001022690A (ja) | 1999-07-09 | 2001-01-26 | Canon Inc | 装置間のデータ通信方法及びそのシステム |
US6681285B1 (en) * | 1999-07-22 | 2004-01-20 | Index Systems, Inc. | Memory controller and interface |
US6526469B1 (en) | 1999-11-12 | 2003-02-25 | International Business Machines Corporation | Bus architecture employing varying width uni-directional command bus |
US6665742B2 (en) | 2001-01-31 | 2003-12-16 | Advanced Micro Devices, Inc. | System for reconfiguring a first device and/or a second device to use a maximum compatible communication parameters based on transmitting a communication to the first and second devices of a point-to-point link |
JP3523616B2 (ja) | 2001-07-24 | 2004-04-26 | 松下電器産業株式会社 | バス最適化方法及び通信ノード |
US20030088799A1 (en) | 2001-11-05 | 2003-05-08 | Bodas Devadatta V. | Method and apparatus for regulation of electrical component temperature and power consumption rate through bus width reconfiguration |
US7137018B2 (en) | 2002-12-31 | 2006-11-14 | Intel Corporation | Active state link power management |
US7111108B2 (en) * | 2003-04-10 | 2006-09-19 | Silicon Pipe, Inc. | Memory system having a multiplexed high-speed channel |
US7136953B1 (en) * | 2003-05-07 | 2006-11-14 | Nvidia Corporation | Apparatus, system, and method for bus link width optimization |
US8046488B2 (en) | 2004-05-21 | 2011-10-25 | Intel Corporation | Dynamically modulating link width |
US7197591B2 (en) | 2004-06-30 | 2007-03-27 | Intel Corporation | Dynamic lane, voltage and frequency adjustment for serial interconnect |
-
2005
- 2005-06-17 US US11/155,857 patent/US7694060B2/en not_active Expired - Fee Related
-
2006
- 2006-06-16 TW TW095121605A patent/TWI317878B/zh not_active IP Right Cessation
- 2006-06-19 JP JP2008517230A patent/JP4954991B2/ja not_active Expired - Fee Related
- 2006-06-19 KR KR1020077029244A patent/KR100941023B1/ko not_active IP Right Cessation
- 2006-06-19 WO PCT/US2006/024193 patent/WO2006138740A2/en active Application Filing
- 2006-06-19 GB GB0721287A patent/GB2440076B/en active Active
- 2006-06-19 CN CN2006800217820A patent/CN101198942B/zh not_active Expired - Fee Related
- 2006-06-19 DE DE112006001541T patent/DE112006001541T5/de not_active Withdrawn
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002259327A (ja) * | 2001-02-28 | 2002-09-13 | Hitachi Ltd | バス制御回路 |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2012067073A1 (ja) * | 2010-11-19 | 2012-05-24 | シャープ株式会社 | データ転送回路、データ転送方法、表示装置、ホスト側装置、および電子機器 |
JP5290473B2 (ja) * | 2010-11-19 | 2013-09-18 | シャープ株式会社 | データ転送回路、データ転送方法、表示装置、ホスト側装置、および電子機器 |
US8732376B2 (en) | 2010-11-19 | 2014-05-20 | Sharp Kabushiki Kaisha | Data forwarding circuit, data forwarding method, display device, host-side device, and electronic apparatus |
Also Published As
Publication number | Publication date |
---|---|
GB2440076A (en) | 2008-01-16 |
GB2440076B (en) | 2010-12-29 |
TW200708968A (en) | 2007-03-01 |
KR20080016639A (ko) | 2008-02-21 |
CN101198942B (zh) | 2010-12-22 |
DE112006001541T5 (de) | 2008-04-30 |
US7694060B2 (en) | 2010-04-06 |
JP4954991B2 (ja) | 2012-06-20 |
WO2006138740A3 (en) | 2007-03-29 |
US20060285847A1 (en) | 2006-12-21 |
CN101198942A (zh) | 2008-06-11 |
GB0721287D0 (en) | 2007-12-12 |
TWI317878B (en) | 2009-12-01 |
KR100941023B1 (ko) | 2010-02-05 |
WO2006138740A2 (en) | 2006-12-28 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4954991B2 (ja) | 可変リンク幅を有するシステム | |
JP5238727B2 (ja) | マルチポート・メモリ・デバイスの漸進的な電力制御 | |
US7721130B2 (en) | Apparatus and method for switching an apparatus to a power saving mode | |
US8122265B2 (en) | Power management using adaptive thermal throttling | |
US6496445B2 (en) | Semiconductor memory device having altered clock frequency for address and/or command signals, and memory module and system having the same | |
US9032166B2 (en) | Memory arbitration system and method having an arbitration packet protocol | |
US7366864B2 (en) | Memory hub architecture having programmable lane widths | |
US20060285553A1 (en) | Dynamic lane, voltage and frequency adjustment for serial interconnect | |
US20140149775A1 (en) | Dynamically changing data access bandwidth by selectively enabling and disabling data links | |
US20080031166A1 (en) | Bidirectional transmission circuit and sending/receiving element | |
CN100538602C (zh) | 实现非端接操作和功率降低的设备、方法和系统 | |
US9305613B2 (en) | Reconfigurable load-reduced memory buffer | |
JP2008186457A (ja) | ハブ装置、プリフェッチ・モードを選択するための方法、メモリ・システム及びメモリ・サブシステム | |
JP2008165790A (ja) | モジュラー・メモリー制御装置のクロック供給アーキテクチャ | |
CN109285581B (zh) | 包括多个电源轨的存储器件和操作其的方法 | |
US20090080266A1 (en) | Double data rate (ddr) low power idle mode through reference offset | |
US20080061842A1 (en) | Circuit and method for detecting timed amplitude reduction of a signal relative to a threshold voltage | |
US7114038B2 (en) | Method and apparatus for communicating between integrated circuits in a low power mode | |
JP2016514316A (ja) | 双方向バス上の信号をバス速度に基づいて選択的に終端するための方法および装置 | |
US10607660B2 (en) | Nonvolatile memory device and operating method of the same | |
US20100077240A1 (en) | Methods and apparatuses for reducing power consumption of fully-buffered dual inline memory modules | |
US10942883B2 (en) | Data transmission circuit for operating a data bus inversion, and a semiconductor apparatus and a semiconductor system including the same | |
KR20230004864A (ko) | 직렬 데이터 통신 인터페이스를 통해 시스템 및 전력 관리를 수행하기 위한 방법 | |
US20190158374A1 (en) | Dynamic fine grain link control | |
JP2012043485A (ja) | 半導体メモリ |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20110310 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110329 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110628 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20110906 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120105 |
|
A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20120116 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20120214 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20120314 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150323 Year of fee payment: 3 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |