WO2012067073A1 - データ転送回路、データ転送方法、表示装置、ホスト側装置、および電子機器 - Google Patents

データ転送回路、データ転送方法、表示装置、ホスト側装置、および電子機器 Download PDF

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WO2012067073A1
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齊藤 浩二
正樹 植畑
大和 朝日
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シャープ株式会社
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    • Y02D10/00Energy efficient computing, e.g. low power processors, power management or thermal management

Definitions

  • the present invention relates to a data transfer circuit for transferring data using a data lane, a data transfer method, a display device, a host side device, and an electronic device.
  • a flat panel display such as a liquid crystal display device uses a high-speed serial interface such as LVDS (Low Voltage Differential Signaling) for data transfer.
  • LVDS Low Voltage Differential Signaling
  • data transfer is realized by a transmitter circuit unit that transmits serialized data using a differential signal and a receiver circuit that differentially amplifies the differential signal.
  • Patent Document 1 discloses a technique for reducing the power consumption of the data transfer.
  • a transmitter circuit unit includes a plurality of transmitter units, and data is concentrated on free bits of data transmitted by a certain transmitter unit, so that another transmitter unit transmits the data. Data is reduced or set to zero.
  • the transmitter unit with a small amount of data to be transferred is set to the low transfer mode, and the transmitter unit with the data amount to be transferred is set to the sleep mode, thereby suppressing power consumption.
  • FIG. 23 is a schematic diagram for explaining a configuration for performing the data transfer.
  • the transmission side 110 is a device incorporating a transmitter circuit unit
  • the reception side 120 is a device incorporating a receiver circuit.
  • a plurality of pairs of differential signal lines are wired between the two circuits, and each pair of differential signal lines is provided with a terminating resistor 130 (in FIG. 23, a pair of differential signal lines is representative. Shows line pairs).
  • the termination resistor may be built in the receiver circuit.
  • the steady current is maintained even at a high transfer rate, rather than suppressing the current consumption by setting the transfer rate of the transmitter circuit unit to a low transfer rate. It can be said that it is effective to reduce the number of differential signal pairs that flow.
  • the number of differential signal pairs through which a steady current flows can be reduced by setting the transmitter unit to a sleep mode.
  • the sleep mode of the transmitter unit is determined according to the amount of data transferred by each of the plurality of transmitter units. This method is insufficient to positively and elastically increase or decrease the number of differential signal pairs through which a steady current flows.
  • Patent Document 1 when a certain transmitter unit is set to the low transfer mode, the other transmitter units remain in the normal transfer mode, and therefore, the transfer speeds are different in each transmitter unit. However, in order to make the transfer speeds different in this way, a clock having a frequency corresponding to each speed is required. Therefore, a clock lane must be provided for each transmitter unit. As a result, the circuit scale increases and the power consumption increases.
  • the present invention has been made in view of the above problems, and an object thereof is to provide a data transfer device, a data transfer method, a display device, a host device, and an electronic apparatus that can reduce power consumption with a simple configuration. There is.
  • a data transfer circuit for transferring data using at least one of a plurality of data lanes, Determining means for determining the number of data lanes to transfer the data based on information related to the amount of data to be transferred in a certain period; Transfer means for transferring the data using the number of data lanes determined by the determination means among the plurality of data lanes; Data lane stopping means for stopping a data lane that is not used for data transfer among the plurality of data lanes is provided.
  • the data transfer circuit determines the number of data lanes used for data transfer according to the amount of data to be transferred in a certain period. Then, data is transferred using the determined number of data lanes. Data lanes not used for data transfer are stopped. That is, only the data lanes required for data transfer are used, and the remaining data lanes are not used. Then, unused data lanes are stopped so that the power required for the operation of the data lanes is not used.
  • the data transfer circuit controls whether each data lane is used for data transfer or not. That is, the transfer rate is not changed for each data lane. When used for transfer, transfer is performed at a normal transfer rate, and when not used, the transfer rate is set to zero. Therefore, a clock for adjusting the transfer rate is not required for each data lane. That is, the circuit configuration does not become complicated compared to the prior art.
  • the data transfer circuit has an effect of reducing power consumption with a simple configuration.
  • a data transfer method for transferring data using at least one of a plurality of data lanes, A determination step of determining the number of data lanes to transfer the data based on information related to the amount of data to be transferred in a certain period; A transfer step of transferring the data using the number of data lanes determined by the determining means among the plurality of data lanes; And a data lane stop step for stopping a data lane that is not used for the data transfer among the plurality of data lanes.
  • a display device provides A data transfer circuit as described above, wherein the data transfer circuit is a timing controller for transferring data representing the image to a source driver; And a capability reducing means for reducing the capability of the output circuit for outputting an analog voltage from the source driver to the display panel during the pause period.
  • the data transfer circuit stops all the data lanes and reduces the capacity of the output circuit in a pause period in which data representing an image is not transferred. Therefore, since the power consumption of an output circuit can be reduced, the power consumption in the whole display apparatus can be reduced further.
  • the host device is characterized by including the data transfer circuit in order to solve the above-described problems.
  • Another electronic device comprising a display device and a host side device
  • the display device includes the data transfer circuit described above, and a data transfer circuit that is a timing controller that transfers data representing the image to a source driver.
  • the host-side device includes the data transfer circuit described above, and a data transfer circuit that is a graphic controller that transfers data representing the image to the timing controller.
  • Another electronic device comprising a display device and an input device
  • the display device includes the data transfer circuit described above, and a data transfer circuit that is a timing controller that transfers data representing the image to a source driver.
  • the input device includes a touch panel and sensing means that does not sense the touch panel during the transfer period and senses the touch panel during the pause period.
  • the electronic device senses the touch panel during the transfer period, but does not sense the touch panel during the pause period. That is, the touch panel is sensed while avoiding the timing of transferring data representing an image. Accordingly, noise can be avoided due to data transfer during sensing of the touch panel, so that sensing accuracy can be improved.
  • the display device includes the data transfer circuit in order to solve the above-described problems.
  • the data transfer circuit according to the present invention has an effect of reducing power consumption with a simple configuration.
  • FIG. 1 is a circuit diagram showing a configuration relating to data transfer in a display device according to a first embodiment of the present invention. It is a figure which shows schematic structure of the display apparatus which concerns on the 1st Embodiment of this invention.
  • FIG. 3 is a diagram for explaining operation / non-operation of a serial signal transmission line in the display device shown in FIG. 2.
  • FIG. 3 is a diagram for explaining operation / non-operation of a serial signal transmission line in the display device shown in FIG. 2.
  • FIG. 3 is a diagram for explaining operation / non-operation of a serial signal transmission line in the display device shown in FIG. 2.
  • FIG. 3 is a diagram for explaining operation / non-operation of a serial signal transmission line in the display device shown in FIG. 2.
  • FIG. 3 is a diagram for explaining operation / non-operation of a serial signal transmission line in the display device shown in FIG. 2.
  • FIG. 3 is a diagram for explaining operation / non-operation of a serial signal transmission line in the display device
  • FIG. 3 is a diagram showing a timing chart for data transfer in the display device shown in FIG. 2. It is a figure for demonstrating rearrangement of the transfer data in the display apparatus shown in FIG. It is a figure for demonstrating rearrangement of the transfer data in the display apparatus shown in FIG. It is a figure which shows the transfer data before rearrangement in the display apparatus shown in FIG. It is a figure which shows an example of the transfer data after the rearrangement in the display apparatus shown in FIG. It is a figure which shows the timing chart in case the display apparatus which concerns on the 2nd Embodiment of this invention is a normal drive mode. It is a figure which shows the timing chart in case the display apparatus which concerns on the 2nd Embodiment of this invention is a low power mode.
  • FIG. 2 is a diagram schematically showing the configuration of the display device 10 according to the present embodiment.
  • the display device 10 is a liquid crystal display device, but the present invention is not particularly limited to this.
  • the display device 10 includes a control board 1, a flexible printed circuit (FPC) board 2, and a display panel 3.
  • the control board 1 includes an input connector 4, a timing controller 5 (data transfer circuit), and a power supply IC 6.
  • the display panel 3 includes source drivers 7a to 7b, a gate driver 8, and a display area 9. The control board 1 and the display panel 3 are connected via the FPC 2.
  • the input connector 4 receives display data input from the host (external) and outputs it to the timing controller 5.
  • the timing controller 5 transfers the display data input from the input connector 4 to the source drivers 7a to 7c, and scans the display elements in the display area 9 by controlling the source drivers 7a to 7c and the gate driver 8.
  • the driving timing is specified.
  • the timing controller 5 includes a transmitter circuit unit and a lane number setting signal transmission unit (not shown), which will be described in detail later.
  • the power supply IC 6 generates power necessary for driving the timing controller 5, the source drivers 7a to 7c, and the gate driver 8.
  • the display panel 3 has three source drivers 7a to 7c, like a display panel having a general resolution (1024 RGB ⁇ 768).
  • a plurality of source bus lines are connected to the source drivers 7a to 7c, and a plurality of gate bus lines are connected to the gate driver 8.
  • pixels are arranged in a matrix corresponding to the intersections of the source bus lines and the gate bus lines.
  • the gate driver 8 sequentially supplies scanning signals to the gate bus lines to select pixels for each row, and the source drivers 7a to 7c write data signals to the selected pixels via the source bus lines.
  • Each of the source drivers 7a to 7c includes a receiver circuit unit (not shown) whose details will be described later.
  • data transfer between the timing controller 5 and each of the source drivers 7a to 7c is performed by a signal transmission line including a wiring group formed on the control substrate 1 and a wiring pattern formed on the FPC 2.
  • signal transmission lines are configured as a pair of differential signal lines for high-speed serial transfer.
  • FIG. 3 is a diagram showing differential signal line pairs between the timing controller 5 and the source drivers 7a to 7c.
  • four sets of differential signal line pairs (data lanes) 11 to 14, 21 to 14 for display data transfer are provided between the timing controller 5 and the source drivers 7a to 7c. 24, 31 to 34, and a pair of clock differential signal line pairs (clock lanes) 15, 25, and 35 are wired, respectively.
  • a pair of signal transmission lines (data lane, clock lane) is indicated by a single arrow.
  • a lane number control signal line (LANCTRL signal line) is wired between the timing controller 5 and each of the source drivers 7a to 7c.
  • the data lanes 11 to 14, 21 to 24, and 31 to 34 for the source drivers 7a to 7c are display data per fixed period transferred to the source drivers 7a to 7c.
  • the operation / non-operation is controlled according to the increase / decrease in the amount.
  • FIG. 4 to 6 are diagrams showing differential signal line pairs between the timing controller 5 and the source drivers 7a to 7c, as in FIG. 4 to 6, a pair of signal transmission lines (data lane, clock lane) are indicated by a single arrow, and a data lane in which data transfer is performed is indicated by a solid arrow, and data transfer is stopped. This data lane is indicated by a dotted arrow.
  • the state where the data lane is performing data transfer is referred to as an operating state, and the state where data transfer is stopped is referred to as a non-operating state.
  • the display device 10 is capable of switching from the image quality (number of gradations) priority mode to the power priority mode and switching from the color image display mode to the text mode (monochrome mode).
  • the display data transferred from the timing controller 5 to each of the source drivers 7a to 7c decreases in data amount per fixed period.
  • the display device 10 displays each gradation in 8 bits in the image quality (number of gradations) priority mode or the color image display mode.
  • all the four data lanes 11 to 14, 21 to 24, and 31 to 34 are in an operating state for each source driver 7a to 7c. I do.
  • the display device 10 when the display device 10 is switched from the image quality priority mode to the power priority mode, information indicating that is input to the timing controller 5. Specifically, information representing the number of gradations of the image to be displayed (here, 6 bits) is input. This information is given to the display device 10 from the host side device, for example. Based on this information, the lane number setting signal transmission unit determines the number of data lanes used for data transfer. Specifically, since it is determined that the number of gradations of the image has decreased, the number (three) is determined to be smaller than the current number of uses (four). Then, a LANECTRL signal representing the determined number is generated and output to the source drivers 7a to 7c.
  • a LANECTRL signal representing the determined number is generated and output to the source drivers 7a to 7c.
  • the timing controller 5 and the source drivers 7a to 7c control the operation / non-operation of the data lanes 11 to 14, 21 to 24, and 31 to 34 based on the LANECTRL signal. Specifically, as shown in FIG. 4, the three data lanes 11 to 13, 21 to 23, and 31 to 33 operate to transfer data to each source driver 7a to 7c, thereby transferring one data lane. 14, 24, and 34 become inactive and stop data transfer. Thereby, power consumption can be reduced.
  • the display device 10 When the display device 10 is switched again to the image quality (number of gradations) priority mode or the color image display mode, information indicating that is input to the timing controller 5. Specifically, information representing the number of colors of the displayed image (here, 8 bits) is input. This information is given to the display device 10 from the host side device, for example. Based on this information, the lane number setting signal transmission unit determines the number of data lanes used for data transfer. Specifically, it is determined to be a number (four) greater than the current number of uses (three). Then, a LANECTRL signal representing the determined number is generated and output to the source drivers 7a to 7c.
  • the lane number setting signal transmission unit determines the number of data lanes used for data transfer. Specifically, it is determined to be a number (four) greater than the current number of uses (three). Then, a LANECTRL signal representing the determined number is generated and output to the source drivers 7a to 7c.
  • the timing controller 5 and the source drivers 7a to 7c perform control so that the data lanes 11 to 14, 21 to 24, and 31 to 34 are in the state shown in FIG. 3 again based on the LANECTRL signal. As a result, even if the amount of data to be transferred increases, it can be transferred without problems.
  • the timing controller 5 receives information indicating that fact. Specifically, information representing the number of colors of the displayed image (here, 1 bit) is input. This information is given to the display device 10 from the host side device, for example. Based on this information, the lane number setting signal transmission unit determines the number of data lanes used for data transfer. Specifically, since it is determined that the image display has been changed from color to monochrome, the number (one) smaller than the current number of uses (four) is determined. Then, a LANECTRL signal representing the determined number is generated and output to the source drivers 7a to 7c.
  • the timing controller 5 and the source drivers 7a to 7c control the operation / non-operation of the data lanes 11 to 14, 21 to 24, and 31 to 34 based on the LANECTRL signal. Specifically, as shown in FIG. 5, one data lane 12, 22, 32 operates to transfer data to each source driver 7a-7c, and three data lanes 11, 13, 14; 21, 23, 24; 31, 33, 34 become non-operating and stops data transfer. Thereby, power consumption can be reduced.
  • the display device 10 When the display device 10 is switched to the color image display mode again, information indicating that is input to the timing controller 5. Specifically, information representing the number of colors of the displayed image (here, 8 bits) is input. This information is given to the display device 10 from the host side device, for example. Based on this information, the lane number setting signal transmission unit determines the number of data lanes used for data transfer. Specifically, since it is determined that the image display has been changed from monochrome to color, the number (4) is determined to be greater than the current number of uses (1). Then, a LANECTRL signal representing the determined number is generated and output to the source drivers 7a to 7c.
  • the timing controller 5 and the source drivers 7a to 7c perform control so that the data lanes 11 to 14, 21 to 24, and 31 to 34 are in the state shown in FIG. 3 again based on the LANECTRL signal. As a result, even if the amount of data to be transferred increases, it can be transferred without problems.
  • the display device 10 increases the refresh frequency of the display panel for the purpose of improving moving image visibility, switching from 2D display to 3D display, performing feed sequential driving, and the like. Suppose that it is possible. Note that when switching from 2D display to 3D display, video data for the right eye and left eye is necessary, so the refresh frequency is switched to twice.
  • the feed sequential drive is a method of displaying one image by three subfields for each color of RGB using three color LEDs, and the refresh frequency is switched to three times.
  • the display data transferred from the timing controller 5 to the source drivers 7a to 7c increases in data amount per certain period.
  • the display device 10 has a refresh frequency of 60 Hz in the 2D mode.
  • two data lanes 12, 13; 22, 23; 32, 33 are operated to perform data transfer for each source driver 7 a to 7 c.
  • the two data lanes 11, 14; 21, 24; 31, 34 are inactive and stop data transfer.
  • the display device 10 is switched to the 3D mode, and information indicating that is input to the timing controller 5. Specifically, information indicating the refresh frequency (120 Hz) of the displayed image is input. This information is given to the display device 10 from the host side device, for example. Based on this information, the lane number setting signal transmission unit determines the number of data lanes used for data transfer. Specifically, the number is determined to be larger (four) than the current number of uses (two). Then, a LANECTRL signal representing the determined number is generated and output to the source drivers 7a to 7c. The timing controller 5 and the source drivers 7a to 7c control the operation / non-operation of the data lanes 11 to 14, 21 to 24, and 31 to 34 based on the LANECTRL signal.
  • the lane number setting signal transmission unit determines the number of data lanes used for data transfer. Specifically, the number is determined to be larger (four) than the current number of uses (two). Then, a LANECTRL signal representing the determined number is generated and output to the source drivers 7a
  • control is performed so that all the data lanes 11 to 14, 21 to 24, and 31 to 34 are in an operating state to perform data transfer with respect to the source drivers 7a to 7c. To do. As a result, even if the amount of data to be transferred increases, it can be transferred without problems.
  • the timing controller 5 When the display device 10 is switched again to the 2D mode, the timing controller 5 is input with information indicating that. Specifically, information representing the refresh frequency (60 Hz) of the displayed image is input. This information is given to the display device 10 from the host side device, for example. Based on this information, the lane number setting signal transmission unit determines the number of data lanes used for data transfer. Specifically, it is determined to be a smaller number (two) than the current number of uses (four). Then, a LANECTRL signal representing the determined number is generated and output to the source drivers 7a to 7c. The timing controller 5 and the source drivers 7a to 7c control the data lanes 11 to 14, 21 to 24, and 31 to 34 to be in the state shown in FIG. 6 again based on the LANECTRL signal. Thereby, power consumption can be reduced.
  • the lane number setting signal transmission unit determines the number of data lanes used for data transfer. Specifically, it is determined to be a smaller number (two) than the current number of uses (four). Then,
  • the timing controller 5 increase the number of data lanes used for data transfer per source driver according to the refresh rate increase rate. For example, when the refresh frequency is doubled, the number of data lanes used for data transfer is doubled. When the refresh frequency is increased by a factor of 3, the number of data lanes used for data transfer is increased by a factor of three. With these devices, the data lane can be used efficiently.
  • the data lanes 12 and 13 arranged at positions close to the clock lane 15 are easily wired with the same length as the clock lane 15, it is easy to avoid missing data due to a phase shift. Therefore, if the data lanes 12 and 13 arranged at positions close to the clock lane 15 are operated preferentially, even if the transfer rate increases while the data lane is stopped, the data lanes and 13 are still operating. It is easy to match the phase with the data lane.
  • FIG. 7 is a diagram illustrating an example of a timing chart when the display device 10 operates by switching between the image quality (number of gradations or number of colors) priority mode and the power priority mode, that is, normal driving and low power driving.
  • the LANECTRL signal transitions to the high level when the data amount per certain period transferred to the source drivers 7a to 7c increases, and transitions to the low level when it decreases.
  • the display device 10 is set so that four pairs of data lanes operate when the LANECTRL signal is at a high level and two pairs of data lanes when the LANECTRL signal is at a low level.
  • the number of data lanes for performing the data transfer operation changes at the timing when the first frame is switched after the LANECTRL signal has transitioned from the High level to the Low level or after the transition from the Low level to the High level.
  • the lane number setting signal transmission unit outputs a high or low LANCTRL signal according to the increase or decrease of the data amount per certain period, so that the display device 10 is optimal in accordance with its driving state.
  • the number of lanes can be set. It should be noted that the number of pairs of data lanes to be activated by the High or Low LANECTRL signal can be appropriately set depending on what mode the display device 10 performs switching. That is, the number of data lanes in the operating state can be set to an optimum number according to the driving state of the display device 10.
  • FIG. 1 is a circuit diagram showing a transmitter circuit unit 50 included in the timing controller 5 and a receiver circuit unit 70 included in the source driver 7a.
  • the source driver 7a and the transmitter circuit unit 50 corresponding to the source driver 7a are described by way of example. However, the source drivers 7b and 7c and the transmitter circuit units corresponding thereto are also described. Similar explanations can be applied.
  • the transmitter circuit unit 50 of the timing controller 5 includes a transmitter-side lane number control circuit 52, a parallel-serial conversion unit 53, a transmitter-side switch (SW) control circuit 54, a transmitter-side PLL circuit unit 55, a plurality of (Three in FIG. 1) a data transmitter circuit 56, a clock transmitter circuit 57, and a power supply VDIF 51 for driving these circuits.
  • a transmitter-side lane number control circuit 52 includes a transmitter-side lane number control circuit 52, a parallel-serial conversion unit 53, a transmitter-side switch (SW) control circuit 54, a transmitter-side PLL circuit unit 55, a plurality of (Three in FIG. 1) a data transmitter circuit 56, a clock transmitter circuit 57, and a power supply VDIF 51 for driving these circuits.
  • SW transmitter-side switch
  • the transmitter-side lane number control circuit 52 performs parallel-serial conversion based on a LANECTRL signal (a signal for determining how many lanes to transfer from the next frame) input from a lane number setting signal transmission unit (not shown). Information for designating a conversion protocol is transmitted to the unit 53, a signal for controlling operation / non-operation and frequency is transmitted to the transmitter side PLL circuit unit 55, and the signal is transferred to the transmitter side SW control circuit 54 Information on the lane used for the transfer and the lane not used for the transfer is transmitted. Further, the transmitter-side lane number control circuit 52 transmits the LANECTRL signal input from the lane number setting signal transmission unit (not shown) to the source driver 7a.
  • a LANECTRL signal a signal for determining how many lanes to transfer from the next frame
  • Information for designating a conversion protocol is transmitted to the unit 53
  • a signal for controlling operation / non-operation and frequency is transmitted to the transmitter side PLL circuit unit 55
  • the signal is transferred to the transmitter side SW control
  • the parallel-serial conversion unit 53 converts the parallel data input from the host into serial data based on the conversion protocol designation information input from the transmitter-side lane number control circuit 52, and converts the serial data to the data transmitter circuit 56. Send.
  • the transmitter-side SW control circuit 54 supplies power to the clock transmitter circuit 57 (SW_tx1) and power supply SW to the transmitter-side PLL circuit unit 55 ( SW_tx2), the power supply SW (SW_tx3 to SW_tx5) to each data transmitter circuit 56, and the power supply SW (SW_tx6) to the parallel-serial converter 53 are controlled.
  • the transmitter-side SW control circuit 54 supplies power to the clock transmitter circuit 57 (SW_tx1) and power supply SW to the transmitter-side PLL circuit unit 55 ( SW_tx2), the power supply SW (SW_tx3 to SW_tx5) to each data transmitter circuit 56, and the power supply SW (SW_tx6) to the parallel-serial converter 53 are controlled.
  • the transmitter PLL circuit unit 55 outputs a clock signal to the data transmitter circuit 56 and the clock transmitter circuit 57 based on the clock signal input from the host. Further, the operation / non-operation and frequency of the transmitter PLL circuit unit 55 are controlled by a control signal input from the transmitter lane number control circuit 52.
  • the data transmitter circuit 56 and the clock transmitter circuit 57 output the frequency of the differential data signal and the differential clock signal based on the clock signal output from the transmitter PLL circuit unit 55.
  • the amplitude of the differential data signal output from the data transmitter circuit 56 is defined by the drive voltage output from the power supply VDIF 51.
  • the receiver circuit unit 70 of the source driver 7a includes a receiver-side lane number control circuit 72, a parallel-serial conversion unit 73, a receiver-side switch (SW) control circuit 74, and a receiver-side PLL circuit unit 75.
  • the receiver-side lane number control circuit 72 transmits information specifying a conversion protocol to the parallel-serial conversion unit 73 based on the LANECTRL signal input from the transmitter-side lane number control circuit 52, and also receives the receiver-side PLL.
  • a control signal for controlling operation / non-operation and frequency is transmitted to the circuit unit 75, and information on lanes used for transfer and lanes not used for transfer is transmitted to the receiver-side SW control circuit 74.
  • the LANECTRL signal may be input from the transmitter-side lane number control circuit 52, but is directly input from a lane number setting signal transmission unit (not shown) of the timing controller 5, as indicated by a dotted line in FIG. Also good.
  • the data receiver circuit 76 receives the differential data signal output from the data transmitter circuit 56, performs differential amplification, and outputs the obtained data signal to the parallel-serial conversion unit 73.
  • the clock receiver circuit 77 receives the differential clock signal output from the clock transmitter circuit 57, performs differential amplification, and outputs the obtained clock signal to the receiver-side PLL circuit unit 75.
  • the parallel-serial conversion unit 73 converts the serial data input from the data receiver circuit 76 into parallel data based on the conversion protocol designation information input from the receiver-side lane number control circuit 72, and converts it into a subsequent circuit block. Send parallel data.
  • the receiver-side SW control circuit 74 supplies a power supply SW (SW_rx1) to the clock receiver circuit 77 and a power supply SW (SW_rx2) to the receiver-side PLL circuit unit 75. ), The power supply SW (SW_rx3 to SW_rx5) to each data receiver circuit 76 and the power supply SW (SW_rx6) to the parallel-serial converter 73 are controlled. As a result, power is supplied to the data receiver circuit 76 corresponding to the operating data lane, and power is not supplied to the data receiver circuit 76 corresponding to the non-operating data lane.
  • a lane number control signal line 16 is wired between the transmitter side lane number control circuit 52 and the receiver side lane number control circuit 72 in order to realize the data transfer. .
  • a pair of data lanes 11 to 13 which are signal transmission lines are wired, and the clock transmitter circuit 57 and the clock receiver circuit 77 are connected to each other.
  • a clock lane 15 which is a pair of signal transmission lines is wired between them.
  • the lane number setting signal transmission unit detects an increase or decrease in the amount of data per certain period of image data (parallel data) input from the host, and a Low or High LANECTRL signal corresponding to the amount of data. Is output.
  • the LANECTRL signal output from the lane number setting signal transmission unit is input to the transmitter-side lane number control circuit 52 in the transmitter circuit unit 50.
  • the transmitter-side lane number control circuit 52 transmits information designating a conversion protocol for three pairs to the parallel-serial conversion unit 53 in accordance with the inputted LANECTRL signal. At the same time, the transmitter-side lane number control circuit 52 transmits information for preventing voltage from being supplied to one data lane to the transmitter-side SW control circuit 54.
  • the parallel-serial conversion unit 53 rearranges the parallel data input from the host into serial data based on the conversion protocol for three pairs from the next frame, and transmits the serial data to the data transmitter circuit 56. Note that when the data rearrangement does not require changing the frequency, no special control is performed on the transmitter-side PLL circuit unit 55.
  • the transmitter-side lane number control circuit 52 further transmits a LANECTRL signal to the receiver-side lane number control circuit 72.
  • the receiver-side lane number control circuit 72 sends information for designating a conversion protocol for three pairs to the parallel-serial conversion unit 73 based on the inputted LANECTRL signal. Send. At the same time, the receiver-side lane number control circuit 72 transmits information indicating that one data lane (data lane 11) is in an inoperative state to the receiver-side SW control circuit 74.
  • the parallel-serial conversion unit 73 rearranges the serial data input from the data receiver circuit 76 into parallel data based on the three-pair conversion protocol, and transmits the parallel data to the subsequent circuit block. To do. Note that when the data rearrangement does not need to change the frequency, no special control is performed on the receiver-side PLL circuit unit 75.
  • the transmitter-side SW control circuit 54 turns off the switch SW_tx5 based on the input information, and stops the power supply to the data transmitter circuit 56 corresponding to the data lane 11.
  • the receiver-side SW control circuit 74 turns off the switch SW_rx5 based on the input information, and stops the power supply to the data transmitter circuit 56 corresponding to the data lane 11.
  • the pixels in the display panel 3 include RGB sub-pixels, the horizontal resolution is 1024 pixels, and the vertical resolution is 768 rows. Further, for convenience of explanation, of the three source drivers 7a to 7c, two source drivers 7a and 7b will be described as an example, but the same explanation can be applied to the source driver 7c.
  • FIGS. 8 and 9 are diagrams showing data lanes 11 to 14 and 21 to 24 connected to the source drivers 7a and 7b.
  • FIGS. 10 and 11 are schematic diagrams showing the image data transferred to the source drivers 7a and 7b via the data lanes 11 to 14 and 21 to 24 in time series.
  • FIGS. 8 and 10 show a normal time (when 8-bit gradation is displayed)
  • FIGS. 9 and 11 show a case where the number of data lanes to be operated is reduced (when 6-bit gradation is displayed). Is shown.
  • the image data for the display area assigned to each source driver 7a, 7b is grouped together in 8 bits, and four sets of data lanes 11-14, 21- 24 is being transferred.
  • the parallel-serial converter 53 can rearrange the data as appropriate according to the number of data lanes to be operated.
  • the timing controller 5 determines the number of data lanes used for data transfer according to the amount of data to be transferred in a certain period (more precisely, information related to the data amount). Then, data is transferred using the determined number of data lanes. Further, data bears not used for data transfer are stopped. That is, only the data lanes required for data transfer are used, and the remaining data lanes are not used. Then, unused data lanes are stopped so that the power required for the operation of the data lanes is not used.
  • Timing controller 5 controls whether individual data lanes are used for data transfer or not. That is, the transfer rate is not changed for each data lane. When used for transfer, transfer is performed at a normal transfer rate, and when not used, the transfer rate is set to zero. Therefore, a clock for adjusting the transfer rate is not required for each data lane. That is, the circuit configuration does not become complicated compared to the prior art.
  • the timing controller 5 has an effect of reducing power consumption with a simple configuration.
  • the “certain period” described above in this specification is a period that can be set as appropriate, and is not particularly limited.
  • the data lanes connected to the source drivers 7a to 7c are all controlled in the same manner, but may be controlled separately for each of the source drivers 7a to 7c.
  • the timing controller 5 may control the operation / non-operation of the data lane for each of the source drivers 7a to 7c according to the amount of data to be transmitted to each of the source drivers 7a to 7c.
  • the display panel 3 includes the three source drivers 7a to 7c as in the case of a display panel having a general resolution (1024 RGB ⁇ 768).
  • the number of source drivers is not limited. Absent.
  • the main difference between the first embodiment and the first embodiment described above is that in the low power drive mode, one vertical period is divided into a high-speed transfer period in which image data is transferred to the source drivers 7a to 7c and a pause period in which image data is not transferred. In the point. Therefore, the following description will focus on the above differences.
  • symbol shall be used for the component which has a function corresponding to the component in Embodiment 1.
  • FIG. 12 is a diagram showing a timing chart in the normal driving mode
  • FIG. 13 is a diagram showing a timing chart in the low power driving mode.
  • the data transmitter circuit 56 outputs a video signal based on the clock signal output from the transmitter-side PLL circuit unit 55.
  • the period of the horizontal synchronizing signal within one vertical period is shorter than in the normal mode shown in FIG. For this reason, in the low power mode, one vertical period is divided into a high-speed transfer period in which image data is transferred to the source drivers 7a to 7c and a pause period in which image data is not transferred.
  • the timing controller 5 receives information specifying these high-speed transfer periods and pause periods. This information is given to the display device 10 from the host side device, for example. Based on this information, the lane number setting signal transmission unit determines the number of data lanes used for data transfer. Specifically, the number used in the high-speed transfer period is determined as the total number of data lanes (four). Then, a LANECTRL signal representing the determined number is generated and output to the source drivers 7a to 7c. The timing controller 5 and the source drivers 7a to 7c control all the data lanes 11 to 14, 21 to 24, and 31 to 34 to be in an operating state with respect to the source drivers 7a to 7c based on the LANECTRL signal ( (See FIG. 13).
  • the timing controller 5 determines the number of data lanes used in the suspension period to be zero. Then, a LANECTRL signal representing the determined number is generated and output to the source drivers 7a to 7c. The timing controller 5 and the source drivers 7a to 7c control the data lanes 11 to 14, 21 to 24, and 31 to 34 to be in an inoperative state based on the LANECTRL signal (see FIG. 15). In addition, the timing controller 5 and the source drivers 7a to 7c control the clock lanes 15, 25, and 35 to be in an inoperative state together with the above control.
  • each one vertical period may be a transfer period in which image data is transferred to the source drivers 7a to 7c, or may be a pause period in which image data is not transferred.
  • FIG. 16 is a diagram showing another timing chart in the low power mode.
  • the data transmitter circuit 56 outputs a video signal based on the clock signal output from the transmitter-side PLL circuit unit 55.
  • data is not transferred in every one vertical period, but is transferred in each transfer period which is every other vertical period.
  • no data is transferred in each pause period between the transfer periods.
  • power consumption is reduced by deactivating all the data lanes 11 to 14 during the suspension period.
  • the transfer period and the suspension period are not limited to being switched every vertical period.
  • a configuration in which one transfer period and two pause periods are alternately repeated may be employed.
  • the normal driving mode and the low power driving mode can be set in the display device 10, and the number of data lanes in the operating state can be set to an optimum number according to the driving mode.
  • the power consumption of the display device 10 can be suitably reduced.
  • the timing of the video signal output from the host to the timing controller 5 is also set so that one vertical period is divided into a high-speed transfer period and a pause period.
  • the host outputs a video signal at a normal timing to the timing controller 5 and temporarily stores the image data in the frame memory 17 in the control board 1.
  • the timing controller 5 reads the data stored in the frame memory 17 at a high speed and transfers the data to the source drivers 7a to 7c at a high speed.
  • the display device 10 of the present embodiment may further include a capability reduction unit (not shown) that reduces the capability of the output circuit that outputs an analog voltage from the source drivers 7a to 7b to the display panel 3 in the above-described pause period. Good. According to this configuration, the display device 10 stops all the data lanes and reduces the capability of the output circuit during the pause period. Thereby, since the power consumption of an output circuit can be reduced, the power consumption in the whole display apparatus 10 can be reduced further.
  • a capability reduction unit not shown
  • FIG. 17 is a plan view schematically showing the configuration of the display system 100 according to the present embodiment.
  • the display system 100 includes a display device 10 and a host-side device 90 connected thereto, and is realized as a so-called electronic device. Since the configuration is the same as that described in the first or second embodiment, the description thereof is omitted.
  • the host device 90 includes a control board 91, a CPU 92, and a graphic controller 93.
  • the display device 10 and the host side device 90 are connected via a cable 80.
  • the cable 80 may be an FFC cable or a thin coaxial cable.
  • the host side device 90 transfers image data to the display device 10 via the cable 80.
  • the graphic controller 93 of the host-side device 90 transfers display data to the timing controller 5 of the display device 10.
  • This data transfer is performed by a signal transmission line composed of a wiring group formed on the control boards 1 and 91 and a wiring pattern formed on the cable 80.
  • These signal transmission lines are configured as a pair of differential signal lines for high-speed serial transfer.
  • differential signal line pairs (data lanes) 81 to 84 for display data transfer and one set of clocks are provided between the graphic controller 93 and the timing controller 5.
  • a differential signal line pair (clock lane) 85 is wired.
  • the graphic controller 93 and the timing controller 5 are provided with a lane number control signal line (LANECTRL signal line).
  • a pair of signal transmission lines (data lane, clock lane) is indicated by one arrow.
  • FIG. 18 is a diagram showing data lanes 81 to 84 and a clock lane 85 between the graphic controller 93 and the timing controller 5.
  • the data lanes 81 to 84 and the clock lane 85 which are a pair of signal transmission lines, are indicated by one arrow, and the data lane in which data transfer is performed is indicated by a solid arrow, and the data transfer is performed. Stopped data lanes are indicated by dotted arrows.
  • the host-side device 90 has a function of transferring image data of RGB each gradation of 8 bits and a function of transferring image data of RGB each gradation of 6 bits. When these functions are switched, the display data transferred from the graphic controller 93 to the timing controller 5 increases or decreases in data amount per certain period.
  • the host-side device 90 when the host-side device 90 is transferring image data of RGB gradations of 8 bits, as shown in FIG. 17, all four data lanes 81 to 84 are in an operating state with respect to the timing controller 5. Perform data transfer.
  • the host-side device 90 when the host-side device 90 is switched to transfer image data of 6-bit RGB each gradation, information indicating that is input to the graphic controller 93. Specifically, information indicating the number of bits of data to be transferred (6 bits) is input. This information is generated in the host side device 90. For example, this information is generated and given to the graphic controller 93 when the user changes the number of gradations of the image to 6 bits or when an application that handles 6-bit image data is executed.
  • a lane number setting signal transmission unit (not shown) in the graphic controller 93 determines the number of data lanes used for data transfer based on this information. Specifically, since it is determined that the number of bits of the image data has decreased, the number is determined to be smaller (three) than the current number of uses (four).
  • a LANECTRL signal representing the determined number is generated and output to the timing controller 5.
  • the graphic controller 93 and the timing controller 5 cause the three data lanes 81 to 83 to be in an operating state and transfer data, and one data lane 84 to be in an inactive state to stop data transfer. (See FIG. 18).
  • the graphic controller 93 When the host-side device 90 is switched again to transfer image data of RGB each gradation 8 bits, information indicating that is input to the graphic controller 93. Specifically, information indicating the number of bits (8 bits) of data to be transferred is input. This information is generated in the host side device 90. For example, when the user changes the number of gradations of an image to 8 bits for each color or when an application that handles 8-bit image data is executed, this information is generated and provided to the graphic controller 93. The lane number setting signal transmitter in the graphic controller 93 determines the number of data lanes used for data transfer based on this information. Specifically, since it is determined that the number of bits of the image data has decreased, the number is determined to be larger (four) than the current number of uses (three).
  • a LANECTRL signal representing the determined number is generated and output to the timing controller 5.
  • the graphic controller 93 and the timing controller 5 control the data lanes 81 to 84 to be in the state shown in FIG. 16 again based on the LANECTRL signal.
  • the graphic controller 93 and the timing controller 5 include the transmitter circuit unit 50 and the receiver circuit unit 70 described in the first embodiment, respectively.
  • the power consumption can be further reduced in the entire display system 100 including the host-side device 90 and the display device 10.
  • the configuration of the display system 100 according to the present embodiment is the same as that of the second embodiment, as shown in FIG. However, in the present embodiment, the display system 100 performs switching between the normal drive mode and the low power consumption mode described in the first embodiment. At that time, both the display device 10 and the host side device 90 control the operation / non-operation of the data lane in each mode.
  • the timing controller 5 puts all data lanes into an operating state.
  • the graphic controller 93 puts all data lanes into an operating state.
  • the timing controller 5 transfers the image data to the source drivers 7a to 7c using all the data lanes in the transfer period within one vertical period.
  • the stop period within one vertical period all data lanes are deactivated and image data is not transferred to the source driver.
  • the graphic controller 93 transfers the image data to the timing controller 5 using all the data lanes in the transfer period within one vertical period.
  • the stop period within one vertical period all data lanes are deactivated, and image data is not transferred to the timing controller 5.
  • the timing controller 5 transfers the image data to the source drivers 7a to 7c using all the data lanes in one vertical period that is a transfer period.
  • the graphic controller 93 transfers image data to the timing controller 5 using all the data lanes in one vertical period which is a transfer period.
  • one vertical period, which is a stop period all data lanes are deactivated, and image data is not transferred to the timing controller 5.
  • FIG. 19 is a diagram for explaining the operation / non-operation of the serial signal transmission line in the display system 100.
  • the display system 10 stops all the data lines for transferring the image data to the source drivers 7a to 7c and the data lines for transferring the data to the timing controller 5 in the pause period in which no image data is transferred. .
  • the data line for transferring data to the source drivers 7a to 7c and the data line for transferring data to the timing controller 5 are both operated to transfer the data.
  • the frequency at which the image data sent from the host-side device 90 is written to the frame memory 17 is equal to the frequency at which the image data is read from the frame memory 17.
  • a clock signal used when image data is transferred from the host-side device 90 to the display device 10 can be used as a clock signal when reading image data from the frame memory 17 in the display device 10. Therefore, it is not necessary to provide an additional clock generation circuit for generating a new clock signal.
  • the time for writing image data to the frame memory 17 and reading the image data from the frame memory 17 can be shortened. As a result, it becomes very easy to eliminate the time that writing and reading to the frame memory overlap. As a result, the occurrence of the tearing effect phenomenon can be prevented.
  • FIG. 20 is a block diagram showing a configuration of the electronic device according to the present embodiment.
  • the electronic device of the present embodiment is realized as an electronic device 98 shown in FIG.
  • the electronic device 98 includes a display device 10, an input device 94, and a host side device 90 (not shown).
  • the input device 94 is built in the display device 10.
  • the input device 94 includes a touch panel 95 and a touch panel control circuit 96.
  • the timing controller 5 includes a control signal output unit 58.
  • the touch panel 95 is, for example, a capacitive touch panel or an electromagnetic induction touch panel.
  • the touch panel control circuit 96 of the input device 94 senses the touch panel 95.
  • the touch panel 95 generates input data related to the position where the user touches the touch panel 95 and transmits the input data to the touch panel control circuit 96.
  • the touch panel control circuit 96 generates detection coordinate data indicating detection coordinates on the touch panel 95 based on the input data, and transmits the detection coordinate data to the timing controller 5.
  • the timing controller 5 transmits the received detected coordinate data to the host CPU 92. Thereby, the host-side device 90 executes processing based on the input detected coordinate data.
  • the control signal output unit 58 in the timing controller 5 generates TP_ENABLE and transmits it to the input device 94.
  • TP_ENABLE is a signal that instructs the touch panel 95 to perform sensing.
  • the touch panel control circuit 96 performs sensing of the touch panel 95 while this TP_ENABLE is input.
  • the electronic device 98 of the present embodiment operates in either the normal drive mode or the low power mode.
  • FIG. 21 is a diagram illustrating a timing chart when the electronic device 98 is in the normal drive mode.
  • FIG. 22 is a diagram illustrating a timing chart when the electronic apparatus according to the fifth embodiment of the present invention is in the low power mode.
  • each one vertical period is a transfer period.
  • the input device 94 senses the touch panel 95 in a sensing period within one vertical period. Therefore, in the normal drive mode, the transfer period for transferring the image data and the sensing period for sensing the touch panel 95 overlap. In this overlap period, the sensing accuracy deteriorates due to noise generated during transfer of image data.
  • the electronic device 98 can avoid this problem of deterioration in sensing accuracy in the low power mode.
  • the timing controller 5 uses all the data lanes in the high-speed transfer period within one vertical period to send image data to the source driver 7a. To 7c.
  • the stop period within one vertical period all data lanes are deactivated and image data is not transferred to the source drivers 7a to 7c.
  • the touch panel control circuit 96 does not sense the touch panel 95 during the high-speed transfer period, and senses the touch panel 95 during the stop period. That is, the touch panel 95 is sensed while avoiding the timing of transferring the image data. Therefore, since noise can be avoided due to data transfer during sensing of the touch panel 95, sensing accuracy can be improved.
  • the electronic device of the present embodiment is also realized as an electronic device 98a shown in FIG.
  • the electronic device 98a includes a display device 10, an input device 94, and a host side device 90 (not shown).
  • the input device 94 is not built in the display device 10 and is provided independently from the display device 10.
  • the control signal output unit 58 in the timing controller 5 generates TP_ENABLE and transmits it to the host side CPU 92.
  • TP_ENABLE is a signal that instructs the touch panel 95 to perform sensing.
  • the host side CPU 92 Based on the received TP_ENABLE, the host side CPU 92 generates TP_ENABLE2 and transmits it to the input device 94.
  • TP_ENABLE2 is a signal for instructing sensing to the touch panel 95, similarly to TP_ENABLE.
  • the touch panel control circuit 96 performs sensing of the touch panel 95 while this TP_ENABLE2 is input.
  • the data is preferably data representing an image displayed on the display panel.
  • the information is information representing the number of gradations of the image.
  • the determination means determines that the number of gradations of the image has decreased based on the information, it is preferable to determine the number of data lanes to a smaller value.
  • the information is information representing the number of gradations of the image
  • the determination means determines that the number of gradations of the image has increased based on the information, it is preferable to determine the number of data lanes to a larger value.
  • the data transfer circuit can transfer data normally even when the amount of data to be transferred increases.
  • the information is information indicating the number of colors of the image.
  • the determining means determines that the number of colors of the image has decreased from the number of colors of color display to the number of colors of monochrome display based on the information, it is preferable to determine the number of data lanes to a smaller value. .
  • the information is information indicating the number of colors of the image.
  • the determining means determines that the number of colors of the image has increased from the number of monochrome display colors to the number of color display colors based on the information, it is preferable to determine the number of data lanes to a larger value. .
  • the data transfer circuit can transfer data normally even when the amount of data to be transferred increases.
  • the information is information indicating the refresh frequency of the display panel.
  • the determination unit determines that the refresh frequency has decreased based on the information, the determination unit preferably determines the number of data lanes to a smaller value.
  • the information is information indicating the refresh frequency of the display panel.
  • the determination unit determines that the refresh frequency has increased based on the information, it is preferable to determine the number of data lanes to a larger value.
  • the data transfer circuit can transfer data normally even when the amount of data to be transferred increases.
  • the data transfer circuit according to one embodiment of the present invention further includes a clock lane, It is preferable that the stopping unit stops the data lanes more preferentially in the data lanes arranged farther from the clock lane among the plurality of data lanes.
  • the data lane closer to the clock lane is more preferentially used for data transfer.
  • One vertical period for displaying the image is divided into a transfer period for transferring the data to the source driver and a pause period for not transferring the data.
  • the information is information defining the transfer period and the suspension period,
  • the determining means determines the number of data lanes to be zero during the pause period.
  • Each one vertical period when displaying the image is a transfer period in which the data is transferred to the receiver circuit, or a pause period in which the data is not transferred
  • the information is information defining the transfer period and the suspension period
  • the determining means determines the number of data lanes to be zero during the pause period.
  • the data transfer circuit is preferably a timing controller that is provided in the display device and transfers data representing the image to the source driver.
  • the data transfer circuit is preferably a graphic controller that is provided in a host-side device connected to a display device and transfers the image data to a timing controller provided in the display device.
  • the touch panel is preferably a capacitive touch panel or an electromagnetic induction touch panel.
  • the present invention can be suitably used for a display device having a data transfer circuit (interface).

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Abstract

 タイミングコントローラは、ある一定期間に転送すべきデータ量に関連する情報に基づき、データを転送するデータレーン(11,12,13)の数を決定する。そして、複数のデータレーン(11,12,13)のうち、決定した数のデータレーン(11,12,13)を用いて、データを転送する。さらに、データの転送に用いられないデータレーン(11,12,13)を停止させる。

Description

データ転送回路、データ転送方法、表示装置、ホスト側装置、および電子機器
 本発明は、データレーンを用いてデータを転送するデータ転送回路、データ転送方法、表示装置、ホスト側装置、および電子機器に関する。
 近年、液晶表示装置などのフラットパネルディスプレイでは、データ転送を行うにあたって、LVDS(Low Voltage Differential Signaling)などの高速シリアルインターフェースを用いている。係る高速シリアルインターフェースでは、シリアル化されたデータを差動信号により送信するトランスミッタ回路部と、差動信号を差動増幅するレシーバ回路とによってデータ転送が実現される。
 特許文献1には、上記データ転送を低消費電力化する技術が開示されている。具体的には、特許文献1では、トランスミッタ回路部が複数のトランスミッタ部を備えており、あるトランスミッタ部が伝送するデータの空いているビットにデータを集中させることによって、他のトランスミッタ部が伝送するデータを減らし、または0にしている。ここで、転送するデータ量が少ないトランスミッタ部を低転送モードにし、また転送するデータ量が0のトランスミッタ部をスリープモードしており、これによって消費電力を抑制している。
日本国公開特許公報「特開2007-206232号公報(2007年8月16日公開)」
 本発明者らは、上記データ転送を低消費電力化するためには、トランスミッタ回路部やレシーバ回路が消費する電流よりも、これらの間に流れる常時電流を抑制することが重要であることに着目した。この理由について図23を参照して説明する。
 図23は、上記データ転送を行う構成を説明するための模式図である。図23において、送信側110はトランスミッタ回路部を内蔵するデバイスであり、受信側120はレシーバ回路を内蔵するデバイスである。両回路の間には2本一組の差動信号線対が複数配線され、各差動信号線対には終端抵抗130が設けられている(図23では代表して一組の差動信号線対を示している)。データ転送時、各差動信号対には常時電流が流れているため、終端抵抗130では電力が多く消費される。ここで終端抵抗はレシーバ回路内に内蔵されている場合もある。
 上記事情によれば、上記データ転送の低消費電力化を図るためには、トランスミッタ回路部の転送速度を低転送レートにして消費電流を抑制するよりも、高転送レートであっても定常電流が流れる差動信号対の数を減らすことが効果的であるといえる。
 特許文献1では、トランスミッタ部をスリープモードにすることによって、定常電流が流れる差動信号対の数を減らすことができる。しかしながら、上記特許文献1では、複数のトランスミッタ部がそれぞれ転送する各データ量に応じて、トランスミッタ部のスリープモードを決定している。この方法は、定常電流が流れる差動信号対の数を積極的かつ弾力的に増減させるには不十分である。
 また、上記特許文献1では、あるトランスミッタ部を低転送モードにするとき、他のトランスミッタ部は通常の転送モードのままであるため、各トランスミッタ部において転送速度が異なることになる。しかしながら、このように転送速度を異ならせるためには、各速度に合わせた周波数のクロックが必要になるため、各トランスミッタ部に対応してクロックレーンを設けなくてはならない。この結果、回路規模の増大をきたし、消費電力が増加してしまう。
 本発明は、上記の問題に鑑みてなされたものであり、その目的は、単純な構成によって消費電力を低減できるデータ転送装置、データ転送方法、表示装置、ホスト側装置、および電子機器を提供することにある。
 本発明に係るデータ転送回路は、上記の課題を解決するために、
 複数のデータレーンのうち少なくともいずれかを使用してデータを転送するデータ転送回路であって、
 ある一定期間に転送すべきデータ量に関連する情報に基づき、上記データを転送するデータレーンの数を決定する決定手段と、
 上記複数のデータレーンのうち、上記決定手段によって決定された数のデータレーンを用いて、上記データを転送する転送手段と、
 上記複数のデータレーンのうち、上記データの転送に用いられないデータレーンを停止させるデータレーン停止手段とを備えていることを特徴としている。
 上記の構成によれば、データ転送回路は、ある一定期間に転送すべきデータ量に応じて、データ転送に用いるデータレーンの数を決定する。そして、決定した数のデータレーンを用いて、データを転送する。また、データ転送に用いないデータレーンは停止させる。すなわち、データの転送に必要な分のデータレーンだけを用い、残りのデータレーンは使わないようにする。そして、使わないデータレーンは停止させることによって、そのデータレーンの動作時に必要な電力を使わないようにする。
 本発明に係るデータ転送回路では、個々のデータレーンをデータ転送に用いるか、または用いないかのいずれかに制御する。すなわち、データレーンごとに転送レートを変動させることはない。転送に用いる場合は通常の転送レートで転送し、用いない場合は転送レートをゼロにする。したがって、データレーンごとに転送レート調整のためのクロックを必要とすることはない。すなわち、回路構成が従来技術に比べて複雑になることはない。
 以上のように、データ転送回路は、単純な構成によって消費電力を低減できる効果を奏する。
 本発明に係るデータ転送方法は、上記の課題を解決するために、
 複数のデータレーンのうち少なくともいずれかを使用してデータを転送するデータ転送方法であって、
 ある一定期間に転送すべきデータ量に関連する情報に基づき、上記データを転送するデータレーンの数を決定する決定工程と、
 上記複数のデータレーンのうち、上記決定手段によって決定された数のデータレーンを用いて、上記データを転送する転送工程と、
 上記複数のデータレーンのうち、上記データの転送に用いられないデータレーンを停止させるデータレーン停止工程とを備えていることを特徴としている。
 上記の構成によれば、本発明に係るデータ転送回路と同様の作用効果を奏する。
 本発明に係る表示装置は、上記の課題を解決するために、
 上述したデータ転送回路であって、上記画像を表すデータをソースドライバに転送するタイミングコントローラであるデータ転送回路と、
 上記休止期間において、上記ソースドライバから上記表示パネルにアナログ電圧を出力する出力回路の能力を低下させる能力低下手段とを備えていることを特徴としている。
 上記の構成によれば、データ転送回路は、画像を表すデータを転送しない休止期間において、データレーンを全て停止するとともに、出力回路の能力を低下させる。これにより、出力回路の消費電力を低下させることができるので、表示装置全体における消費電力をより一層低下させることができる。
 本発明に係るホスト側装置は、上記の課題を解決するために、上記データ転送回路を備えていることを特徴としている。
 上記の構成によれば、画像データの転送レートに応じて、使用するデータレーンの数を切り替えることによって、消費電力の削減が可能なホスト側装置を実現することができる。
 本発明に係る他の電子機器は、上記の課題を解決するために、
 表示装置およびホスト側装置を備えている電子機器であって、
 上記表示装置は、上述したデータ転送回路であって、上記画像を表すデータをソースドライバに転送するタイミングコントローラであるデータ転送回路を備えており、
 上記ホスト側装置は、上述したデータ転送回路であって、上記タイミングコントローラに上記画像を表すデータを転送するグラフィックコントローラであるデータ転送回路を備えていることを特徴としている。
 上記の構成によれば、画像を表すデータを転送しない休止期間において、ソースドライバにデータを転送するためのデータラインと、タイミングコントローラにデータを転送するためのデータラインとを、全て停止する。一方、転送期間においては、ソースドライバにデータを転送するためのデータラインと、タイミングコントローラにデータを転送するためのデータラインとを、いずれも動作させてデータを転送する。これにより、ホスト側装置から送られてきたデータをフレームメモリに書き込む際の周波数と、フレームメモリから画像データを読み出す際の周波数とが、等しくなる。その結果、ホスト側装置から表示装置にデータを転送する際に利用されるクロック信号を、表示装置内においてフレームメモリからデータを読み出す際のクロック信号として利用できる。したがって、新たなクロック信号を生成するための追加のクロック生成回路を必要とせずに済む。
 本発明に係る他の電子機器は、上記の課題を解決するために、
 表示装置および入力装置を備えている電子機器であって、
 上記表示装置は、上述したデータ転送回路であって、上記画像を表すデータをソースドライバに転送するタイミングコントローラであるデータ転送回路を備えており、
 上記入力装置は、タッチパネルと、上記転送期間に当該タッチパネルをセンシングせず、かつ上記休止期間に当該タッチパネルをセンシングするセンシング手段とを備えていることを特徴としている。
 上記の構成によれば、電子機器は、転送期間においてタッチパネルをセンシングする一方、休止期間においてはタッチパネルをセンシングしない。すなわち、画像を表すデータを転送するタイミングを避けて、タッチパネルをセンシングする。したがって、タッチパネルのセンシング時にデータ転送に起因するノイズの混入を避けられるので、センシング精度を高めることができる。
 本発明に係る表示装置は、上記の課題を解決するために、上記データ転送回路を備えていることを特徴としている。
 上記の構成によれば、画像データの転送レートに応じて、使用するデータレーンの数を切り替えることによって、消費電力の削減が可能な表示装置を実現することができる。
 本発明に係るデータ転送回路は、単純な構成によって消費電力を削減できる効果を奏する。
本発明の第1の実施形態に係る表示装置におけるデータ転送に係る構成を示す回路図である。 本発明の第1の実施形態に係る表示装置の概略的な構成を示す図である。 図2に示す表示装置におけるシリアル信号伝送線の動作/非動作を説明するための図である。 図2に示す表示装置におけるシリアル信号伝送線の動作/非動作を説明するための図である。 図2に示す表示装置におけるシリアル信号伝送線の動作/非動作を説明するための図である。 図2に示す表示装置におけるシリアル信号伝送線の動作/非動作を説明するための図である。 図2に示す表示装置におけるデータ転送のためのタイミングチャートを示す図である。 図2に示す表示装置における転送データの並べ替えを説明するための図である。 図2に示す表示装置における転送データの並べ替えを説明するための図である。 図2に示す表示装置における並べ替え前の転送データを示す図である。 図2に示す表示装置における並べ替え後の転送データの一例を示す図である。 本発明の第2の実施形態に係る表示装置が通常駆動モードである場合のタイミングチャートを示す図である。 本発明の第2の実施形態に係る表示装置が低電力モードである場合のタイミングチャートを示す図である。 本発明の第2の実施形態に係る表示装置における高速転送期間中のシリアル信号伝送線の動作/非動作を説明するための図である。 本発明の第2の実施形態に係る表示装置における低速期間中のシリアル信号伝送線の動作/非動作を説明するための図である。 本発明の第2の実施形態に係る表示装置が低電力モードである場合の他のタイミングチャートを示す図である。 本発明の第3の実施形態に係る表示システムにおけるシリアル信号伝送線の動作/非動作を説明するための図である。 本発明の第3の実施形態に係る表示システムにおけるシリアル信号伝送線の動作/非動作を説明するための図である。 本発明の第4の実施形態に係る表示システムにおけるシリアル信号伝送線の動作/非動作を説明するための図である。 本発明の第5の実施形態に係る電子機器の構成を示すブロック図である。 本発明の第5の実施形態に係る電子機器が通常駆動モードである場合のタイミングチャートを示す図である。 本発明の第5の実施形態に係る電子機器が低電力モードである場合のタイミングチャートを示す図である。 データ転送を行う構成を説明するための模式図である。
〔実施形態1〕
 本発明の第1の実施形態について図1~図11に基づいて説明すると以下の通りである。
 まず、本実施形態に係る表示装置10の構成について、図2を参照して説明する。図2は、本実施形態に係る表示装置10の構成を概略的に示す図である。なお、本実施形態において、表示装置10は液晶表示装置であるが、本発明はこれに特に限られない。
 図2に示すように、表示装置10は、コントロール基板1、フレキシブルプリント回路(FPC)基板2、表示パネル3を備えている。コントロール基板1は、入力コネクタ4、タイミングコントローラ5(データ転送回路)、および電源IC6を備えており、表示パネル3は、ソースドライバ7a~7b、ゲートドライバ8、および表示領域9を備えている。コントロール基板1と表示パネル3とはFPC2を介して接続されている。
 コントロール基板1において、入力コネクタ4は、ホスト(外部)から入力された表示データの入力を受け付け、タイミングコントローラ5へ出力する。
 タイミングコントローラ5は、入力コネクタ4から入力された表示データをソースドライバ7a~7cへ転送し、また、ソースドライバ7a~7cおよびゲートドライバ8を制御することにより表示領域9中の表示素子を走査・駆動するタイミングを規定している。また、タイミングコントローラ5は、後述にて詳細を説明するトランスミッタ回路部およびレーン数設定信号送信部(図示しない)を備えている。電源IC6は、タイミングコントローラ5やソースドライバ7a~7c、ゲートドライバ8を駆動するために必要な電源を生成している。
 表示パネル3は、一般的な解像度(1024RGB×768)を有する表示パネルと同様に3個のソースドライバ7a~7cを有する。表示パネル3において、各ソースドライバ7a~7cには複数のソースバスラインが接続され、ゲートドライバ8には複数のゲートバスラインが接続されている。表示領域9には、ソースバスラインとゲートバスラインとの交点に対応して、画素がマトリクス状に配置されている。ゲートドライバ8は、ゲートバスラインに走査信号を順次供給して行毎に画素を選択し、各ソースドライバ7a~7cは、選択された各画素に対し、ソースバスラインを介してデータ信号を書き込む。また、各ソースドライバ7a~7cは、後述にて詳細を説明するレシーバ回路部(図示しない)を備えている。
 本実施形態において、タイミングコントローラ5と各ソースドライバ7a~7cとの間におけるデータ転送は、コントロール基板1に形成された配線群及びFPC2に形成された配線パターンからなる信号伝送線により行なわれる。これらの信号伝送線は、2本一組で高速シリアル転送用の差動信号線対を構成しているものとする。
 図3は、タイミングコントローラ5と各ソースドライバ7a~7cとの間における差動信号線対を示す図である。図3に示すように、本実施形態では、タイミングコントローラ5と各ソースドライバ7a~7cとの間に、4組の表示データ転送用の差動信号線対(データレーン)11~14、21~24、31~34、および1組のクロック用の差動信号線対(クロックレーン)15、25、35がそれぞれ配線されている。なお、図3では、一対の信号伝送線路(データレーン、クロックレーン)を1本の矢印で示している。
 また、図示していないが、タイミングコントローラ5と各ソースドライバ7a~7cとの間には、レーン数制御信号線(LANECTRL信号線)がそれぞれ配線されている。
 (データレーンの動作切り替え)
 本実施形態に係る表示装置10による画像表示中、各ソースドライバ7a~7cに対するデータレーン11~14、21~24、31~34は、ソースドライバ7a~7cに転送される一定期間あたりの表示データ量の増減に応じて、動作/非動作が制御される。
 以下に、データレーン11~14、21~24、31~34の動作切り替え方法について、図3~6を参照して説明する。
 なお、図4~図6は、図3と同様、タイミングコントローラ5と各ソースドライバ7a~7cとの間における差動信号線対を示す図である。図4~図6では、一対の信号伝送線路(データレーン、クロックレーン)を1本の矢印で示しており、そのうち、データ転送を行っているデータレーンを実線の矢印で示し、データ転送を停止しているデータレーンを点線の矢印で示している。
 また、以下の説明では、データレーンがデータ転送を行っている状態を動作状態と称し、データ転送を停止している状態を非動作状態と称する。
 (階調数に基づく制御)
 本実施形態に係る表示装置10は、画質(階調数)優先モードから電力優先モードへの切り替えや、カラー画像表示モードからテキストモード(モノクロモード)への切り替えが可能であるとする。このような切り替えが行われた時、タイミングコントローラ5から各ソースドライバ7a~7cへ転送される表示データは、その一定期間あたりのデータ量が減少する。
 たとえば、表示装置10は、画質(階調数)優先モードまたはカラー画像表示モードのとき、各階調を8bit表示するとする。このとき、表示装置10では、図3に示すように、各ソースドライバ7a~7cに対して、4つ全てのデータレーン11~14、21~24、31~34が動作状態となってデータ転送を行う。
 ここで、表示装置10が画質優先モードから電力優先モードに切り替えられた場合、タイミングコントローラ5には、そのことを表す情報が入力される。具体的には、表示される画像の階調数(ここでは6bit)を表す情報が入力される。この情報は、たとえばホスト側装置から表示装置10に与えられる。レーン数設定信号送信部は、この情報に基づき、データ転送に用いるデータレーンの本数を決定する。具体的には、画像の階調数が減少したと判定するので、現在の使用数(4つ)よりも少ない数(3つ)に決定する。そして、決定した本数を表すLANECTRL信号を生成して、ソースドライバ7a~7cに出力する。
 タイミングコントローラ5およびソースドライバ7a~7cは、このLANECTRL信号に基づき、データレーン11~14、21~24、31~34の動作/非動作を制御する。具体的には、図4に示すように、各ソースドライバ7a~7cに対して、3つのデータレーン11~13、21~23、31~33が動作してデータ転送を行い、1つのデータレーン14、24、34は非動作状態になりデータ転送を停止する。これにより、消費電力を低減できる。
 表示装置10が再び画質(階調数)優先モードまたはカラー画像表示モードに切り替えられた場合、タイミングコントローラ5には、そのことを表す情報が入力される。具体的には、表示される画像の色数(ここでは8bit)を表す情報が入力される。この情報は、たとえばホスト側装置から表示装置10に与えられる。レーン数設定信号送信部は、この情報に基づき、データ転送に用いるデータレーンの本数を決定する。具体的には、現在の使用数(3つ)よりも多い数(4つ)に決定する。そして、決定した本数を表すLANECTRL信号を生成して、ソースドライバ7a~7cに出力する。タイミングコントローラ5およびソースドライバ7a~7cは、このLANECTRL信号に基づき、データレーン11~14、21~24、31~34が再び図3に示す状態になるように制御する。結果、転送すべきデータ量が増加しても、問題なく転送できる。
 (カラー表示またはモノクロ表示に基づく制御)
 表示装置10がカラー表示モードからモノクロ表示モードに切り替えられた場合、タイミングコントローラ5には、そのことを表す情報が入力される。具体的には、表示される画像の色数(ここでは1bit)を表す情報が入力される。この情報は、たとえばホスト側装置から表示装置10に与えられる。レーン数設定信号送信部は、この情報に基づき、データ転送に用いるデータレーンの本数を決定する。具体的には、画像表示がカラーからモノクロに変更したと判定するので、現在の使用数(4つ)よりも少ない数(1つ)に決定する。そして、決定した本数を表すLANECTRL信号を生成して、ソースドライバ7a~7cに出力する。
 タイミングコントローラ5およびソースドライバ7a~7cは、このLANECTRL信号に基づき、データレーン11~14、21~24、31~34の動作/非動作を制御する。具体的には、図5に示すように、各ソースドライバ7a~7cに対して、1つのデータレーン12、22、32が動作してデータ転送を行い、3つのデータレーン11、13、14;21、23、24;31、33、34は非動作状態になりデータ転送を停止するようにする。これにより、消費電力を低減できる。
 表示装置10が再びカラー画像表示モードに切り替えられた場合、タイミングコントローラ5には、そのことを表す情報が入力される。具体的には、表示される画像の色数(ここでは8bit)を表す情報が入力される。この情報は、たとえばホスト側装置から表示装置10に与えられる。レーン数設定信号送信部は、この情報に基づき、データ転送に用いるデータレーンの本数を決定する。具体的には、画像表示がモノクロからカラーに変更したと判定するので、現在の使用数(1つ)よりも多い数(4つ)に決定する。そして、決定した本数を表すLANECTRL信号を生成して、ソースドライバ7a~7cに出力する。タイミングコントローラ5およびソースドライバ7a~7cは、このLANECTRL信号に基づき、データレーン11~14、21~24、31~34が再び図3に示す状態になるように制御する。その結果、転送すべきデータ量が増加したとしても、問題なく転送できる。
 (リフレッシュ周波数に基づく制御)
 本実施形態に係る表示装置10は、動画視認性を向上させるためや、2D表示から3D表示に切り替えるため、また、フィードシーケンシャル駆動を行うため等の目的のために、表示パネルのリフレッシュ周波数を上げることが可能であるとする。なお、2D表示から3D表示に切り替える際には、右目用と左目用の映像データが必要であるため、リフレッシュ周波数を2倍に切り替えることを行う。また、フィードシーケンシャル駆動は、3色LEDを用いて、RGB各色用のサブフィールド3枚により1枚の画像を表示する方法であり、リフレッシュ周波数を3倍に切り替えることを行う。
 上述のように、表示パネルのリフレッシュ周波数を上げた場合、タイミングコントローラ5から各ソースドライバ7a~7cへ転送される表示データは、その一定期間あたりのデータ量が増加する。
 たとえば、表示装置10は、2Dモードのとき、そのリフレッシュ周波数が60Hzであるとする。このとき、表示装置10では、図6に示すように、各ソースドライバ7a~7cに対して、2つのデータレーン12、13;22,23;32、33が動作状態となってデータ転送を行い、2つのデータレーン11、14;21、24;31、34は非動作状態となってデータ転送を停止している。
 ここで、表示装置10が3Dモードに切り替えられ、タイミングコントローラ5には、そのことを表す情報が入力される。具体的には、表示される画像のリフレッシュ周波数(120Hz)を表す情報が入力される。この情報は、たとえばホスト側装置から表示装置10に与えられる。レーン数設定信号送信部は、この情報に基づき、データ転送に用いるデータレーンの本数を決定する。具体的には、現在の使用数(2つ)よりも多い数(4つ)に決定する。そして、決定した本数を表すLANECTRL信号を生成して、ソースドライバ7a~7cに出力する。タイミングコントローラ5およびソースドライバ7a~7cは、このLANECTRL信号に基づき、データレーン11~14、21~24、31~34の動作/非動作を制御する。具体的には、図3に示すように、各ソースドライバ7a~7cに対して、全てのデータレーン11~14、21~24、31~34が動作状態になってデータ転送を行うように制御する。その結果、転送すべきデータ量が増加したとしても、問題なく転送できる。
 表示装置10が再び2Dモードに切り替えられた場合、タイミングコントローラ5には、そのことを表す情報が入力される。具体的には、表示される画像のリフレッシュ周波数(60Hz)を表す情報が入力される。この情報は、たとえばホスト側装置から表示装置10に与えられる。レーン数設定信号送信部は、この情報に基づき、データ転送に用いるデータレーンの本数を決定する。具体的には、現在の使用数(4つ)よりも少ない数(2つ)に決定する。そして、決定した本数を表すLANECTRL信号を生成して、ソースドライバ7a~7cに出力する。タイミングコントローラ5およびソースドライバ7a~7cは、このLANECTRL信号に基づき、データレーン11~14、21~24、31~34を再び図6に示す状態になるように制御する。これにより、消費電力を低減できる。
 タイミングコントローラ5は、リフレッシュ周波数の増加比率に応じて、1つのソースドライバあたりのデータ転送に用いるデータレーンの数を増やすことが望ましい。たとえば、リフレッシュ周波数を2倍に増やす場合は、データ転送に用いるデータレーン数を2倍にする。また、リフレッシュ周波数を3倍に増やす場合には、データ転送に用いるデータレーンの数を3倍にする。これらの工夫によって、データレーンを効率的に利用できる。
 (停止データレーンの位置)
 上述の制御パターンにおいて、データレーンのデータ転送動作を停止させる際、クロックレーンの近くに配置されているデータレーンよりも、遠くに配置されているデータレーンを優先的に停止させることが好ましい。たとえば、図4~図6に示すように、ソースドライバ7aに対する4組のデータレーン11~14のうち、1~3組の動作を停止させるのであれば、クロックレーン15に近いデータレーン12、13よりも、クロックレーン15から遠いデータレーン11、14の動作を優先的に停止させることが好ましい。
 クロックレーン15と近い位置に配置されたデータレーン12、13は、クロックレーン15と等長配線がしやすいため、位相ずれによるデータの取りこぼしを回避しやすい。よって、クロックレーン15と近い位置に配置されたデータレーン12、13を優先的に動作させるようにすれば、仮にデータレーンを停止させた状態において転送レートが増大したとしても、クロックレーンと動作中のデータレーンとの間の位相を合わせやすくなる。
 (タイミングチャートの一例)
 図7は、表示装置10が画質(階調数または色数)優先モードと電力優先モード、すなわち通常駆動と低電力駆動とを切り替えて動作する場合のタイミングチャートの一例を示す図である。
 図7に示すように、LANECTRL信号は、ソースドライバ7a~7cに転送される一定期間あたりのデータ量が増加したときにHighレベルに、減少したときにLowレベルに遷移する。図7に示す例において、表示装置10は、LANECTRL信号がHighレベルのときに4ペア、Lowレベルのときに2ペアのデータレーンが動作するように設定されている。データ転送動作を行うデータレーンの数は、LANECTRL信号がHighレベルからLowレベルに遷移した後、またはLowレベルからHighレベルに遷移した後であって、最初のフレームが切り替わるタイミングで変化する。
 したがって、本実施形態では、レーン数設定信号送信部が、一定期間あたりのデータ量の増減に応じてHighまたはLowのLANECTRL信号を出力することによって、表示装置10はその駆動状態に応じて最適なレーン数を設定することができる。なお、HighまたはLowのLANECTRL信号によって何ペアのデータレーンを動作状態にするかは、表示装置10がどのようなモードの切り替えを行うかに応じて適宜設定可能である。すなわち、表示装置10の駆動状態に応じて、動作状態のデータレーン数を最適な数に設定することができる。
 (データ転送のための構成)
 本実施形態では、シリアルバスの差動信号線を電流駆動あるいは電圧駆動することにより、タイミングコントローラ5とソースドライバ7a~7cとの間でデータ転送が実現される。以下に、上記のデータ転送のための構成について、図1を参照して説明する。図1は、タイミングコントローラ5が含むトランスミッタ回路部50、およびソースドライバ7aが含むレシーバ回路部70をそれぞれ示す回路図である。
 なお、以下では、説明の便宜上、ソースドライバ7aとこれに対応するトランスミッタ回路部50とを例示的に用いて説明しているが、ソースドライバ7b、7cとこれらにそれぞれ対応するトランスミッタ回路部についても同様の説明を適用できる。
 図1に示すように、タイミングコントローラ5のトランスミッタ回路部50は、トランスミッタ側レーン数制御回路52、パラレル-シリアル変換部53、トランスミッタ側スイッチ(SW)制御回路54、トランスミッタ側PLL回路部55、複数の(図1では3つの)データ用トランスミッタ回路56、クロック用トランスミッタ回路57、及びこれらの回路を駆動する電源VDIF51を備えている。
 トランスミッタ側レーン数制御回路52は、レーン数設定信号送信部(図示しない)から入力されたLANECTRL信号(次のフレームから何レーンで転送を行うかを決定する信号)に基づいて、パラレル‐シリアル変換部53に対して変換プロトコルを指定する情報を送信し、トランスミッタ側PLL回路部55に対して動作/非動作や周波数を制御する信号を送信し、また、トランスミッタ側SW制御回路54に対して転送に使用するレーンおよび転送に使用しないレーンの情報を送信する。さらに、トランスミッタ側レーン数制御回路52は、レーン数設定信号送信部(図示しない)から入力されたLANECTRL信号を、ソースドライバ7aに対して送信する。
 パラレル-シリアル変換部53は、トランスミッタ側レーン数制御回路52から入力された変換プロトコル指定情報に基づいて、ホストから入力されたパラレルデータをシリアルデータに変換し、データ用トランスミッタ回路56にシリアルデータを送信する。
 トランスミッタ側SW制御回路54は、トランスミッタ側レーン数制御回路52から入力された情報に基づいて、クロック用トランスミッタ回路57への電源供給SW(SW_tx1)、トランスミッタ側PLL回路部55への電源供給SW(SW_tx2)、各データ用トランスミッタ回路56への電源供給SW(SW_tx3~SW_tx5)、および、パラレル-シリアル変換部53への電源供給SW(SW_tx6)を制御する。これによって、動作状態のデータレーンに対応するデータ用トランスミッタ回路56へ電源を供給し、かつ、非動作状態のデータレーンに対応するデータ用トランスミッタ回路56への電源が供給されないようにすることができる。
 トランスミッタ側PLL回路部55は、ホストから入力されたクロック信号に基づいて、データ用トランスミッタ回路56およびクロック用トランスミッタ回路57にクロック信号を出力する。また、トランスミッタ側PLL回路部55は、トランスミッタ側レーン数制御回路52から入力された制御信号によって、その動作/非動作や周波数を制御される。
 データ用トランスミッタ回路56およびクロック用トランスミッタ回路57は、トランスミッタ側PLL回路部55から出力されるクロック信号に基づいて、差動データ信号や差動クロック信号の周波数を出力する。なお、データ用トランスミッタ回路56から出力される差動データ信号の振幅は、電源VDIF51から出力される駆動電圧により規定される。
 また、図1に示すように、ソースドライバ7aのレシーバ回路部70は、レシーバ側レーン数制御回路72、パラレル-シリアル変換部73、レシーバ側スイッチ(SW)制御回路74、レシーバ側PLL回路部75、複数の(図1では3つの)データ用レシーバ回路76、クロック用レシーバ回路77、及びこれらの回路を駆動するための電源VDIF71を備えている。
 レシーバ側レーン数制御回路72は、トランスミッタ側レーン数制御回路52から入力されたLANECTRL信号に基づいて、パラレル-シリアル変換部73に対して、変換プロトコルを指定する情報を送信するとともに、レシーバ側PLL回路部75に対してその動作/非動作や周波数の制御を行う制御信号を送信し、また、レシーバ側SW制御回路74に対して転送に使用するレーンおよび転送に使用しないレーンの情報を送信する。なお、LANECTRL信号は、トランスミッタ側レーン数制御回路52から入力されてもよいが、図1中の点線に示すように、タイミングコントローラ5のレーン数設定信号送信部(図示しない)から直接入力されても良い。
 データ用レシーバ回路76は、データ用トランスミッタ回路56から出力された差動データ信号を受信して差動増幅を行い、得られたデータ信号をパラレル-シリアル変換部73に出力する。また、クロック用レシーバ回路77は、クロック用トランスミッタ回路57から出力された差動クロック信号を受信して差動増幅を行い、得られたクロック信号をレシーバ側PLL回路部75に出力する。
 パラレル-シリアル変換部73は、レシーバ側レーン数制御回路72から入力された変換プロトコル指定情報に基づいて、データ用レシーバ回路76から入力されたシリアルデータをパラレルデータに変換し、後段の回路ブロックにパラレルデータを送信する。
 レシーバ側SW制御回路74は、レシーバ側レーン数制御回路72から受信した情報に基づいて、クロック用レシーバ回路77への電源供給SW(SW_rx1)、レシーバ側PLL回路部75への電源供給SW(SW_rx2)、各データ用レシーバ回路76への電源供給SW(SW_rx3~SW_rx5)、および、パラレル-シリアル変換部73への電源供給SW(SW_rx6)を制御する。これによって、動作状態のデータレーンに対応するデータ用レシーバ回路76へ電源を供給し、かつ、非動作状態のデータレーンに対応するデータ用レシーバ回路76への電源が供給されないようにする。
 また、図1に示すように、上記データ転送を実現するために、トランスミッタ側レーン数制御回路52とレシーバ側レーン数制御回路72との間には、レーン数制御信号線16が配線されている。また、各データ用レシーバ回路76と各データ用トランスミッタ回路56との間には、一対の信号伝送線であるデータレーン11~13が配線され、クロック用トランスミッタ回路57とクロック用レシーバ回路77との間には一対の信号伝送線路であるクロックレーン15が配線されている。なお、図1では、データレーン14に対応する構成を省略して示しているが、データレーン11~13に対応する構成と同様の構成を適用すればよい。
 (動作方法)
 以下に、ソースドライバ7aについて、動作状態のデータレーンの数を4ペア(データレーン11~14)から3ペア(データレーン12~14)に切り替える場合を例として、その制御フローを説明する。
 まず、タイミングコントローラ5において、レーン数設定信号送信部が、ホストから入力される画像データ(パラレルデータ)について一定期間あたりのデータ量の増減を検出し、データ量に応じたLowまたはHighのLANECTRL信号を出力する。レーン数設定信号送信部から出力されたLANECTRL信号は、トランスミッタ回路部50におけるトランスミッタ側レーン数制御回路52に入力される。
 トランスミッタ側レーン数制御回路52は、入力されたLANECTRL信号に応じて、パラレル‐シリアル変換部53に対して3ペア用の変換プロトコルを指定する情報を送信する。同時に、トランスミッタ側レーン数制御回路52は、トランスミッタ側SW制御回路54に対して、1つのデータレーンに対して電圧が供給されないようにするための情報を送信する。
 パラレル‐シリアル変換部53は、次のフレームから、3ペア用の変換プロトコルに基づいて、ホストから入力されたパラレルデータをシリアルデータに並び替え、データ用トランスミッタ回路56にシリアルデータを送信する。なお、データの並び替えが周波数を変更する必要は無い場合、トランスミッタ側PLL回路部55に対して特別な制御は行われない。
 また、トランスミッタ側レーン数制御回路52は、さらに、レシーバ側レーン数制御回路72に対してLANECTRL信号を送信する。
 次に、各ソースドライバ7a~7cにおいて、レシーバ側レーン数制御回路72は、入力されたLANECTRL信号に基づいて、パラレル-シリアル変換部73に対して、3ペア用の変換プロトコルを指定する情報を送信する。同時に、レシーバ側レーン数制御回路72は、レシーバ側SW制御回路74に対して、1つのデータレーン(データレーン11)を非動作状態にする旨の情報を送信する。
 パラレル-シリアル変換部73は、次のフレームから、3ペア用の変換プロトコルに基づいて、データ用レシーバ回路76から入力されたシリアルデータをパラレルデータに並び替え、後段の回路ブロックにパラレルデータを送信する。なお、データの並び替えが周波数を変更する必要は無い場合、レシーバ側PLL回路部75に対して特別な制御は行われない。
 その後、タイミングコントローラ5では、トランスミッタ側SW制御回路54が、入力された情報に基づいて、スイッチSW_tx5をOFFし、データレーン11に対応するデータ用トランスミッタ回路56への電源供給を停止させる。同様に、ソースドライバ7aでは、レシーバ側SW制御回路74が、入力された情報に基づいて、スイッチSW_rx5をOFFし、データレーン11に対応するデータ用トランスミッタ回路56への電源供給を停止させる。これによって、データ転送動作を行うデータレーンの数が4ペアから3ペアに変化する。
 以上の動作によれば、動作状態のデータレーンには定常電流が流れ、一方、非動作状態のデータレーンに定常電流が流れないようにすることができる。これによって、低消費電力化を図ることができる。
 (データの並べ替え)
 次に、タイミングコントローラ5におけるパラレル‐シリアル変換部53のデータ並べ替えについて、図8~図11を参照して説明する。
 なお、以下の説明では、表示パネル3における画素はRGBのサブ画素を含んでおり、横方向の解像度が1024画素、縦方向の解像度が768行であるとする。また、説明の便宜上、3つのソースドライバ7a~7cのうち、2つのソースドライバ7a、7bを例示的に用いて説明するが、ソースドライバ7cについても同様の説明を適用できる。
 図8および図9は、各ソースドライバ7a、7bに接続するデータレーン11~14、21~24を示す図である。図10および図11は、各ソースドライバ7a、7bに対してデータレーン11~14、21~24を介して転送される画像データを時系列に沿って示した模式図である。ここで、図8および図10は、通常時(8bit階調表示時)を示しており、図9及び図11は、動作を行うデータレーン数が減少している時(6bit階調表示時)を示している。
 8bit階調表示時には、図8及び図10に示すように、各ソースドライバ7a、7bに割り当てられた表示領域に対する画像データは8bitで一まとめにされ、4組のデータレーン11~14、21~24を使用して転送されている。
 一方、6bit階調表示時には、図9及び図11に示すように、各ソースドライバ7a、7bに割り当てられた表示領域に対する画像データが6bitで一まとめに並べ替えられ、3組のデータレーン11~13、21~23を使用して転送されている。図11に示す例では、クロック周波数を変更する必要もない。
 なお、図10および図11に示すデータ並べ替えの例はあくまで一例であって、これに限定されない。パラレル‐シリアル変換部53は、動作させるデータレーンの数に応じて適宜データを並べ替えることができる。
 (まとめ)
 上述したように、タイミングコントローラ5は、ある一定期間に転送すべきデータ量(より正確には、デーア量に関連する情報)に応じて、データ転送に用いるデータレーンの数を決定する。そして、決定した数のデータレーンを用いて、データを転送する。また、データ転送に用いないデータベアは停止させる。すなわち、データの転送に必要な分のデータレーンだけを用い、残りのデータレーンは使わないようにする。そして、使わないデータレーンは停止させることによって、そのデータレーンの動作時に必要な電力を使わないようにする。
 タイミングコントローラ5では、個々のデータレーンをデータ転送に用いるか、または用いないかのいずれかに制御する。すなわち、データレーンごとに転送レートを変動させることはない。転送に用いる場合は通常の転送レートで転送し、用いない場合は転送レートをゼロにする。したがって、データレーンごとに転送レート調整のためのクロックを必要とすることはない。すなわち、回路構成が従来技術に比べて複雑になることはない。
 以上のように、タイミングコントローラ5は、単純な構成によって消費電力を低減できる効果を奏する。
 (その他)
 本明細書において上述した「一定期間」とは、適宜設定可能な期間であり特に限定されない。
 また、上述の説明では、各ソースドライバ7a~7cに接続されるデータレーンが全て同様に制御されるものとしているが、ソースドライバ7a~7c毎にそれぞれ別個に制御されてもよい。たとえば、表示装置10が表示領域9の一部に動画を表示し、他の一部に静止画を表示する場合、各ソースドライバ7a~7cが担当する表示領域9の部分の画像データ量は大きく異なる。この場合、タイミングコントローラ5は、ソースドライバ7a~7cの各々に送信すべきデータ量に応じて、ソースドライバ7a~7c毎に、データレーンの動作/非動作をそれぞれ制御してもよい。
 また、本実施形態では、表示パネル3は一般的な解像度(1024RGB×768)を有する表示パネルと同様に、3個のソースドライバ7a~7cを有しているが、ソースドライバの数に限定はない。
 〔実施形態2〕
 本発明の第2の実施形態について、図12~図16に基づいて説明すると以下の通りである。
 上述した実施形態1に対する本実施形態の主な相違点は、低電力駆動モードにおいて、1垂直期間が画像データをソースドライバ7a~7cに転送する高速転送期間と転送しない休止期間に分けられている点にある。したがって、以下では上記相違点を中心に説明する。なお、実施形態1における構成要素と対応する機能を有する構成要素には、同一符号を用いることとする。
 図12は、通常駆動モードにおけるタイミングチャートを示す図であり、図13は、低電力駆動モードにおけるタイミングチャートを示す図である。
 図12および図13に示すように、データ用トランスミッタ回路56は、トランスミッタ側PLL回路部55から出力されるクロック信号に基づいて、映像信号を出力する。図13に示す低電力モードでは、図12に示す通常モードと比べて、1垂直期間内における水平同期信号の周期が短くなっている。このため、低電力モードでは、1垂直期間が、画像データをソースドライバ7a~7cに転送する高速転送期間と、画像データを転送しない休止期間とに分けられる。
 タイミングコントローラ5には、これらの高速転送期間と休止期間とを特定する情報が入力される。この情報は、たとえばホスト側装置から表示装置10に与えられる。レーン数設定信号送信部は、この情報に基づき、データ転送に用いるデータレーンの本数を決定する。具体的には、高速転送期間に使用する数を、データレーンの全ての数(4つ)に決定する。そして、決定した本数を表すLANECTRL信号を生成して、ソースドライバ7a~7cに出力する。タイミングコントローラ5およびソースドライバ7a~7cは、このLANECTRL信号に基づき、各ソースドライバ7a~7cに対して全てのデータレーン11~14、21~24、31~34が動作状態になるよう制御する(図13参照)。
 一方、休止期間には、タイミングコントローラ5が、休止期間に使用するデータレーンの数を、ゼロに決定する。そして、決定した本数を表すLANECTRL信号を生成して、ソースドライバ7a~7cに出力する。タイミングコントローラ5およびソースドライバ7a~7cは、このLANECTRL信号に基づき、データレーン11~14、21~24、31~34が非動作状態になるよう制御する(図15参照)。また、タイミングコントローラ5およびソースドライバ7a~7cは、上記制御と共に、クロックレーン15、25、35が非動作状態になるよう制御する。
 (停止期間の他の例)
 低電力モードにおいては、各1垂直期間が画像データをソースドライバ7a~7cに転送する転送期間であるか、または、転送しない休止期間であるようにしてもよい。この例を図16に示す。図16は、低電力モードにおける他のタイミングチャートを示す図である。
 図16に示すように、データ用トランスミッタ回路56は、トランスミッタ側PLL回路部55から出力されるクロック信号に基づいて、映像信号を出力する。図16に示す低電力モードでは、図12に示す通常モードとは異なり、データを全ての1垂直期間において転送するのではなく、1つ置きの1垂直期間である各転送期間において転送する。一方、転送期間と転送期間の間にある各休止期間においては、データを転送しない。また、休止期間には全てのデータレーン11~14を非動作にすることによって、消費電力を低減する。
 なお、転送期間と休止期間は、1垂直期間ごとに入れ替わる例に限らない。たとえば、1つの転送期間と2つの休止期間とが交互に繰り返されるような構成であってもよい。
 本実施形態における制御方法によれば、表示装置10に通常駆動モードと低電力駆動モードを設定し、駆動モードに応じて、動作状態のデータレーン数を最適な数に設定することができる。これによって、表示装置10の低電力化を好適に図ることができる。
 また、本実施形態の動作方法を行う場合、以下の2通りの方法が考えられる。
 (1)ホストがタイミングコントローラ5に対して出力する映像信号のタイミングについても、1垂直期間が高速転送期間と休止期間とに分けられるようなものにする。
 (2)ホストはタイミングコントローラ5に対して通常のタイミングで映像信号を出力し、その画像データをコントロール基板1におけるフレームメモリ17に一旦格納する。タイミングコントローラ5は、フレームメモリ17に格納されたデータを高速に読み出し、各ソースドライバ7a~7cに対して高速に転送する。
 (出力回路の制御)
 本実施形態の表示装置10、上述した休止期間において、各ソースドライバ7a~7bから表示パネル3にアナログ電圧を出力する出力回路の能力を低下させる能力低下部(図示しない)をさらに備えていてもよい。この構成によれば、表示装置10は、休止期間において、データレーンを全て停止するとともに、出力回路の能力を低下させる。これにより、出力回路の消費電力を低下させることができるので、表示装置10全体における消費電力をより一層低下させることができる。
 〔実施形態3〕
 本発明の第3の実施形態について、図17および図18に基づいて説明すると以下の通りである。説明の便宜上、実施形態1における構成要素と対応する機能を有する構成要素には同一符号を用い、その説明を省略する場合がある。
 まず、本実施形態に係る表示システム100の構成について、図17を参照して簡単に説明する。図17は、本実施形態に係る表示システム100の構成を概略的に示す平面図である。
 図17に示すように、本実施形態に係る表示システム100は、表示装置10と、これに接続されたホスト側装置90とを備え、いわゆる電子機器として実現される。上述の実施形態1又は2に記載の構成と同様の構成を有するため、その説明を省略する。ホスト側装置90は、コントロール基板91、CPU92、及びグラフィックコントローラ93を備えている。表示装置10とホスト側装置90とはケーブル80を介して接続されている。ケーブル80はFFCケーブルであってもよいし、細線同軸ケーブルであってもよい。
 ホスト側装置90は、ケーブル80を介して表示装置10に画像データを転送するものである。具体的には、ホスト側装置90のグラフィックコントローラ93が、表示装置10のタイミングコントローラ5に対して表示データを転送する。このデータ転送は、コントロール基板1、91に形成された配線群及びケーブル80に形成された配線パターンからなる信号伝送線により行われる。これらの信号伝送線は、2本一組で高速シリアル転送用の差動信号線対を構成しているものとする。
 図17に示すように、本実施形態では、グラフィックコントローラ93とタイミングコントローラ5との間に、4組の表示データ転送用の差動信号線対(データレーン)81~84、および1組のクロック用の差動信号線対(クロックレーン)85が配線されている。また、図示していないが、グラフィックコントローラ93とタイミングコントローラ5には、レーン数制御信号線(LANECTRL信号線)が配線されている。なお、図17では、一対の信号伝送線路(データレーン、クロックレーン)を1本の矢印で示している。
 (データレーンの動作切り替え)
 本実施形態では、上記画像データの転送中、データレーン81~84は、タイミングコントローラ5に転送される一定期間あたりの表示データ量の増減に応じて、その動作/非動作が制御される。以下に、データレーン81~84の動作切り替え方法について、図17及び図18を参照して説明する。
 なお、図18は、グラフィックコントローラ93とタイミングコントローラ5との間におけるデータレーン81~84およびクロックレーン85を示す図である。図18では、一対の信号伝送線路であるデータレーン81~84およびクロックレーン85を1本の矢印で示しており、そのうち、データ転送を行っているデータレーンを実線の矢印で示し、データ転送を停止しているデータレーンを点線の矢印で示している。
 本実施形態に係るホスト側装置90は、RGB各階調8bitの画像データを転送する機能と、RGB各階調6bitの画像データを転送する機能とを有している。これらの機能が切り替えられた時、グラフィックコントローラ93からタイミングコントローラ5へ転送される表示データは、その一定期間あたりのデータ量が増減する。
 たとえば、ホスト側装置90がRGB各階調8bitの画像データを転送しているとき、図17に示すように、タイミングコントローラ5に対して、4つ全てのデータレーン81~84が動作状態となってデータ転送を行う。
 ここで、ホスト側装置90がRGB各階調6bitの画像データを転送するように切り替わった場合、グラフィックコントローラ93には、そのことを示す情報が入力される。具体的には、転送されるデータのビット数(6bit)を表す情報が入力される。この情報は、ホスト側装置90において生成される。たとえば、ユーザが画像の階調数を6ビットに変更した場合、または、6ビットの画像データを扱うアプリケーションが実行された場合に、この情報が生成され、グラフィックコントローラ93に与えられる。グラフィックコントローラ93内のレーン数設定信号送信部(図示せず)は、この情報に基づき、データ転送に用いるデータレーンの本数を決定する。具体的には、画像データのビット数が減少したと判定するので、現在の使用数(4つ)よりも少ない数(3つ)に決定する。そして、決定した本数を表すLANECTRL信号を生成して、タイミングコントローラ5に出力する。グラフィックコントローラ93およびタイミングコントローラ5は、このLANECTRL信号に基づき、3つのデータレーン81~83が動作状態になってデータ転送し、1つのデータレーン84が非動作状態になってデータ転送を停止するように制御する(図18参照)。
 ホスト側装置90が再びRGB各階調8bitの画像データを転送するように切り替わった場合、グラフィックコントローラ93には、そのことを示す情報が入力される。具体的には、転送されるデータのビット数(8bit)を表す情報が入力される。この情報は、ホスト側装置90において生成される。たとえば、ユーザが画像の階調数を各色8ビットに変更した場合、または、8ビットの画像データを扱うアプリケーションが実行された場合に、この情報が生成され、グラフィックコントローラ93に与えられる。グラフィックコントローラ93内のレーン数設定信号送信部は、この情報に基づき、データ転送に用いるデータレーンの本数を決定する。具体的には、画像データのビット数が減少したと判定するので、現在の使用数(3つ)よりも多い数(4つ)に決定する。そして、決定した本数を表すLANECTRL信号を生成して、タイミングコントローラ5に出力する。グラフィックコントローラ93およびタイミングコントローラ5は、このLANECTRL信号に基づき、データレーン81~84を再び図16に示す状態になるように制御する。
 なお、上記のデータ転送のためには、グラフィックコントローラ93およびタイミングコントローラ5が、実施形態1において説明したトランスミッタ回路部50およびレシーバ回路部70をそれぞれ備えるものとする。
 本実施形態によれば、ホスト側装置90および表示装置10を含む表示システム100全体においてより低消費電力化を図ることができる。
 〔実施形態4〕
 本発明の第4の実施形態について、図19に基づいて説明すると以下の通りである。説明の便宜上、実施形態1における構成要素と対応する機能を有する構成要素には同一符号を用い、その説明を省略する場合がある。
 本実施形態に係る表示システム100の構成は、実施形態2のそれと同じであり、図17に示すとおりである。しかし、本実施形態では、表示システム100は、実施形態1で説明した通常駆動モードおよび低消費電力モードの切り替えを実行する。その際、各モードにおけるデータレーンの動作/非動作の制御を、表示装置10およびホスト側装置90の両方が行う。
 たとえば、表示装置10が図12に示す通常駆動モードで動作する際には、ホスト側装置90も同様にする。したがって、図17に示すように、タイミングコントローラ5は全てのデータレーンを動作状態にする。さらに、グラフィックコントローラ93も全てのデータレーンを動作状態にする。
 一方、表示装置10が図13に示す低消費電力モードで動作する場合、ホスト側装置90も同様にする。すなわち、タイミングコントローラ5は、1垂直期間内の転送期間において、全てのデータレーンを使用して画像データをソースドライバ7a~7cに転送する。一方、1垂直期間内の停止期間においては、全てのデータレーンを非動作状態にして、画像データをソースドライバに転送しない。同様に、グラフィックコントローラ93は、1垂直期間内の転送期間において、全てのデータレーンを使用して画像データをタイミングコントローラ5に転送する。一方、1垂直期間内の停止期間においては、全てのデータレーンを非動作状態にして、画像データをタイミングコントローラ5に転送しない。
 また、表示装置10が図16に示す低消費電力モードで動作する場合、ホスト側装置90も同様にする。すなわち、タイミングコントローラ5は、転送期間である1垂直期間において、全てのデータレーンを使用して画像データをソースドライバ7a~7cに転送する。一方、停止期間である1垂直期間内においては、全てのデータレーンを非動作状態にして、画像データをソースドライバ7a~7cに転送しない。同様に、グラフィックコントローラ93は、転送期間である1垂直期間において、全てのデータレーンを使用して画像データをタイミングコントローラ5に転送する。一方、停止期間である1垂直期間においては、全てのデータレーンを非動作状態にして、画像データをタイミングコントローラ5に転送しない。
 この結果、表示システム10は、転送期間においては図17に示すように動作し、一方、休止期間において、図19に示すように動作する。図19は、表示システム100におけるシリアル信号伝送線の動作/非動作を説明するための図である。
 すなわち表示システム10は、画像データを転送しない休止期間において、ソースドライバ7a~7cに画像データを転送するためのデータラインと、タイミングコントローラ5にデータを転送するためのデータラインとを、全て停止する。一方、転送期間においては、ソースドライバ7a~7cにデータを転送するためのデータラインと、タイミングコントローラ5にデータを転送するためのデータラインとを、いずれも動作させてデータを転送する。これにより、ホスト側装置90から送られてきた画像データをフレームメモリ17に書き込む際の周波数と、フレームメモリ17から画像データを読み出す際の周波数とが、等しくなる。その結果、ホスト側装置90から表示装置10に画像データを転送する際に利用されるクロック信号を、表示装置10内においてフレームメモリ17から画像データを読み出す際のクロック信号として利用できる。したがって、新たなクロック信号を生成するための追加のクロック生成回路を必要とせずに済む。
 さらに、画像データをフレームメモリ17に書き込んだりフレームメモリ17から読み出したりする時間を、それぞれ短くすることができる。これにより、フレームメモリへの書込みと読み出しが重複する時間を無くすことが非常に容易となる。その結果、ティアリングエフェクト現象の発生を防止できる。
 〔実施形態5〕
 本発明の第5の実施形態について、図20~図22に基づいて説明すると以下の通りである。説明の便宜上、実施形態1における構成要素と対応する機能を有する構成要素には同一符号を用い、その説明を省略する場合がある。
 図20は、本実施形態に係る電子機器の構成を示すブロック図である。本実施形態の電子機器は、たとえば図20の(a)に示す電子機器98として実現される。図20の(a)の例では、電子機器98は、表示装置10、入力装置94、およびホスト側装置90(図示しない)を備えている。入力装置94は、表示装置10に内蔵されている。また、入力装置94はタッチパネル95およびタッチパネル制御回路96を備えている。タイミングコントローラ5は、制御信号出力部58を備えている。タッチパネル95は、例えば、静電容量型タッチパネルまたは電磁誘導型タッチパネルである。
 入力装置94のタッチパネル制御回路96は、タッチパネル95をセンシングする。これにより、タッチパネル95はユーザがタッチパネル95に触れた位置に関する入力データを生成して、タッチパネル制御回路96に送信する。タッチパネル制御回路96は、入力データに基づき、タッチパネル95における検出座標を示す検出座標データを生成して、タイミングコントローラ5に送信する。タイミングコントローラ5は、受信した検出座標データをホスト側CPU92に送信する。これにより、ホスト側装置90は入力した検出座標データに基づく処理を実行する。
 タイミングコントローラ5内の制御信号出力部58は、TP_ENABLEを生成して入力装置94に送信する。TP_ENABLEは、タッチパネル95にセンシングを指示する信号である。タッチパネル制御回路96は、このTP_ENABLEが入力される間、タッチパネル95のセンシングを実行する。
 本実施形態の電子機器98は、通常駆動モードまたは低電力モードのいずれかによって動作する。図21は、電子機器98が通常駆動モードである場合のタイミングチャートを示す図である。図22は、本発明の第5の実施形態に係る電子機器が低電力モードである場合のタイミングチャートを示す図である。
 図21に示すように、電子機器98が通常駆動モードで動作する際には、タイミングコントローラ5は、各1垂直期間においてそれぞれ画像データをソースドライバ7a~7cに転送する。したがって、各1垂直期間は全て転送期間である。また、入力装置94は、1垂直期間内のセンシング期間において、タッチパネル95をセンシングする。したがって、通常駆動モードにおいては、画像データを転送する転送期間と、タッチパネル95をセンシングするセンシング期間とが重複している。この重複期間においては、画像データの転送時に発生するノイズによって、センシングの精度が悪化してしまう。
 電子機器98は、このセンシング精度悪化の問題を、低電力モードにおいては回避できる。図22に示すように、電子機器98が低電力モードにおいて動作する際には、タイミングコントローラ5は、1垂直期間内の高速転送期間において、全てのデータレーンを使用して画像データをソースドライバ7a~7cに転送する。一方、1垂直期間内の停止期間においては、全てのデータレーンを非動作状態にして、画像データをソースドライバ7a~7cに転送しない。この際、タッチパネル制御回路96は、高速転送期間においてはタッチパネル95をセンシングせず、一方、停止期間においてはタッチパネル95をセンシングする。すなわち、画像データを転送するタイミングを避けて、タッチパネル95をセンシングする。したがって、タッチパネル95のセンシング時にデータ転送に起因するノイズの混入を避けられるので、センシング精度を高めることができる。
 本実施形態の電子機器は、図21の(b)に示す電子機器98aとしても実現される。図20の(b)の例では、電子機器98aは、表示装置10、入力装置94、およびホスト側装置90(図示しない)を備えている。入力装置94は表示装置10に内蔵されておらず、表示装置10から独立して設けられている。タイミングコントローラ5内の制御信号出力部58は、TP_ENABLEを生成してホスト側CPU92に送信する。TP_ENABLEは、タッチパネル95にセンシングを指示する信号である。ホスト側CPU92は、受信したTP_ENABLEに基づき、TP_ENABLE2を生成して入力装置94に送信する。TP_ENABLE2は、TP_ENABLEと同じく、タッチパネル95にセンシングを指示する信号である。タッチパネル制御回路96は、このTP_ENABLE2が入力される間、タッチパネル95のセンシングを実行する。
 本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
 (本発明の総括)
 本発明の一態様に係るデータ転送回路では、さらに、
 上記データは、表示パネルに表示される画像を表すデータであることが好ましい。
 上記情報は、上記画像の階調数を表す情報であり、
 上記決定手段は、上記情報に基づき、上記画像の階調数が減少したと判定した場合、上記データレーンの数をより少ない値に決定することが好ましい。
 上記の構成によれば、表示される画像の階調数が減少するとき、データ転送に用いるデータレーンの数が減る。これにより、消費電力を低減できる。
 本発明の一態様に係るデータ転送回路では、さらに、
 上記情報は、上記画像の階調数を表す情報であり、
 上記決定手段は、上記情報に基づき、上記画像の階調数が増加したと判定した場合、上記データレーンの数をより多い値に決定することが好ましい。
 上記の構成によれば、表示される画像の階調数が増加するとき、データ転送に用いるデータレーンの数が増える。画像の階調数が増えれば、その画像を表すデータの量も増える。したがって、データ転送回路は、転送すべきデータ量が増加する場合でも、正常にデータを転送することができる。
 本発明の一態様に係るデータ転送回路では、さらに、
 上記情報は、上記画像の色数を表す情報であり、
 上記決定手段は、上記情報に基づき、上記画像の色数がカラー表示の色数からモノクロ表示の色数に減少したと判定した場合、上記データレーンの数をより少ない値に決定することが好ましい。
 上記の構成によれば、画像表示がカラーからモノクロに変更されると、データ転送に用いるデータレーンの数が減る。これにより、消費電力を低減できる。
 本発明の一態様に係るデータ転送回路では、さらに、
 上記情報は、上記画像の色数を表す情報であり、
 上記決定手段は、上記情報に基づき、上記画像の色数がモノクロ表示の色数からカラー表示の色数に増加したと判定した場合、上記データレーンの数をより多い値に決定することが好ましい。
 上記の構成によれば、画像表示がモノクロからカラーに変更されると、データ転送に用いるデータレーンの数が増える。画像表示をモノクロからカラーに変更すれば、その画像を表すデータの量も増える。したがって、データ転送回路は、転送すべきデータ量が増加する場合でも、正常にデータを転送することができる。
 本発明の一態様に係るデータ転送回路では、さらに、
 上記情報は、上記表示パネルのリフレッシュ周波数を表す情報であり、
 上記決定手段は、上記情報に基づき、上記リフレッシュ周波数が減少したと判定した場合、上記データレーンの数をより少ない値に決定することが好ましい。
 上記の構成によれば、表示パネルのリフレッシュ周波数が減少すると、データ転送に用いられるデータレーンの数が減少する。これにより、消費電力を低減できる。
 本発明の一態様に係るデータ転送回路では、さらに、
 上記情報は、上記表示パネルのリフレッシュ周波数を表す情報であり、
 上記決定手段は、上記情報に基づき、上記リフレッシュ周波数が増加したと判定した場合、上記データレーンの数をより多い値に決定することが好ましい。
 上記の構成によれば、表示パネルのリフレッシュ周波数が増加すると、データ転送に用いられるデータレーンの数が増加する。表示パネルのリフレッシュ周波数が増加すれば、その画像を表すデータの量も増える。したがって、データ転送回路は、したがって、データ転送回路は、転送すべきデータ量が増加する場合でも、正常にデータを転送することができる。
 本発明の一態様に係るデータ転送回路では、クロックレーンをさらに備えており、
 上記停止手段は、上記複数のデータレーンのうち、上記クロックレーンからより遠くに配置されるデータレーンほど、より優先的に停止させることが好ましい。
 上記の構成によれば、クロックレーンにより近いデータレーンは、より優先的に、データ転送に用いられる。データ転送のためのデータレーンが、クロックレーンに近いほど、より等長配線しやすくなるので、位相ずれによるデータの取りこぼしを回避しやすくなる。
 本発明の一態様に係るデータ転送回路では、さらに、
 上記画像を表示する際の1垂直期間が、上記データをソースドライバに転送する転送期間と、転送しない休止期間と分かれており、
 上記情報は、上記転送期間と上記休止期間とを規定した情報であり、
 上記決定手段は、上記休止期間においては、上記データレーンの数をゼロに決定することが好ましい。
 上記の構成によれば、1垂直期間における休止期間中は、データレーンを全て停止する。したがって、消費電力を最大限に削減できる。
 本発明の一態様に係るデータ転送回路では、さらに、
 上記画像を表示する際の各1垂直期間が、上記データをレシーバ回路に転送する転送期間であるか、または、転送しない休止期間であり、
 上記情報は、上記転送期間と上記休止期間とを規定した情報であり、
 上記決定手段は、上記休止期間においては、上記データレーンの数をゼロに決定することが好ましい。
 上記の構成によれば、休止期間である1垂直期間中は、データレーンを全て停止する。したがって、消費電力を最大限に削減できる。
 上記データ転送回路は、表示装置内に備えられ、ソースドライバに上記画像を表すデータを転送するタイミングコントローラであることが好ましい。
 上記の構成によれば、画像データの転送レートに応じて、使用するデータレーンの数を切り替えることによって、消費電力の削減が可能なタイミングコントローラを実現することができる。
 本発明の一態様に係るデータ転送回路では、さらに、
 上記データ転送回路は、表示装置に接続されたホスト側装置に備えられ、当該表示装置が備えるタイミングコントローラに上記画像データを転送するグラフィックコントローラであることが好ましい。
 上記の構成によれば、画像データの転送レートに応じて、使用するデータレーンの数を切り替えることによって、消費電力の削減が可能なグラフィックコントローラを実現することができる。
 本発明の一態様に係る電子機器では、さらに、
 上記タッチパネルは、静電容量型タッチパネルまたは電磁誘導型タッチパネルであることが好ましい。
 発明の詳細な説明の項においてなされた具体的な実施形態または実施例は、あくまでも、本発明の技術内容を明らかにするものであって、そのような具体例にのみ限定して狭義に解釈されるべきものではなく、本発明の精神と次に記載する請求の範囲内で、いろいろと変更して実施することができるものである。
 本発明は、データ転送回路(インターフェース)を有する表示装置に対して好適に利用することができる。
1 コントロール基板
2 フレキシブルプリント回路基板
3 表示パネル
5 タイミングコントローラ(データ転送回路、決定手段、転送手段、停止手段)
7a~7c ソースドライバ
8 ゲートドライバ
9 表示領域
10 表示装置
11~14、21~24、31~34 データレーン
15、25、35 クロックレーン
16 レーン数制御信号線
17 フレームメモリ
50 トランスミッタ回路部
52 トランスミッタ側レーン数制御回路
52 トランス側レーン数制御回路
53 パラレル-シリアル変換部
54 トランスミッタ側SW制御回路
55 トランスミッタ側PLL回路部
56 データ用トランスミッタ回路
57 クロック用トランスミッタ回路
58 制御信号出力部
70 レシーバ回路部
72 レシーバ側レーン数制御回路
73 パラレル-シリアル変換部
74 レシーバ側SW制御回路
75 レシーバ側PLL回路部
76 データ用レシーバ回路
77 クロック用レシーバ回路
80 ケーブル
81~84 データレーン
85 クロックレーン
90 ホスト側装置
91 コントロール基板
92 CPU
93 グラフィックコントローラ(データ転送回路、決定手段、転送手段、停止手段)
94 入力装置
95 タッチパネル
96 タッチパネル制御回路(センシング手段)
98 電子機器
100 表示システム(電子機器)

Claims (21)

  1.  複数のデータレーンのうち少なくともいずれかを使用してデータを転送するデータ転送回路であって、
     ある一定期間に転送すべきデータ量に関連する情報に基づき、上記データを転送するデータレーンの数を決定する決定手段と、
     上記複数のデータレーンのうち、上記決定手段によって決定された数のデータレーンを用いて、上記データを転送する転送手段と、
     上記複数のデータレーンのうち、上記データの転送に用いられないデータレーンを停止させるデータレーン停止手段とを備えていることを特徴とするデータ転送回路。
  2.  上記データは、表示パネルに表示される画像を表すデータであることを特徴とする請求項1に記載のデータ転送回路。
  3.  上記情報は、上記画像の階調数を表す情報であり、
     上記決定手段は、上記情報に基づき、上記画像の階調数が減少したと判定した場合、上記データレーンの数をより少ない値に決定することを特徴とする請求項2に記載のデータ転送回路。
  4.  上記情報は、上記画像の階調数を表す情報であり、
     上記決定手段は、上記情報に基づき、上記画像の階調数が増加したと判定した場合、上記データレーンの数をより多い値に決定することを特徴とする請求項2または3に記載のデータ転送回路。
  5.  上記情報は、上記画像の色数を表す情報であり、
     上記決定手段は、上記情報に基づき、上記画像の色数がカラー表示の色数からモノクロ表示の色数に減少したと判定した場合、上記データレーンの数をより少ない値に決定することを特徴とする請求項2~4のいずれか1項に記載のデータ転送回路。
  6.  上記情報は、上記画像の色数を表す情報であり、
     上記決定手段は、上記情報に基づき、上記画像の色数がモノクロ表示の色数からカラー表示の色数に増加したと判定した場合、上記データレーンの数をより多い値に決定することを特徴とする請求項2~5のいずれか1項に記載のデータ転送回路。
  7.  上記情報は、上記表示パネルのリフレッシュ周波数を表す情報であり、
     上記決定手段は、上記情報に基づき、上記リフレッシュ周波数が減少したと判定した場合、上記データレーンの数をより少ない値に決定することを特徴とする請求項2~6のいずれか1項に記載のデータ転送回路。
  8.  上記情報は、上記表示パネルのリフレッシュ周波数を表す情報であり、
     上記決定手段は、上記情報に基づき、上記リフレッシュ周波数が増加したと判定した場合、上記データレーンの数をより多い値に決定することを特徴とする請求項2~7のいずれか1項に記載のデータ転送回路。
  9.  データ転送回路は、クロックレーンをさらに備えており、
     上記停止手段は、上記複数のデータレーンのうち、上記クロックレーンからより遠くに配置されるデータレーンほど、より優先的に停止させることを特徴とする請求項2~8のいずれか1項に記載のデータ転送回路。
  10.  上記画像を表示する際の1垂直期間が、上記データをレシーバ回路に転送する転送期間と、転送しない休止期間と分かれており、
     上記情報は、上記転送期間と上記休止期間とを規定した情報であり、
     上記決定手段は、上記休止期間においては、上記データレーンの数をゼロに決定することを特徴とする請求項2~9のいずれか1項に記載のデータ転送回路。
  11.  上記画像を表示する際の各1垂直期間が、上記データをレシーバ回路に転送する転送期間であるか、または、転送しない休止期間であり、
     上記情報は、上記転送期間と上記休止期間とを規定した情報であり、
     上記決定手段は、上記休止期間においては、上記データレーンの数をゼロに決定することを特徴とする請求項2~9のいずれか1項に記載のデータ転送回路。
  12.  上記データ転送回路は、表示装置内に備えられ、上記画像を表すデータをソースドライバに転送するタイミングコントローラであることを特徴とする請求項2~11のいずれか1項に記載のデータ転送回路。
  13.  上記データ転送回路は、表示装置に接続されたホスト側装置に備えられ、当該表示装置が備えるタイミングコントローラに上記画像を表すデータを転送するグラフィックコントローラであることを特徴とする請求項2~11のいずれか1項に記載のデータ転送回路。
  14.  請求項13に記載のデータ転送回路を備えていることを特徴とする表示装置。
  15.  請求項10または11に記載のデータ転送回路であって、上記画像を表すデータをソースドライバに転送するタイミングコントローラであるデータ転送回路と、
     上記休止期間において、上記ソースドライバから上記表示パネルにアナログ電圧を出力する出力回路の能力を低下させる能力低下手段とを備えていることを特徴とする表示装置。
  16.  請求項13に記載のデータ転送回路を備えていることを特徴とするホスト側装置。
  17.  表示装置およびホスト側装置を備えている電子機器であって、
     上記表示装置は、請求項10に記載のデータ転送回路であって、上記画像を表すデータをソースドライバに転送するタイミングコントローラであるデータ転送回路を備えており、
     上記ホスト側装置は、請求項10に記載のデータ転送回路であって、上記タイミングコントローラに上記画像を表すデータを転送するグラフィックコントローラであるデータ転送回路を備えていることを特徴とする電子機器。
  18.  表示装置およびホスト側装置を備えている電子機器であって、
     上記表示装置は、請求項11に記載のデータ転送回路であって、上記画像を表すデータをソースドライバに転送するタイミングコントローラであるデータ転送回路を備えており、
     上記ホスト側装置は、請求項11に記載のデータ転送回路であって、上記タイミングコントローラに上記画像を表すデータを転送するグラフィックコントローラであるデータ転送回路を備えていることを特徴とする電子機器。
  19.  表示装置および入力装置を備えている電子機器であって、
     上記表示装置は、請求項10または11に記載のデータ転送回路であって、上記画像を表すデータをソースドライバに転送するタイミングコントローラであるデータ転送回路を備えており、
     上記入力装置は、タッチパネルと、上記転送期間に当該タッチパネルをセンシングせず、かつ上記休止期間に当該タッチパネルをセンシングするセンシング手段とを備えている備えていることを特徴とする電子機器。
  20.  上記タッチパネルは静電容量型タッチパネルまたは電磁誘導型タッチパネルであることを特徴とする請求項19に記載の電子機器。
  21.  複数のデータレーンのうち少なくともいずれかを使用してデータを転送するデータ転送方法であって、
     ある一定期間に転送すべきデータ量に関連する情報に基づき、上記データを転送するデータレーンの数を決定する決定工程と、
     上記複数のデータレーンのうち、上記決定工程において決定された数のデータレーンを用いて、上記データを転送する転送工程と、
     上記複数のデータレーンのうち、上記データの転送に用いられないデータレーンを停止させるデータレーン停止工程とを備えていることを特徴とするデータ転送方法。
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