KR101482234B1 - 표시 장치와 클락 임베딩 방법 - Google Patents

표시 장치와 클락 임베딩 방법 Download PDF

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Abstract

신호 제어부와 데이터 구동칩 간에 데이터를 전송하기 위한 새로운 인터페이스가 적용된 표시 장치와 이에 사용되는 클락 임베딩 방법이 제공된다. 표시 장치는 다수의 데이터 구동칩, 및 다수의 데이터 구동칩 각각을 마스터 타입 또는 슬레이브 타입으로 결정하고, 영상 데이터 신호에 데이터 제어 신호가 임베딩된 통합 신호를, 결정된 타입에 맞춰서 각 데이터 구동칩에 제공하는 신호 제어부를 포함한다.
데이터 제어 신호, 임베딩, 포인트 투 포인트, 캐스캐이드

Description

표시 장치와 클락 임베딩 방법{Display device and clock embedding method}
본 발명은 표시 장치와 이에 사용되는 클락 임베딩 방법에 관한 것으로, 보다 상세하게는 신호 제어부와 데이터 구동칩 간에 데이터를 전송하기 위한 새로운 인터페이스가 적용된 표시 장치와 이에 사용되는 클락 임베딩 방법에 관한 것이다.
표시 장치는 신호 제어부, 게이트 구동부, 데이터 구동부 및 표시 패널을 포함할 수 있다. 신호 제어부는 게이트 제어 신호를 게이트 구동부에, 영상 데이터 신호와 데이터 제어 신호를 데이터 구동부에 각각 제공할 수 있다. 게이트 구동부와 데이터 구동부는 각각 다수의 구동칩을 포함할 수 있다. 각 게이트 구동칩은 게이트 신호를 각 게이트 라인에 제공할 수 있고, 각 데이터 구동칩은 영상 데이터 신호에 대응하는 영상 데이터 전압을 각 데이터 라인에 제공할 수 있다.
영상 데이터 신호와 데이터 제어 신호를 신호 제어부로부터 데이터 구동칩에 제공하기 위한 인터페이스로서, 멀티 드롭(multi-drop) 방식과 포인트-투-포인트(point-to-point) 방식 등이 제안되었다.
표시 장치가 고해상도화되고 딥컬러화되면서, 신호 제어부와 데이터 구동칩 간에 영상 데이터 신호와 데이터 제어 신호를 보다 효율적이고 안정적으로 제공할 수 있는 인터페이스가 요구되고 있다.
본 발명이 해결하고자 하는 과제는, 신호 제어부와 데이터 구동칩 간에 데이터를 전송하기 위한 새로운 인터페이스가 적용된 표시 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 과제는, 신호 제어부와 데이터 구동칩 간에 데이터를 전송하기 위한 새로운 인터페이스가 적용된 표시 장치에 사용되는 클락 임베딩 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 표시 장치의 일 태양(aspect)은, 다수의 데이터 구동칩, 및 다수의 데이터 구동칩 각각을 마스터 타입 또는 슬레이브 타입으로 결정하고, 영상 데이터 신호에 데이터 제어 신호가 임베딩된 통합 신호를, 결정된 타입에 맞춰서 각 데이터 구동칩에 제공하는 신호 제어부를 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 표시 장치의 다른 태양은, 다수의 데이터 구동칩, 및 다수의 데이터 구동칩 각각을 마스터 타입 또는 슬레이브 타입으로 결정하고, 영상 데이터 신호에 데이터 제어 신호가 임베딩된 통합 신호를, 결정된 타입에 맞춰서 각 데이터 구동칩에 제공하는 신호 제어부를 포함한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 클락 임베딩 방법의 일 태양은, 고정된 라이징 에지와 가변된 폴링 에지를 가지는 다수의 클락을 사용하여서, 영상 데이터 신호에 데이터 제어 신호를 임베딩하는 것을 포함한다. 각 클락의 폴링 에지의 위치에 따라서, 각 클락이 표시하는 정보가 결정된다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "연결된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 연결된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
도 1 및 도 2를 참조하여 본 발명의 일 실시예에 따른 표시 장치를 설명한다. 도 1은 본 발명의 일 실시예에 따른 표시 장치(10)를 설명하기 위한 블록도이고, 도 2는 도 1의 표시 패널(300)이 포함하는 한 화소(PX)의 등가 회로도이다.
도 1을 참조하면, 표시 장치(10)는 표시 패널(300), 신호 제어부(600), 게이 트 구동부(400), 데이터 구동부(500), 및 계조 전압 발생부(700)을 포함할 수 있다.
표시 패널(300)은 다수의 게이트 라인(G1~Gn)과 다수의 데이터 라인(D1~Dm) 및 다수의 화소(PX)를 포함할 수 있다. 게이트선(G1~Gn)은 대략 행 방향으로 연장되어 서로가 거의 평행하고, 데이터선(D1~Dm)은 대략 열 방향으로 연장되어 서로가 거의 평행하다. 각 게이트 라인(G1~Gn)과 각 데이터 라인(D1~Dm)이 교차하는 영역에 각 화소(PX)가 정의된다. 게이트 구동부(400)으로부터 각 게이트 라인(G1~Gn)에 각 게이트 신호가 입력되고, 데이터 구동부(500)으로부터 각 데이터 라인(D1~Dn)에 각 영상 데이터 신호가 입력된다. 각 화소(PX)는 각 영상 데이터 신호에 응답하여 영상을 표시한다.
도 2에 한 화소에 대한 등가 회로가 도시되어 있다. 화소(PX), 예를 들면 f번째(f=1~n) 게이트 라인(Gf)과 g번째(g=1~m) 데이터 라인(Dg)에 연결된 화소(PX)는, 게이트 라인(Gf) 및 데이터 라인(Dg)에 연결된 스위칭 소자(Qp)와, 이에 연결된 액정 커패시터(liquid crystal capacitor)(Clc) 및 유지 커패시터(storage capacitor)(Cst)를 포함한다. 액정 커패시터(Clc)는 두 전극 예를 들어, 도시한 바와 같이 제1 표시판(100)의 화소 전극(PE)과, 제2 표시판(200)의 공통 전극(CE) 및 상기 두 전극 사이에 개재된 액정 분자들(150)로 이루어질 수 있다. 공통 전극(CE)의 일부에는 색필터(CF)가 형성되어 있다.
다시 도 1을 참조하면, 신호 제어부(600)는 원시 영상 신호(RGB)와 이들의 표시를 제어하는 외부 제어 신호들(Vsync, Hsync, Mclk, DE)를 입력받아, 영상 데 이터 신호(IDAT)에 데이터 제어 신호(CONT2)가 임베딩된 통합 신호(IDAT+CONT2)와 게이트 제어 신호(CONT1)를 출력할 수 있다.
구체적으로 신호 제어부(600)는 원시 영상 신호(RGB)를 입력받아, 이들을 영상 데이터 신호(IDAT)로 변환할 수 있다. 영상 데이터 신호(IDAT)는 표시 품질을 향상시키기 위해서 원시 영상 신호(RGB)를 변환한 신호일 수 있다. 영상 데이터 신호(IDAT)는 예를 들어, 오버 드라이빙(overdriving) 구동을 위해서 원시 영상 신호(RGB)를 변환한 신호일 수 있다. 오버 드라이빙 구동에 대한 상세한 설명은 생략한다.
신호 제어부(600)는 또한, 외부로부터 외부 제어 신호들(Vsync, Hsync, Mclk, DE)을 입력받아 데이터 제어 신호(CONT1) 및 게이트 제어 신호(CONT2)를 생성할 수 있다. 외부 제어 신호의 예로는 수직 동기 신호(Vsync)와 수평 동기 신호(Hsync), 메인 클럭 신호(Mclk), 데이터 인에이블 신호(DE) 등이 있다. 게이트 제어 신호(CONT2)는 게이트 구동부(400)의 동작을 제어하기 위한 신호이고, 데이터 제어 신호(CONT1)는 데이터 구동부(500)의 동작을 제어하기 위한 신호이다.
신호 제어부(600)는 원시 영상 신호(RGB)를 변환한 영상 데이터 신호(IDAT)에, 외부로부터 외부 제어 신호들(Vsync, Hsync, Mclk, DE)을 입력받아서 생성한 데이터 제어 신호(CONT1)를 임베딩한 통합 신호(IDAT+CONT2)를 데이터 구동부(500)에 제공할 수 있다.
이때 신호 제어부(600)는 다수의 데이터 구동칩(LDI1~LDI8) 각각을 마스터 타입 또는 슬레이브 타입으로 결정하고, 영상 데이터 신호(IDAT)에 데이터 제어 신 호(CONT2)가 임베딩된 통합 신호(IDAT+CONT2)를 상기 결정된 타입에 맞춰서 각 데이터 구동칩(LDI1~LDI8)에 제공할 수 있다. 통합 신호(IDAT+CONT2)와 그 제공에 대해서는 도 3 내지 도 5b를 참조하여 후술한다.
게이트 구동부(400)는 도시하지는 아니하였으나, 다수의 게이트 구동칩을 포함할 수 있고, 각 게이트 구동칩(미도시)는 신호 제어부(600)로부터 게이트 제어 신호(CONT1)를 제공받아 게이트 신호를 게이트 라인(G1~Gn)에 인가한다. 여기서 게이트 신호는 게이트 온/오프 전압 발생부(미도시)로부터 제공된 게이트 온 전압(Von)과 게이트 오프 전압(Voff)의 조합으로 이루어질 수 있다. 게이트 제어 신호(CONT1)는 게이트 구동부(400)의 동작을 제어하기 위한 신호로써, 게이트 구동부(400)의 동작을 개시하는 수직 시작 신호, 게이트 온 전압의 출력 시기를 결정하는 게이트 클럭 신호 및 게이트 온 전압의 클락 폭을 결정하는 출력 인에이블 신호 등을 포함할 수 있다.
데이터 구동부(500)는 다수의 데이터 구동칩(LDI1~LDI8)을 포함할 수 있고, 각 데이터 구동칩(LDI1~ LDI8)은 신호 제어부(600)로부터 영상 데이터 신호(IDAT)에 데이터 제어 신호(CONT2)가 임베딩된 통합 신호(IDAT+CONT2)를 제공받아서, 통합 신호(IDAT+CONT2)를 영상 데이터 신호(IDAT)와 데이터 제어 신호(CONT2)로 분리할 수 있다. 그리고, 영상 데이터 신호(IDAT)를 이에 대응하는 아날로그 형태로 변환하여서 각 데이터 라인(D1~Dm)에 인가할 수 있다. 각 데이터 라인(D1~Dm)에 인가되는 아날로그 형태의 영상 데이터 신호(IDAT)는 각 계조 전압 발생부(700)로부터 제공된 전압일 수 있다. 데이터 제어 신호(CONT1)는 데이터 구동부(500)의 동작을 제어하기 위한 신호로서, 데이터 구동부(500)의 동작을 개시하는 수평 개시 신호 및 영상 데이터 신호의 출력을 지시하는 출력 지시 신호 등을 포함할 수 있다.
계조 전압 발생부(700)는 영상 데이터 신호(IDAT)가 가지는 계조에 따라서, 구동 전압(AVDD)을 분배한 전압을 제공할 수 있다. 계조 전압 발생부(700)는 구동 전압(AVDD)이 인가되는 노드와 그라운드 사이에 직렬로 연결된 복수의 저항을 포함하여, 상기 구동 전압(AVDD)의 전압 레벨을 분배하여 다수의 계조 전압을 생성할 수 있다. 계조 전압 발생부(700)의 내부 회로는 이에 한정되지 않고, 다양하게 구현될 수 있다.
도 3은 제1 전송 모드에서, 도 1의 신호 제어부(600)와 데이터 구동부(500) 간의 신호 전달을 나타내는 블록도이고, 도 4는 제2 전송 모드에서, 도 1의 신호 제어부(600)와 데이터 구동부(500) 간의 신호 전달을 나타내는 블록도이다. 도 3 및 도 4에서 IDAT1 내지 IDAT8은 각 데이터 구동칩(LDI1~LDI8)에 제공되는 영상 데이터 신호(IDAT)를 나타내며, CONT21 내지 CONT28은 각 데이터 구동칩(LDI1~LDI8)에 제공되는 제2 제어 신호(CONT2)를 나타낸다. 또한, 신호 제어부의 Tx1 내지 Tx8과 각 데이터 구동칩(LDI1~LDI8)의 Tx는 신호 송신단을 나타내고, 각 데이터 구동칩(LDI1~LDI8)의 Rx는 신호 수신단을 나타내며, OFF는 신호 송신단 또는 신호 수신단이 오프되어 있음을 곧 신호를 송신 또는 수신하지 않음을 나타낸다.
도 3을 참조하면, 제1 전송 모드에서, 다수의 데이터 구동칩(LDI1~LDI8)은 마스터 타입과 슬레이브 타입으로 나누어질 수 있다. 도 3에서는 LDI1, LDI3, LDI5, LDI7이 마스터 타입으로 결정되었고, LDI2, LDI4, LDI6, LDI8이 슬레이브 타 입으로 결정되었다. 이하, 마스터 타입의 구동칩(LDI1, LDI3, LDI5, LDI7)을 구동하는데 필요한 통합 신호를 제1 통합 신호라 하고, 슬레이브 타입의 구동칩(LDI2, LDI4, LDI6, LDI8)을 구동하는데 필요한 통합 신호를 제2 통합 신호라고 한다.
신호 제어부(600)는 마스터 타입의 구동칩(LDI1, LDI3, LDI5, LDI7)에 제1 및 제2 통합 신호(IDAT1+CONT21+IDAT2+CONT22, IDAT3+CONT23+IDAT4+CONT24, IDAT5+CONT25+IDAT6+CONT26, IDAT7+CONT27+IDAT8+CONT28)를 제공한다.
이 때, 제1 및 제2 통합 신호(IDAT1+CONT21+IDAT2+CONT22, IDAT3+CONT23+IDAT4+CONT24,IDAT5+CONT25+IDAT6+CONT26, IDAT7+CONT27+IDAT8+CONT28)는 포인트 투 포인트(point-to-point) 방식으로 마스터 타입의 구동칩(LDI1, LDI3, LDI5, LDI7)에 제공될 수 있다.
마스터 타입의 구동칩(LDI1, LDI3, LDI5, LDI7)은 제1 통합 신호(IDAT1+CONT21, IDAT3+CONT23, IDAT5+CONT25, IDAT7+CONT27)를 이용하여 구동하고, 제2 통합 신호(IDAT2+CONT22, IDAT4+CONT24, IDAT6+CONT26, IDAT8+CONT28)를 슬레이브 타입의 구동칩(LDI2, LDI4, LDI6, LDI8)에 전달할 수 있다.
이 때, 제2 통합 신호(IDAT2+CONT22, IDAT4+CONT24, IDAT6+CONT26, IDAT8+CONT28)는 캐스케이드(cascade) 방식으로 슬레이브 타입의 구동칩(LDI2, LDI4, LDI6, LDI8)에 전달될 수 있다.
정리하면, 마스터 타입의 구동칩(LDI1, LDI3, LDI5, LDI7)은 제1 통합 신호(IDAT1+CONT21, IDAT3+CONT23, IDAT5+CONT25, IDAT7+CONT27)를 신호 제어부(600)로부터 직접 제공받아 구동되고, 슬레이브 타입의 구동칩(LDI2, LDI4, LDI6, LDI8) 은 제2 통합 신호(IDAT2+CONT22, IDAT4+CONT24, IDAT6+CONT26, IDAT8+CONT28)를 마스터 타입의 구동칩(LDI1, LDI3, LDI5, LDI7)을 거쳐서 제공받아 구동될 수 있다.
이와 같은 제1 전송 모드는 각 데이터 구동칩(LDI1~LDI8)에 요구되는 데이터 전송 속도가 기준 속도 이하일 때 실행될 수 있다. 이때 기준 속도는 예를 들어, 신호 제어부(600)와 각 데이터 구동칩(LDI1~LDI8) 간 최대 데이터 전송 속도의 절반일 수 있다.
이러한 제1 전송 모드에서, 신호 제어부(600)와 마스터 타입의 구동칩(LDI1, LDI3, LDI5, LDI7) 간에는 제1 전송 속도로 제1 및 제2 통합 신호(IDAT1+CONT21+IDAT2+CONT22, IDAT3+CONT23+IDAT4+CONT24, IDAT5+CONT25+IDAT6+CONT26, IDAT7+CONT27+IDAT8+CONT28)가 전송되고, 마스터 타입의 구동칩(LDI1, LDI3, LDI5, LDI7)과 슬레이브 타입의 구동칩(LDI2, LDI4, LDI6, LDI8) 간에는 제2 전송 속도로 제2 통합 신호(IDAT2+CONT22, IDAT4+CONT24, IDAT6+CONT26, IDAT8+CONT28)가 전송될 수 있다. 이 때, 제2 전송 속도는 제1 전송 속도의 절반 이하일 수 있다.
도 4를 참조하면, 제2 전송 모드에서, 다수의 데이터 구동칩(LDI1~LDI8)은 모두 마스터 타입으로 결정된다.
신호 제어부(600)는 각 마스터 타입의 구동칩(LDI1~LDI8)에 제1 통합 신호(IDAT1+CONT21, IDAT2+CONT22, IDAT3+CONT23, IDAT4+CONT24, IDAT5+CONT25, IDAT6+CONT26, IDAT7+CONT27, IDAT8+CONT28)를 제공하고, 각 마스터 타입의 구동칩(LDI1~LDI8)은 각 제1 통합 신호(IDAT1+CONT21, IDAT2+CONT22, IDAT3+CONT23, IDAT4+CONT24, IDAT5+CONT25, IDAT6+CONT26, IDAT7+CONT27, IDAT8+CONT28)를 이용하여 구동할 수 있다.
이 때, 제1 통합 신호(IDAT1+CONT21, IDAT2+CONT22, IDAT3+CONT23, IDAT4+CONT24, IDAT5+CONT25, IDAT6+CONT26, IDAT7+CONT27, IDAT8+CONT28)는 포인트 투 포인트(point-to-point) 방식으로 각 마스터 타입의 구동칩(LDI1~LDI8)에 제공될 수 있다.
이와 같은 제2 전송 모드는 각 데이터 구동칩(LDI1~LDI8)에 요구되는 데이터 전송 속도가 기준 속도를 초과하면 실행될 수 있다. 이때 기준 속도는 예를 들어, 신호 제어부(600)와 각 마스터 타입의 구동칩(LDI1~LDI8) 간 최대 데이터 전송 속도의 절반일 수 있다.
제1 전송 모드와 제2 전송 모드를 정리하면, 제1 전송 모드 곧, 각 데이터 구동칩(LDI1~LDI8)에 요구되는 데이터 전송 속도가 기준 속도 이하인 경우에서는 부분적으로 캐스케이드 방식을 사용하여서 데이터를 전송한다. 그리고, 제2 전송 모드 곧, 각 데이터 구동칩(LDI1~LDI8)에 요구되는 데이터 전송 속도가 기준 속도를 초과하는 경우에서는, 포인트 투 포인트(point-to-point) 방식으로 데이터를 전송한다.
따라서 제1 전송 모드는 제2 전송 모드와 비교하여 신호 제어부(600)로부터 데이터 구동칩(LDI1~LDI8)에 직접 데이터를 전송하는 전송 선수를 줄일 수 있다. 또한, 각 데이터 구동칩(LDI1~LDI8)에 요구되는 데이터 전송 속도에 따라서 제1 또는 제2 전송 모드를 결정하여서, 보다 효율적으로 데이터를 전송할 수 있다.
도 5a는 도 3에서 신호 제어부(600)로부터 마스터 타입의 구동칩(LDI1, LDI3, LDI5, LDI7)에 제공되는 신호를 설명하기 위한 도면이고, 도 5b는 도 5a에 도시한 신호를 모드별로 나누어 도시한 도면이며, 도 6은 도 1의 표시 장치(10)에서 사용되는 클락 임베딩 방법을 설명하기 위한 타이밍도이다. 도 5a는 도 3의 제1 데이터 구동칩(LDI1)에 제공되는 제1 및 제2 통합 신호(IDAT1+CONT21+IDAT2+CONT22)를 나타내고 있지만, 다른 마스터 타입의 구동칩(LDI3, LDI5, LDI7)에도 실질적으로 동일한 설명이 적용될 수 있다.
도 5a 및 도 5b를 참조하면, 신호 제어부(600)로부터 제1 데이터 구동칩(LDI1)에 제공되는 제1 및 제2 통합 신호(IDAT1+CONT21+IDAT2+CONT22)는 데이터 모드인 구간 (IDAT1+IDAT2)과 캐릭터 모드인 구간(CONT21+CONT22)을 포함할 수 있다.
데이터 모드인 구간(IDAT1+IDAT2)은 영상 데이터 신호(IDAT)를 구성하는 2비트 데이터(D[17:16]~D[1:0])를 표시하는 클락들을 포함하고, 데이터 모드인 구간(CONT21+CONT22)은 데이터 제어 신호(CONT2)의 시작을 알리는 스페셜 캐릭터(SC)를 표시하는 클락을 포함할 수 있다.
데이터 모드인 구간(IDAT1+IDAT2)에서, 스페셜 캐릭터(SC) 이후의 신호들은 영상 데이터 신호(IDAT)가 아닌 데이터 제어 신호(CONT2)에 대한 정보를 담고 있다. 따라서, 비트 바운더리(bit boundary)의 처음 위치 곧, 스페셜 캐릭터(SC)가 나와야 할 위치에서 스페셜 캐릭터(SC)가 아닌 영상 데이터 신호(IDAT)가 검출되면, 이후의 신호들은 영상 데이터 신호(IDAT)가 된다.
이와 같은 영상 데이터 신호(IDAT)에 데이터 제어 신호(CONT2)를 임베딩한 통합 신호는 고정된 라이징 에지와 가변된 폴링 에지를 가지는 다수의 클락을 사용하여서 임베딩할 수 있다.
도 6을 더 참조하면, 고정된 라이징 에지와 가변된 폴링 에지를 가지는 다수의 클락들은, 각 클락의 폴링 에지의 위치에 따라서, 각 클락이 표시하는 정보가 결정될 수 있다. 곧, 클락 레벨이 아닌 클락 폭을 변조하되, 특히 폴링 에지의 위치로 정보가 전달될 수 있다.
도 6에 도시된 각 클락은 각 클락의 폴링 에지의 위치에 따라서 2비트 데이터인 00, 01, 10, 11과 스페셜 캐릭터(SC)를 표시하고 있다. 스페셜 캐릭터(SC)를 표시하는 클락은 예를 들어, 도 6에 도시한 것처럼 50%의 듀티비를 가질 수 있다.
도 5a 내지 도 6에 도시한 전송 방식을 사용하면, 클락 레벨로 정보를 전달하는 경우에 대비하여 노이즈에 보다 강하므로, 안정적으로 데이터를 전송할 수 있으며, 클락과 각 클락이 표시하는 정보를 안정적으로 복원할 수 있다. 또한, 클락 레벨을 디텍팅하고 그로부터 정보를 추출하기 위한 별도의 아날로그 회로를 필요로 하지 않으므로, 설계상 유리하다. 따라서, 회로 크기를 작게 하면서도 안정적으로 클락과 2비트 데이터로 구성된 영상 데이터 신호(IDAT), 및 스페셜 캐릭터(SC)를 이용한 데이터 제어 신호(CONT2)를 하나의 전송선에 실어 전송할 수 있다.
한편, 데이터 제어 신호(CONT2)는 제1 통합 신호(IDAT+CONT2)와 제2 통합 신호(IDAT+CONT2)를 구별하는 신호를 포함할 수 있다. 이에 대해서는 도 8을 참조하여 후술한다.
도 7은 도 3의 마스터 타입의 구동칩(master LDI)과 슬레이브 타입의 구동칩(slave LDI) 간의 신호 전달을 나타내는 개념도이고, 도 8a는 도 7의 마스터 타입의 구동칩에 제공되는 신호가 포함하는 제1 통합 신호와 제2 통합 신호를 구별하는 신호를 설명하기 위한 도면이며, 도 8b는 도 7의 마스터 타입의 구동칩에 제공되는 신호가 포함하는 각 영상 데이터 신호의 배치를 설명하기 위한 도면이다. 도 7에서는 제1 데이터 구동칩(LDI1)과 제2 데이터 구동칩(LDI2)만을 도시하고 있지만, 마스터 타입의 다른 구동칩(LDI3, LDI5, LDI7)과 슬레이브 타입의 다른 구동칩(LDI4, LDI6, LDI8) 간에도 실질적으로 동일한 설명이 적용될 수 있다. 또한, 도 7에서는 설명의 편의상 데이터 제어 신호는 도시하지 아니하였다.
도 7에 도시한 바와 같이, 마스터 타입의 구동칩(LDI1, master LDI)에는 제1 통합 신호가 포함하는 영상 데이터 신호(IDAT1)와 제2 통합 신호가 포함하는 영상 데이터 신호(IDAT2)가 함께 전송된다.
도 8a를 더 참조하면, 제1 통합 신호가 포함하는 영상 데이터 신호(IDAT1)와 제2 통합 신호가 포함하는 영상 데이터 신호(IDAT2)는 각각 각 화소에 대한 영상 데이터 신호들(IDAT1_1, IDAT1_2, …, IDAT2_1, IDAT2_2, …)을 포함한다.
마스터 타입의 구동칩(LDI1, master LDI)은 도 1의 표시 패널(300)이 포함하는 다수의 화소 중 일부 화소들에 영상 데이터 신호(IDAT1_1, IDAT1_2, …)를 제공하고, 슬레이브 타입의 구동칩(LDI2, slave LDI)은 다수의 화소 중 다른 일부 화소들에 영상 데이터 신호(IDAT2_1, IDAT2_2, …)를 제공한다.
도 8a에 도시한 바와 같이, 스페셜 캐릭터(SC)와 영상 데이터 신호(IDAT1, IDAT2) 사이의 신호 곧, 데이터 제어 신호는 제1 통합 신호(IDAT+CONT2)임을 알리는 신호(S_master)와, 제2 통합 신호(IDAT+CONT2)임을 알리는 신호(S_slave)를 포함할 수 있다. 이와 같이, 제1 통합 신호(IDAT+CONT2)와 제2 통합 신호(IDAT+CONT2)를 구분하는 신호를 함께 전송함으로써 별도의 신호 없이 마스터 타입의 구동칩(LDI1, master LDI)이 제2 통합 신호(IDAT+CONT2)를 분리해내서 슬레이브 타입의 구동칩(LDI2, slave LDI)에 전달할 수 있다.
곧, 도 7에 도시된 바와 같이, 별도의 신호를 제공하지 아니하여도, 제1 통합 신호가 포함하는 영상 데이터 신호(IDAT1)와 제2 통합 신호가 포함하는 영상 데이터 신호(IDAT2)를 분리할 수 있다. 이렇게 분리된 제1 통합 신호가 포함하는 영상 데이터 신호(IDAT1_1, IDAT1_2, …)와 제2 통합 신호가 포함하는 영상 데이터 신호(IDAT1_1, IDAT1_2, …)를 이용하여, 마스터 타입의 구동칩(LDI1, master LDI)과 슬레이브 타입의 구동칩(LDI2, slave LDI)이 각각 구동될 수 있다.
한편, 도 8b에 도시한 바와 같이, 마스터 타입의 구동칩(LDI1, master LDI)이 일부 화소들에 제공하는 각 영상 데이터 신호(IDAT1_1, IDAT1_2, …)와, 슬레이브 타입의 구동칩(LDI2, slave LDI)이 다른 일부 화소들에 제공하는 각 영상 데이터 신호(IDAT2_1, IDAT2_2, …)는 교대로 배치될 수 있다. 이와 같이 각 영상 데이터 신호들(IDAT1_1, IDAT1_2, …, IDAT2_1, IDAT2_2, …)이 교대로 배치되면, 마스터 타입의 구동칩(LDI1, master LDI)과 슬레이브 타입의 구동칩(LDI2, slave LDI)은 각 영상 데이터 신호들(IDAT1_1, IDAT1_2, …, IDAT2_1, IDAT2_2, …)를 교대로 제공받을 수 있다. 그리고, 교대로 제공되는 각 영상 데이터 신호들(IDAT1_1, IDAT1_2, …, IDAT2_1, IDAT2_2, …)를 이용하여 마스터 타입의 구동칩(master LDI)과 슬레이브 타입의 구동칩(slave LDI)이 동시에 구동될 수 있다.
원가 절감을 위하여, 각 데이터 구동칩(LDI1~LDI8)이 실장된 회로 기판은 신호 제어부와 각 데이터 구동칩(LDI1~LDI8) 간의 전송 선로에 비하여 열악한 전송 특성을 가질 수 있다. 그런데, 도 7에서, 마스터 타입의 구동칩(LDI1, master LDI)과 슬레이브 타입의 구동칩(LDI2, slave LDI) 간의 데이터 전송 속도(예를 들어, 도시한 바와 같은 600Mbps)는 신호 제어부(도 3의 600 참조)과 데이터 구동칩(LDI1~LDI8) 간 데이터 전송 속도의 절반(예를 들어, 도시한 바와 같은 1.200Gbps)일 수 있다. 따라서, 각 데이터 구동칩(LDI1~LDI8)이 실장된 회로 기판의 전송 특성이 열악할지라도 안정적인 데이터 전송이 가능하다.
도 9를 참조하여, 본 발명의 다른 실시예에 따른 표시 장치를 설명한다. 방법을 설명한다. 도 9는 본 발명의 다른 실시예에 따른 표시 장치에서, 도 1의 신호 제어부와 데이터 구동부 간의 신호 전달을 나타내는 블록도이다. 본 발명의 일 실시예에서와 실질적으로 동일한 구성 요소에 대해서는 동일한 참조 부호를 사용하고, 실질적으로 중복되는 설명은 편의상 생략한다.
도 9를 참조하면, 본 발명의 다른 실시예에 따른 표시 장치에서는, 신호 제어부(601)와 인접한 데이터 구동칩(LDI3~LDI6)이 마스터 타입으로 결정될 수 있다. 곧, 신호 제어부(601)와 인접한 데이터 구동칩(LDI3~LDI6)을 마스터 타입으로 결정하고, 마스터 타입의 구동칩(LDI3~LDI6)과 신호 제어부(601)로부터 멀리 떨어진 데이터 구동칩(LDI1, LDI2, LDI7, LDI8)을 슬레이브 타입으로 결정하여서, 마스터 타 입의 구동칩(LDI1, LDI3, LDI5, LDI7)과 슬레이브 타입의 구동칩(LDI1, LDI2, LDI7, LDI8)을 캐스캐이드 연결할 수 있다.
도 9를 도 3과 비교하면, 본 발명의 일 실시예에 따른 표시 장치에서 신호 제어부(600)와 마스터 타입의 구동칩(LDI1, LDI3, LDI5, LDI7) 간의 전송 선로에 비하여, 본 발명의 다른 실시예에 따른 표시 장치에서 신호 제어부(601)와 마스터 타입의 구동칩(LDI3~LDI6) 간의 전송 선로가 짧아졌음을 확인할 수 있다. 따라서, 빠른 데이터 전송 속도가 요구되는 신호 제어부(601)와 마스터 타입의 구동칩(LDI3~LDI6) 간의 데이터 전송 속도를 보다 빠르게 할 수 있다.
또한, 도 9를 도 3과 비교하면, 본 발명의 일 실시예에 따른 표시 장치에서 마스터 타입의 구동칩(LDI1, LDI3, LDI5, LDI7)과 슬레이브 타입의 구동칩(LDI2, LDI4, LDI6, LDI8) 간의 전송 선로에 비하여, 본 발명의 다른 실시예에 따른 표시 장치에서 마스터 타입의 구동칩(LDI3~LDI6)과 슬레이브 타입의 구동칩(LDI1, LDI2, LDI7, LDI8) 간의 전송 선로가 길어졌음을 확인할 수 있다 그런데, 전술한 바와 같이, 각 데이터 구동칩(LDI1~LDI8)이 실장된 회로 기판은 신호 제어부(601)와 각 데이터 구동칩(LDI1~LDI8) 간의 전송 선로에 비하여 열악한 전송 특성을 가질 수 있다. 따라서, 상대적으로 데이터 전송 속도가 느린 캐스캐이드 연결에 대하여, 각 데이터 구동칩(LDI1~LDI8)이 실장된 회로 기판 상의 긴 전송 선로를 할당하게 되므로, 데이터를 보다 효율적으로 전송할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 설명하기 위한 블록도이다.
도 2는 도 1의 표시 패널이 포함하는 한 화소의 등가 회로도이다.
도 3은 제1 전송 모드에서, 도 1의 신호 제어부와 데이터 구동부 간의 신호 전달을 나타내는 블록도이다.
도 4는 제2 전송 모드에서, 도 1의 신호 제어부와 데이터 구동부 간의 신호 전달을 나타내는 블록도이다.
도 5a는 도 3에서 신호 제어부로부터 마스터 타입의 구동칩에 제공되는 신호를 설명하기 위한 도면이다.
도 5b는 도 5a에 도시한 신호를 모드별로 나누어 도시한 도면이다.
도 6은 도 1의 표시 장치에서 사용되는 클락 임베딩 방법을 설명하기 위한 타이밍도이다.
도 7은 도 3의 마스터 타입의 구동칩과 슬레이브 타입의 구동칩 간의 신호 전달을 타내는 개념도이다.
도 8a는 도 7의 마스터 타입의 구동칩에 제공되는 신호가 포함하는 제1 통합 신호와 제2 통합 신호를 구별하는 신호를 설명하기 위한 도면이다.
도 8b는 도 7의 마스터 타입의 구동칩에 제공되는 신호가 포함하는 각 영상 데이터 신호의 배치를 설명하기 위한 도면이다.
도 9는 본 발명의 다른 실시예에 따른 표시 장치에서, 도 1의 신호 제어부와 데이터 구동부 간의 신호 전달을 나타내는 블록도이다.
(도면의 주요부분에 대한 부호의 설명)
10: 표시 장치 100: 제1 표시판
150: 액정 분자층 200: 제2 표시판
300: 표시 패널 400: 게이트 구동부
500: 데이터 구동부 600: 신호 제어부
700: 계조 전압 발생부

Claims (19)

  1. 영상 데이터 신호에 데이터 제어 신호가 임베딩된 통합 신호를 제공하는 신호 제어부; 및
    상기 통합 신호를 제공받는 다수의 데이터 구동칩을 포함하되,
    상기 각 데이터 구동칩은 마스터 타입 또는 슬레이브 타입으로 결정되고,
    상기 마스터 타입의 구동칩은 제1 통합 신호를 상기 신호 제어부로부터 직접 제공받아 구동되고, 상기 슬레이브 타입의 구동칩은 제2 통합 신호를 상기 마스터 타입의 구동칩을 거쳐서 제공받아 구동되는 표시 장치.
  2. 제1 항에 있어서,
    상기 신호 제어부와 상기 마스터 타입의 구동칩 간에는 포인트 투 포인트(point-to-point) 방식으로 상기 통합 신호가 전송되고, 상기 마스터 타입의 구동칩과 상기 슬레이브 타입의 구동칩 간에는 캐스케이드(cascade) 방식으로 상기 통합 신호가 전송되는 표시 장치.
  3. 제1 항에 있어서,
    상기 표시 장치는 상기 영상 데이터 신호를 제공받아 영상을 표시하는 다수의 화소를 더 포함하고,
    상기 마스터 타입의 구동칩은 상기 다수의 화소 중 일부 화소들에 상기 영상 데이터 신호를 제공하고, 상기 슬레이브 타입의 구동칩은 상기 다수의 화소 중 다른 일부 화소들에 상기 영상 데이터 신호를 제공하며,
    상기 통합 신호는 상기 일부 화소들에 제공되는 각 영상 데이터 신호와, 상기 다른 일부 화소들에 제공되는 각 영상 데이터 신호가 교대로 배치된 표시 장치.
  4. 제1 항에 있어서,
    상기 신호 제어부와 상기 마스터 타입의 구동칩 간에는 제1 전송 속도로 상기 제1 통합 신호가 전송되고, 상기 마스터 타입의 구동칩과 상기 슬레이브 타입의 구동칩 간에는 제2 전송 속도로 상기 제2 통합 신호가 전송되는 표시 장치.
  5. 제4 항에 있어서,
    상기 제2 전송 속도는 상기 제1 전송 속도의 절반 이하인 표시 장치.
  6. 제1 항에 있어서,
    상기 각 데이터 구동칩에 요구되는 데이터 전송 속도가 기준 속도 이하이면, 상기 다수의 데이터 구동칩의 일부는 상기 마스터 타입으로 결정되고, 다른 일부는 상기 슬레이브 타입으로 결정되는 표시 장치.
  7. 제6 항에 있어서,
    상기 기준 속도는 상기 신호 제어부와 상기 마스터 타입의 구동칩 간 최대 데이터 전송 속도의 절반인 표시 장치.
  8. 제1 항에 있어서,
    상기 각 데이터 구동칩에 요구되는 데이터 전송 속도가 기준 속도를 초과하면, 상기 각 데이터 구동칩은 모두 마스터 타입으로 결정되는 표시 장치.
  9. 제1 항에 있어서,
    상기 신호 제어부와 인접한 상기 데이터 구동칩이 상기 마스터 타입으로 결정되는 표시 장치.
  10. 제1 항에 있어서,
    상기 통합 신호는 고정된 라이징 에지와 가변된 폴링 에지를 가지는 다수의 클락을 포함하고,
    상기 각 클락의 상기 폴링 에지의 위치에 따라서, 상기 각 클락이 표시하는 정보가 결정되는 표시 장치.
  11. 제1 항에 있어서,
    상기 통합 신호는 상기 영상 데이터 신호를 구성하는 2비트 데이터를 표시하는 클락과, 상기 데이터 제어 신호의 시작을 알리는 스페셜 캐릭터를 표시하는 클락을 포함하는 표시 장치.
  12. 제11 항에 있어서,
    상기 데이터 제어 신호는 상기 제1 통합 신호와 상기 제2 통합 신호를 구별하는 신호를 포함하는 표시 장치.
  13. 다수의 데이터 구동칩; 및
    상기 다수의 데이터 구동칩 각각을 마스터 타입 또는 슬레이브 타입으로 결정하고, 영상 데이터 신호에 데이터 제어 신호가 임베딩된 통합 신호를 상기 결정된 타입에 맞춰서 상기 각 데이터 구동칩에 제공하는 신호 제어부를 포함하는 표시 장치.
  14. 제13 항에 있어서,
    상기 각 데이터 구동칩은 마스터 타입이고,
    상기 신호 제어부는 상기 각 마스터 타입의 구동칩에 상기 통합 신호를 제공하고, 상기 각 마스터 타입의 구동칩은 상기 통합 신호를 이용하여 구동하는 표시 장치.
  15. 제13 항에 있어서,
    상기 다수의 구동칩의 일부는 마스터 타입이고, 다른 일부는 슬레이브 타입이고,
    상기 신호 제어부는 상기 마스터 타입의 구동칩에 제1 및 제2 통합 신호를 제공하고,
    상기 마스터 타입의 구동칩은 상기 제1 통합 신호를 이용하여 구동하고, 상기 제2 통합 신호를 상기 슬레이브 타입의 구동칩에 전달하는 표시 장치.
  16. 제15 항에 있어서,
    상기 제1 및 제2 통합 신호는 포인트 투 포인트(point-to-point) 방식으로 상기 마스터 타입의 구동칩에 제공되고, 상기 제2 통합 신호는 캐스케이드(cascade) 방식으로 상기 슬레이브 타입의 구동칩에 전달되는 표시 장치.
  17. 고정된 라이징 에지와 가변된 폴링 에지를 가지는 다수의 클락을 사용하여서, 영상 데이터 신호에 데이터 제어 신호를 임베딩하되,
    상기 각 클락의 상기 폴링 에지의 위치에 따라서, 상기 각 클락이 표시하는 정보가 결정되는 것을 포함하는 클락 임베딩 방법.
  18. 제17 항에 있어서,
    상기 영상 데이터 신호를 구성하는 2비트 데이터를 표시하는 클락과, 상기 데이터 제어 신호의 시작을 알리는 스페셜 캐릭터를 표시하는 클락을 포함하는 클락 임베딩 방법.
  19. 제18 항에 있어서,
    상기 스페셜 캐릭터를 표시하는 클락은 50%의 듀티비를 가지는 클락 임베딩 방법.
KR20080046198A 2008-05-19 2008-05-19 표시 장치와 클락 임베딩 방법 KR101482234B1 (ko)

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