KR20200046645A - 레벨 시프터 인터페이스와 이를 이용한 표시장치 - Google Patents

Abstract

본 발명은 레벨 시프터 인터페이스와 이를 이용한 표시장치에 관한 것으로, 레벨 시프터 인터페이스는 1 수평 기간 주기로 발생되는 제1 타이밍 신호, 상기 제1 타이밍 신호 보다 주파수가 높은 클럭으로 발생되는 제2 타이밍 신호, 및 콘트롤 데이터를 포함한 콘트롤 신호를 출력하는 타이밍 콘트롤러와, 인터페이스 배선들을 통해 상기 콘트롤 신호를 입력 받아 출력 신호를 발생하고, 상기 콘트롤 신호의 전압 보다 큰 전압으로 상기 출력 신호를 출력하는 레벨 시프터를 포함한다.

Description

레벨 시프터 인터페이스와 이를 이용한 표시장치{LEVEL SHIFTER INTERFACE AND DISPLAY DEVICE USING THE SAME}

본 발명은 게이트 신호를 발생하기 위한 레벨 시프터 인터페이스와 이를 이용한 표시장치에 관한 것이다.

평판 표시장치(Flat Panel Display, FPD)의 구동회로는 입력 영상의 픽셀 데이터를 표시패널의 픽셀들에 기입하여 픽셀 어레이 상에 입력 영상을 재현한다. 이 구동회로는 픽셀 데이터 신호를 데이터 라인들에 공급하는 데이터 구동회로, 게이트 신호(또는 스캔 신호)를 게이트 라인들(또는 스캔 라인들)에 공급하는 게이트 구동회로, 데이터 구동회로와 게이트 구동회로의 동작 타이밍을 제어하기 위한 타이밍 콘트롤러(Timing controller) 등을 포함한다.

게이트 구동회로는 타이밍 콘트롤러로부터 발생된 디지털 신호 전압을 미리 설정된 게이트 신호 전압으로 변환하여 게이트 신호를 발생하는 레벨 시프터(Level shifter)와, 레벨 시프터로부터 입력된 신호를 표시패널의 게이트 라인들에 순차적으로 공급하는 시프트 레지스터(shift register)를 포함하여 게이트 라인들을 구동한다.

레벨 시프터는 타이밍 콘트롤러의 제어 하에 출력 신호를 발생한다. 이를 위하여, 타이밍 콘트롤러와 레벨 시프터 간에 많은 배선들이 필요하다. 레벨 시프터의 출력 신호 개수가 많을수록 그 신호 파형의 다양성이 증가할수록 타이밍 콘트롤러와 레벨 시프터 간의 배선 수가 많아진다.

타이밍 콘트롤러와 레벨 시프터 간의 배선 수가 많아지면 타이밍 콘트롤러와 레벨 시프터 각각의 핀(pin) 수가 증가하고 이들을 연결하는 케이블과 커넥터 크기가 증가할 뿐 아니라, 타이밍 콘트롤러와 레벨 시프터가 실장되는 PCB(Printed Circuit Board)도 커진다.

따라서, 본 발명은 타이밍 콘트롤러와 레벨 시프터 간의 배선 수를 줄일 수 있는 레벨 시프터 인터페이스와 이를 이용한 표시장치를 제공한다.

본 발명의 레벨 시프터 인터페이스는 1 수평 기간 주기로 발생되는 제1 타이밍 신호, 상기 제1 타이밍 신호 보다 주파수가 높은 클럭으로 발생되는 제2 타이밍 신호, 및 콘트롤 데이터를 포함한 콘트롤 신호를 출력하는 타이밍 콘트롤러와, 인터페이스 배선들을 통해 상기 콘트롤 신호를 입력 받아 출력 신호를 발생하고, 상기 콘트롤 신호의 전압 보다 큰 전압으로 상기 출력 신호를 출력하는 레벨 시프터를 포함한다. 상기 레벨 시프터는 상기 콘트롤 데이터에 응답하여 상기 출력 신호의 시프트 방향, 상기 출력 신호의 전압 변조, 상기 출력 신호의 시프트 여부, 상기 출력 신호의 점프 여부 중 적어도 하나를 처리한다.

상기 인터페이스 배선들은 상기 타이밍 콘트롤러와 상기 레벨 시프터 사이에 연결된다. 상기 인터페이스 배선들은 상기 제1 타이밍 신호가 전송되는 제1 배선, 상기 제2 타이밍 신호가 전송되는 제2 배선, 및 상기 콘트롤 데이터가 전송되는 제3 배선을 포함한다.

상기 제1 및 제2 배선들 각각은 단일 배선이다. 상기 제3 배선은 하나 또는 두 개의 배선들을 포함한다.

상기 레벨 시프터 인터페이스는 상기 타이밍 콘트롤러가 실장된 콘트롤 보드, 및 상기 레벨 시프터가 실장된 하나 이상의 소스 보드를 더 포함한다.

상기 콘트롤 데이터는 레지스터 어드레스를 포함한다. 상기 레벨 시프터는 상기 레지스터 어드레스에 따라 선택되는 레지스터 데이터를 포함한다. 상기 레지스터 데이터는 상기 레벨 시프터의 출력 신호에서 온 타이밍과 오프 타이밍을 정의한다.

상기 레지스터 데이터는 시프트 레지스터의 스타트 타이밍을 제어하는 스타트 펄스를 정의하는 데이터와, 상기 시프트 레지스터를 초기화하는 리셋 펄스를 정의하는 데이터를 포함한다.

상기 레지스터 데이터는 상기 출력 신호의 시프트 방향을 정의하는 데이터, 상기 출력 신호의 전압 변조를 정의하는 데이터, 상기 출력 신호의 시프트 여부를 정의하는 데이터, 상기 출력 신호의 점프 여부를 정의하는 데이터 중 적어도 하나를 더 포함한다.

상기 레지스터 데이터는 1 수평 기간 단위로 업데이트된다.

본 발명의 표시장치는 데이터 라인들과 게이트 라인들이 교차되고 픽셀들이 매트릭스 형태로 배치되어 입력 영상이 재현되는 표시패널, 1 수평 기간 주기로 발생되는 제1 타이밍 신호, 상기 제1 타이밍 신호 보다 주파수가 높은 클럭으로 발생되는 제2 타이밍 신호, 및 콘트롤 데이터를 포함한 콘트롤 신호를 출력하는 타이밍 콘트롤러, 인터페이스 배선들을 통해 상기 콘트롤 신호를 입력 받아 출력 신호를 발생하고, 및 상기 레벨 시프터의 출력 신호가 입력되는 시프트 레지스터를 이용하여 상기 게이트 라인들에 게이트 신호를 공급하는 게이트 구동부를 포함한다.

본 발명의 레벨 시프터 인터페이스는 레벨 시프터의 모든 동작을 제어하고 매 수평 기간마다 업데이트가 가능한 콘트롤 신호를 최소한의 배선 개수를 통해 전송한다.

본 발명의 레벨 시프터 인터페이스를 통해 레벨 시프터의 출력 신호에서 시프트 방향, 전압 변조, 시프트 여부, 점프 여부 등을 제어하기 위한 콘트롤 데이터가 하나 또는 두 개의 배선으로 전송될 수 있다. 따라서, 본 발명의 레벨 시프터 인터페이스는 어떠한 게이트 신호 파형이더라도 최소한의 배선들로 전송되는 콘트롤 신호로 제어할 수 있다.

나아가, 본 발명은 레벨 시프터 인터페이스에 필요한 배선 개수를 최소화함으로써 타이밍 콘트롤러와 레벨 시프터 각각의 핀(pin) 수를 줄이고, FFC와 커넥터의 핀수 및 크기를 줄일 수 있으며, 콘트롤 보드와 소스 보드의 크기를 줄일 수 있다.

도 1은 본 발명의 실시예에 따른 표시장치를 보여 주는 블록도이다.
도 2는 게이트 구동회로의 시프트 레지스터를 개략적으로 보여 주는 도면이다.
도 3a 및 도 3b는 레벨 시프터 인터페이스 배선들을 보여 주는 도면들이다.
도 4는 레벨 시프터 인터페이스 배선들을 통해 연결된 타이밍 콘트롤러와 레벨 시프터를 보여 주는 블록도이다.
도 5는 타이밍 콘트롤러로부터 출력되는 게이트 콘트롤 신호의 일 예를 보여 주는 파형도이다.
도 6a 내지 도 7b는 레벨 시프터 인터페이스 배선들을 자세히 보여 주는 도면들이다.
도 8은 레벨 시프터로부터 출력되는 시프트 클럭들을 보여 주는 파형도이다.
도 9는 시프트 클럭들의 순방향 및 역방향 시프트의 예를 보여 주는 파형도이다.
도 10은 유기 발광 다이오드 표시장치에서 외부 보상 회로에 연결된 픽셀 회로의 일 예를 보여 주는 파형도이다.
도 11은 레벨 시프터 인터페이스에서 타이밍 콘트롤러와 레벨 시프터 구성을 개략적으로 보여 주는 블록도이다.
도 12는 도 11에 도시된 레벨 시프터를 자세히 보여 주는 블록도이다.
도 13은 레지스터 어레이의 일 예를 보여 주는 도면이다.
도 14는 레벨 시프터의 출력 신호의 파형 생성 방법을 보여 주는 파형도이다.
도 15는 레벨 시프터의 회로 구성이 스캔 신호, 센스 신호 및 캐리 신호 별로 분리된 예를 보여 주는 도면이다.
도 16은 스캔 신호, 센스 신호 및 캐리 신호 각각의 온/오프 타이밍을 정의한 레지스터 데이터를 보여 주는 도면이다.
도 17은 레벨 시프터에서 스타트 펄스와 리셋 펄스를 발생하기 위한 회로 구성을 보여 주는 도면이다.
도 18은 스타트 펄스와 리셋 펄스 각각의 온/오프 타이밍을 정의한 레지스터 데이터를 보여 주는 도면이다.
도 19는 레벨 시프터에서 시프트 방향 신호를 발생하는 회로를 보여 주는 도면이다.
도 20은 시프트 방향 신호를 정의하는 레지스터 데이터를 보여 주는 도면이다.
도 21은 신호 발생부에서 시프트 방향 처리부를 부여 주는 회로도이다.
도 22는 레벨 시프터에서 게이트 펄스 변조를 위한 전압 변조 회로를 보여 주는 도면이다.
도 23은 레벨 시프터에서 클럭 시프트 및 포즈 처리 회로를 보여 주는 도면이다.
도 24는 클럭 시프트 및 포즈 신호를 정의하는 레지스터 데이터를 보여 주는 도면이다.
도 25는 CSP 제어부를 보여 주는 회로도이다.
도 26은 클럭 시프트 및 포즈를 보여 주는 파형도이다.
도 27은 시프트 및 점프 여부를 정의하는 레지스터 데이터를 보여 주는 도면이다.
도 28은 레벨 시프터 출력 신호의 시프트 및 점프 예를 보여 주는 파형도이다.
도 29는 레벨 시프터에서 클럭 시프트 및 점프 처리 회로를 보여 주는 도면이다.
도 30은 RT 제어부를 보여 주는 회로도이다.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.

본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명은 도면에 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 실질적으로 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.

본 발명 상에서 언급된 "구비한다", "포함한다", "갖는다", "이루어진다" 등이 사용되는 경우 ' ~ 만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수로 해석될 수 있다.

구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.

위치 관계에 대한 설명일 경우, 예를 들어, ' ~ 상에', ' ~ 상부에', ' ~ 하부에', ' ~ 옆에' 등으로 두 구성요소들 간에 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 그 구성요소들 사이에 하나 이상의 다른 구성 요소가 개재될 수 있다.

구성 요소들을 구분하기 위하여 제1, 제2 등이 사용될 수 있으나, 이 구성 요소들은 구성 요소 앞에 붙은 서수나 구성 요소 명칭으로 그 기능이나 구조가 제한되지 않는다. 특허청구범위는 필수 구성 요소를 중심으로 기재되기 때문에 특허청구범위의 구성 요소 명칭 앞에 붙은 서수와 실시예의 구성 요소 명칭 앞에 붙은 서수가 일치되지 않을 수 있다.

이하의 실시예들은 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하며, 기술적으로 다양한 연동 및 구동이 가능하다. 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시 가능할 수도 있다.

본 발명의 레벨 시프터 인터페이스는 원하는 게이트 신호 출력을 얻기 위하여 타이밍 콘트롤러로부터 발생되는 게이트 콘트롤 신호를 레벨 시프터로 전송하는 토폴로지(Topology)와 프로토콜(Protocol)을 포함한다.

본 발명의 표시장치는 액정표시장치(Liquid Crystal Display, LCD), 유기 발광 다이오드 표시장치(Organic Light Emitting Display, OLED Display) 등 게이트 신호가 필요한 어떠한 평판 표시장치로도 구현될 수 있다.

이하, 첨부된 도면을 참조하여 본 발명의 다양한 실시예들을 상세히 설명한다.

도 1은 본 발명의 실시예에 따른 표시장치를 보여 주는 블록도이다.

도 1을 참조하면, 본 발명의 실시예에 따른 표시장치는 표시패널(100)과, 표시패널 구동회로를 포함한다.

표시패널(100)은 입력 영상의 픽셀 데이터를 표시하는 픽셀 어레이(AA)를 포함한다. 픽셀 어레이(AA)의 픽셀들에 입력 영상의 픽셀 데이터가 표시된다. 픽셀 어레이 (AA)는 다수의 데이터 라인들(DL), 데이터 라인들(DL)과 교차되는 다수의 게이트 라인들(GL), 및 매트릭스 형태로 배치되는 픽셀들을 포함한다. 픽셀들의 배치 형태는 매트릭스 형태 이외에도 동일한 색을 발광하는 픽셀을 공유하는 형태, 스트라이프 형태, 다이아몬드 형태 등 다양하게 형성될 수 있다.

픽셀 어레이(AA)의 해상도가 n*m 일 때, 픽셀 어레이(AA)는 n 개의 픽셀 컬럼(Column)과, 픽셀 컬럼과 교차되는 m 개의 픽셀 라인들(L1~Lm)을 포함한다. 픽셀 컬럼은 y축 방향을 따라 배치된 픽셀들을 포함한다. 픽셀 라인은 x축 방향을 따라 배치된 픽셀들을 포함한다. 1 수평 기간(1H)은 1 프레임 기간을 m 개의 픽셀 라인(L1~Lm) 개수로 나눈 시간이다. 1 수평 기간(1H)에 1 픽셀 라인의 픽셀들에 픽셀 데이터가 기입된다.

픽셀들 각각은 컬러 구현을 위하여 적색 서브 픽셀, 녹색 서브 픽셀, 청색 서브 픽셀로 나뉘어질 수 있다. 픽셀들 각각은 백색 서브 픽셀을 더 포함할 수도 있다. 서브 픽셀(101)들 각각은 픽셀 회로를 포함한다. 픽셀 회로는 픽셀 전극, 다수의 TFT들(Thin Film Transistor), 및 커패시터를 포함한다. 픽셀 회로는 데이터 라인(DL)과 게이트 라인(GL)에 연결된다. 도 1에서 원 안에 표시된 "D1 ~ D3"은 데이터 라인들이고, "Gn-2 ~ Gn"은 게이트 라인들이다.

표시패널(100) 상에 터치 센서들이 배치될 수 있다. 터치 입력은 별도의 터치 센서들을 이용하여 센싱되거나 픽셀들을 통해 센싱될 수 있다. 터치 센서들은 온-셀(On-cell type) 또는 애드 온 타입(Add on type)으로 표시패널의 화면 상에 배치되거나 픽셀 어레이에 내장되는 인-셀(In-cell type) 터치 센서들로 구현될 수 있다.

표시패널 구동회로는 데이터 구동부(110), 게이트 구동부(120), 및 이 구동 회로들(110, 120)의 동작 타이밍을 제어하기 위한 타이밍 콘트롤러(130)를 포함한다. 표시패널 구동회로는 타이밍 콘트롤러(Timing controller, TCON)(130)의 제어 하에 입력 영상의 데이터를 표시패널(100)의 픽셀들에 기입한다.

데이터 구동부(110)는 매 프레임 마다 타이밍 콘트롤러(130)로부터 디지털 신호로 수신되는 입력 영상의 픽셀 데이터(V-DATA)를 아날로그 감마 보상 전압으로 변환하여 데이터 신호를 출력한다. 데이터 구동부(110)는 데이터 신호를 데이터 라인들(DL)에 공급한다. 데이터 구동부(110)는 디지털 신호를 아날로그 감마 보상 전압으로 변환하는 디지털 아날로그 컨버터(Digital to Analog Converter, 이하 "DAC"라 함)를 이용하여 데이터 전압을 출력한다. 데이터 구동부(110)는 도 3a 및 도 3b에 도시된 소스 드라이브 IC(110a)에 집적될 수 있다. 소스 드라이브 IC(110a)는 COF(Chip on film) 상에 실장되어 소스 PCB(152)와 표시패널(100) 사이에 연결될 수 있다.

유기 발광 다이오드 표시장치의 경우, 서브 픽셀들(101) 각각은 발광 소자인 유기 발광 다이오드(Organic Light Emitting Diode: 이하, "OLED"라 함)를 구동하는 구동 소자를 포함한다. 구동 소자는 트랜지스터로 구현된다. 구동 소자는 모든 픽셀들 간에 그 전기적 특성이 균일하여야 하지만 공정 편차와 소자 특성 편차로 인하여 픽셀들 간에 차이가 있을 수 있고 디스플레이 구동 시간의 경과에 따라 변할 수 있다. 이러한 구동 소자의 전기적 특성 편차를 보상하기 위해, 유기발광 표시장치에 내부 보상 회로 또는 외부 보상 회로가 적용될 수 있다. 내부 보상 회로는 구동 소자의 전기적 특성에 따라 변하는 구동 소자의 문턱 전압(Vth)을 샘플링하고 그 문턱 전압(Vth) 만큼 구동 소자의 게이트-소스간 전압을 보상한다.

외부 보상 회로는 서브 픽셀들(101) 각각에 연결된 센싱 회로를 이용하여 구동 소자의 문턱 전압 변화에 따라 변하는 서브 픽셀의 전류 또는 전압을 실시간 센싱하고, 센싱 결과(S-DATA)를 바탕으로 외부 회로에서 입력 영상의 픽셀 데이터를 변조함으로써 서브 픽셀들간 구동 소자의 문턱 전압 편차와 문턱 전압의 경시 변화를 보상한다. 센싱 결과(S-DATA)는 디지털 신호로 변환되어 타이밍 콘트롤러(130)로 전송되고, 타이밍 콘트롤러(130) 내의 보상 회로에서 센싱 결과(S-DATA)에 따라 선택된 보상값으로 입력 영상의 픽셀 데이터가 변조된다.

게이트 구동부(120)는 표시패널(100)에서 영상이 표시되는 않는 베젤 영역(BZ)에 형성될 수 있다. 게이트 구동부(120)는 레벨 시프터(140)로부터 수신된 게이트 콘트롤 신호(GDC)를 입력 받아 게이트 신호를 발생하여 게이트 라인들(GL)에 공급한다. 게이트 라인들(GL)에 인가되는 게이트 신호는 서브 픽셀들의 스위치 소자를 턴-온(turn-on)시켜 데이터 전압이 충전되는 픽셀들을 선택한다. 게이트 구동부(120)는 시프트 레지스터를 이용하여 게이트 신호를 시프트한다.

게이트 구동부(120)로부터 출력되는 게이트 신호는 스캔 신호(SCAN), 센서 신호(SENSE), 발광 제어 신호(EM) 등을 포함할 수 있다. 센서 신호(SENSE)는 도 10의 예와 같이 구동 소자와 외부 보상 회로의 센싱부 사이에 연결된 스위치 소자의 온/오프를 제어한다. 이 스위치 제어 신호는 센스 신호(SENSE)에 따라 턴-온되어 구동 소자로부터의 전류 또는 전압이 센싱부에 전달되도록 한다.

타이밍 콘트롤러(130)는 호스트 시스템(200)으로부터 입력 영상의 픽셀 데이터와, 그와 동기되는 타이밍 신호를 수신한다. 타이밍 콘트롤러(130)에 수시되는 입력 영상의 픽셀 데이터는 디지털 신호이다. 타이밍 신호는 수직 동기신호(Vsync), 수평 동기신호(Hsync), 클럭 신호(DCLK) 및 데이터 인에이블신호(DE) 등을 포함한다. 데이터 인에이블신호(DE)를 카운트하는 방법으로 수직 기간과 수평 기간을 알 수 있기 때문에 수직 동기신호(Vsync)와 수평 동기신호(Hsync)는 생략될 수 있다.

호스트 시스템(200)은 TV(Television), 셋톱박스, 네비게이션 시스템, 개인용 컴퓨터(PC), 홈 시어터, 모바일 기기, 웨어러블 기기 중 어느 하나일 수 있다. 모바일 기기와 웨어러블 기기에서 데이터 구동부(110), 타이밍 콘트롤러(130), 레벨 시프터(140) 등은 하나의 드라이브 IC에 집적될 수 있다.

타이밍 콘트롤러(130)는 입력 프레임 주파수를 i 배 체배하여 입력 프레임 주파수×i(i는 0 보다 큰 양의 정수) Hz의 프레임 주파수로 표시패널 구동부(110, 120)의 동작 타이밍을 제어할 수 있다. 입력 프레임 주파수는 NTSC(National Television Standards Committee) 방식에서 60Hz이며, PAL(Phase-Alternating Line) 방식에서 50Hz이다.

타이밍 콘트롤러(130)는 호스트 시스템(200)으로부터 수신된 타이밍 신호를 바탕으로 데이터 구동부(110)를 제어하기 위한 데이터 타이밍 제어 신호(DDC)와, 레벨 시프터(140)를 제어하기 위한 게이트 콘트롤 신호를 발생한다.

레벨 시프터(140)는 타이밍 콘트롤러(130)로부터 디지털 신호로 수신된 게이트 콘트롤 신호의 하이 레벨 전압(high level voltage)을 게이트 온 전압(VGH)으로 변환하고, 게이트 제어 신호의 로우 레벨 전압(low level voltage)을 게이트 오프 전압(VGL)으로 변환하여 게이트 콘트롤 신호(GDC)를 발생한다. 서브 픽셀들에 형성된 스위치 소자 즉, TFT는 게이트 신호의 게이트 온 전압(VGH)에 따라 턴-온되고 게이트 오프 전압에 따라 턴-오프된다.

레벨 시프터(140)로부터 출력된 게이트 콘트롤 신호(GDC)는 스타트 펄스(Gate Start Pulse, VST), 리셋 펄스(Reset pulse, RST), 시프트 클럭(GCLK), 캐리 신호(CAR), 게이트 온 전압(VGH), 게이트 오프 전압(VGL) 등을 포함한다. 레벨 시프터(140)는 타이밍 콘트롤러(130)로부터 입력된 스타트 펄스(VST), 리셋 펄스(RST), 시프트 클럭(GCLK) 각각의 전압을 게이트 온 전압(VGH)과 게이트 오프 전압(VGL)으로 변환하여 입력 신호의 전압 보다 큰 전압의 출력 신호를 발생한다.

레벨 시프터(140)로부터 출력되는 스타트 펄스(VST), 시프트 클럭(GCLK), 캐리 신호(CAR) 각각은 게이트 온 전압(VGH)과 게이트 오프 전압(VGL) 사이에서 스윙한다. 스타트 펄스(VST)는 매 프레임 기간마다 프레임 기간의 초기에 1회 발생되어 게이트 구동부(120)의 시프트 레지스터의 스타트 타이밍을 제어한다.

리셋 펄스(RST)는 게이트 구동부(120)의 시프트 레지스터를 구성하는 모든 스테이지들의 Q 노드를 동시에 방전하여 시프트 레지스터를 초기화한다. 스타트 펄스(VST)는 매 프레임 기간 마다 게이트 구동부(120)의 스타트 타이밍을 제어한다. 클럭(CLK)은 게이트 구동부(120)로부터 출력되는 게이트 신호의 시프트 타이밍(shift timing)을 제어한다.

레벨 시프터(140)는 레지스터 어드레스가 지시하는 주소에 저장된 레지스터 데이터에 따라 출력 신호의 시프트 방향, 출력 신호의 전압 변조, 출력 신호의 시프트 여부, 출력 신호의 점프 여부 중 적어도 하나를 처리할 수 있다.

도 2는 게이트 구동부(120)의 시프트 레지스터를 개략적으로 보여 주는 도면이다. 게이트 구동부(120)의 시프트 레지스터는 도 2에 도시된 바와 같이 배선들을 통해 종속적으로 연결된 스테이지들(SR(n-1)~SR(n+2))을 포함한다.

스테이지들(SR(n-1)~SR(n+2)) 각각은 Q 노드와 QB 노드를 충방전하는 제어부와, Q 노드 전압에 따라 게이트 라인을 충전하여 게이트 신호의 파형을 라이징(rising) 시키고 QB 노드 전압에 따라 게이트 라인을 방전시키는 버퍼를 포함한다.

시프트 레지스터는 스타트 펄스(VST) 또는 캐리 신호(CAR)를 입력 받고 클럭(CLK) 타이밍에 맞추어 출력 신호(OUT(n-1))~OUT(n+2))를 발생한다. 캐리 신호(CAR)는 이전 스테이지로부터 출력되거나, 타이밍 콘트롤러(130)로부터 출력된 게이트 타이밍 신호의 캐리 데이터로부터 발생되어 원하는 위치의 스테이지에 입력될 수 있다.

대화면 표시장치에서 소스 PCB들(152)이 두 개로 분리될 수 있다. 도 3a 및 도 3b는 대화면 표시장치에서 레벨 시프터 인터페이스에 필요한 배선들을 보여 주는 도면들이다.

도 3a 및 도 3b를 참조하면, 콘트롤 보드(150)는 가요성 회로 기판 예를 들어, FFC(Flexible Flat Cable, 151)와 커넥터(151a)를 통해 제1 및 제2 소스 PCB들(152, 153)에 연결될 수 있다. 소스 드라이브 IC들(110a)은 소스 PCB들(152, 153)과 표시패널(100) 사이에 연결된다.

타이밍 콘트롤러(130)와 레벨 시프터(140)는 도 3a에 도시된 바와 같이 콘트롤 보드(150) 상에 실장될 수 있다. 이 경우, 레벨 시프터(140)의 입력 단자들은 콘트롤 보드(150) 상에 형성된 배선들을 통해 타이밍 콘트롤러(130)에 연결된다. 레벨 시프터(140)의 출력 단자들을 FFC(151), 소스 PCB(152), COF(110b) 및 표시패널(100) 상의 게이트 구동부(120)를 연결하는 배선들을 통해 게이트 구동부(120)에 연결된다.

레벨 시프터(140)는 소스 PCB들(152, 143) 각각에 실장될 수 있다. 이 경우, 레벨 시프터(140)는 제1 소스 PCB(152)에 실장된 제1 레벨 시프터(141)와, 제2 소스 PCB(153)에 실장된 제2 레벨 시프터(142)를 포함한다. 레벨 시프터들(141, 142)의 입력 단자들은 콘트롤 보드(150), FFC(151) 및 소스 PCB(152, 153)를 연결하는 배선들을 통해 타이밍 콘트롤러(130)에 연결된다. 레벨 시프터들(141, 142)의 출력 단자들을 소스 PCB(152, 153), COF(110b) 및 표시패널(100) 상의 게이트 구동부(120)를 연결하는 배선들을 통해 게이트 구동부(120)에 연결된다.

도 4는 레벨 시프터 인터페이스 배선들(41, 42, 43)을 통해 연결된 타이밍 콘트롤러(130)와 레벨 시프터(140)를 보여 주는 블록도이다. 도 5는 타이밍 콘트롤러(130)로부터 출력되는 게이트 콘트롤 신호의 일 예를 보여 주는 파형도이다.

도 4 및 도 5를 참조하면, 타이밍 콘트롤러(130)는 게이트 콘트롤 신호를 레벨 시프터(140)에 공급한다.

게이트 콘트롤 신호는 레벨 시프터 인터페이스 배선들(41, 42, 43)을 통해 레벨 시프터(140)로 전송된다. 레벨 시프터 인터페이스 배선들(41, 42, 43)은 제1 타이밍 신호(CTRL1)이 전송되는 제1 배선(41), 제2 타이밍 신호(CTRL2)가 전송되는 제2 배선(42), 및 게이트 콘트롤 데이터(GDATA)가 전송되는 제3 배선(43)을 포함한다. 제3 배선(43)은 하나 또는 두 개의 배선을 포함한다. 데이터 전송 속도가 빠른 경우, 제3 배선(43)은 하나의 배선만으로 구현될 수 있다. 게이트 콘트롤 데이터가 두 개의 배선들(43)로 병렬로 전송되면 데이터 전송 속도가 느리더라도 데이터 전송량을 증가할 수 있다. 따라서, 게이트 콘트롤 신호를 전송하기 위하여 타이밍 콘트롤러(130)와 레벨 시프터(140) 사이에서 필요한 배선 개수가 3~4 개 정도로 감소된다.

게이트 콘트롤 데이터가 차동 신호(differential signal)로 전송되면 TTL(Transistor-Transistor Logic) 신호에 비하여 데이터 전송 속도를 훨씬 높일 수 있다. 이 경우, 한 쌍의 배선들로 차동 신호가 전송되므로 제3 배선(43)이 두 개 필요하다.

제1 타이밍 신호(CTRL1)는 수평 동기신호(Hsync) 또는 데이터 인에이블 신호(DE)일 수 있다. 제1 타이밍 신호(CTRL1)의 1 펄스 주기는 1 수평 기간(1H)이다.

게이트 구동부(120)로부터 출력되는 게이트 신호의 파형은 레벨 시프터(140)의 출력 파형 즉, 시프트 클럭(GCLK)에 따라 결정된다. 레벨 시프터(140)로부터 출력되는 시프트 클럭(GCLK)이 게이트 콘트롤 데이터(GDATA)에 따라 변경되면 게이트 구동부(120)의 시프트 레지스터를 통해 다음 수평 기간에 적용된다.

레벨 시프터(140)의 출력 파형은 미리 설정된 온 타이밍에 라이징(rising)되고, 미리 설정된 오프 타이밍에 폴링(falling)되어 다음 수평 기간에 레벨 시프터(140)로부터 출력되어 게이트 라인에 공급된다. 레벨 시프터(140)의 출력 파형의 라이징 타임(rise time), 폴링 타임(fall time), 펄스폭, 전압 등은 매 수평 기간마다 업데이트된다. 따라서, 게이트 구동부(120)로부터 출력되는 게이트 신호의 파형은 레벨 시프터(140)로부터의 시프트 클럭(GCLK)이 입력된 후 1 수평 기간 뒤에 반영되고, 매 수평 기간마다 업데이트되어 1 수평 기간 단위로 변경될 수 있다.

제2 타이밍 신호(CTRL2)는 제1 타이밍 신호(CTRL1) 보다 주파수가 훨씬 높은 클럭(CLK)일 수 있다. 레벨 시프터(140)로부터 출력되는 시프트 클럭(GCLK) 의 라이징 타임, 폴링 타임 등은 레벨 시프터(140)의 레지스터(Register) 데이터에 따라 정의된다. 레벨 시프터(140)는 매 수평 기간마다 클럭(CLK)을 카운트하여 카운트 누적값이 레지스터 데이터에서 정의된 값에 도달할 때 게이트 신호를 라이징시키고 폴링시켜 게이트 신호 파형을 발생한다.

게이트 콘트롤 데이터(GDATA)는 레벨 시프터(140)의 모든 동작을 제어하기 위하여 필요한 제어 정보를 지시하는 레지스터 어드레스들(Register Address)을 포함한다. 레지스터 어드레스는 기본 파형 정보, 옵션 정보(option, OPT), 콘트롤 정보(control, CRL), 클럭 정보(ICLK) 등이 저장된 레벨 시프터(140)의 레지스터를 지시한다. 기본 파형 정보는 시프트 클럭 파형의 온/오프 타이밍 정보를 포함할 수 있다. 옵션 정보(OPT)는 L(L은 2 이상의 양의 정수) bit 데이터로 발생되어 출력 신호의 시프트 방향(DIR), 게이트 펄스 변조(GPM), 출력 신호의 시프트 여부, 출력 신호의 점프 여부 등의 옵션 정보를 정의한다. 콘트롤 정보(CRL)는 M(M은 2 이상의 양의 정수) bit 데이터로 발생되어 스타트 펄스(VST), 리셋 펄스(RST) 등의 콘트롤 신호에 관한 정보를 포함한다. 클럭 정보(ICLK)는 N(N은 2 이상의 양의 정수) bit 데이터로 발생되어 레벨 시프터(140)의 클럭 출력 단자들 각각으로부터 출력되는 시프트 클럭(GCLK)을 지시한다.

레벨 시프터(140)로부터 출력되는 게이트 콘트롤 신호(GDC)는 다수의 제4 배선들(44)을 통해 게이트 구동부(120)로 전송되는 콘트롤 신호(CTR)과, 다수의 제5 배선들(45)을 통해 게이트 구동부(120)로 전송되는 시프트 클럭(GCLK)을 포함한다.

도 6a 내지 도 7b는 레벨 시프터 인터페이스 배선들을 자세히 보여 주는 도면들이다.

도 6a 및 도 6b를 참조하면, 제1 레벨 시프터(141)는 제1 소스 PCB(152) 상에 실장되고, 제2 레벨 시프터(142)는 제2 소스 PCB(153) 상에 실장된다. 타이밍 신호들(CTRL1, CTRL2)을 전송하기 위한 제1 및 제2 배선들(41, 42)은 제1 및 제2 레벨 시프터(141, 142)에 공통으로 연결된다.

제1 및 제2 레벨 시프터(141, 142)로부터 출력되는 게이트 신호가 동일한 파형으로 동시에 출력된다면, 도 6a에 도시된 바와 같이 제3 배선(43)도 제1 및 제2 레벨 시프터들(141, 142)에 공통으로 연결된다. 따라서, 레벨 시프터 인터페이스 배선들(41, 42, 43) 각각은 도 6a에서 타이밍 콘트롤러(130)와 레벨 시프터들(141, 142) 사이에서 “T”자 형태의 배선들로 형성된다.

표시패널(100) 상에서 분리된 게이트 구동부들(120) 각각이 독립적으로 구동될 필요가 있다. 이 경우, 제1 및 제2 레벨 시프터(141, 142)가 독립적으로 제어될 수 있다. 제1 및 제2 레벨 시프터(141, 142)로부터 출력되는 게이트 신호가 서로 다르거나 출력 타이밍이 다를 때 옵션 정보(option, OPT), 콘트롤 정보(cont rol, CRL), 클럭 정보(ICLK) 중 적어도 하나 이상이 레벨 시프터별로 다르게 될 수 있다. 이 경우, 제1 레벨 시프터(141)에 연결된 제3 배선(43)과, 제2 레벨 시프터(142)에 연결된 제3 배선(43)이 도 6b에 도시된 바와 같이 분리된다.

레벨 시프터(140, 141)의 출력 채널 수가 많이 필요할 수 있다. 이 경우, 도 7a 및 도 7b에 도시된 바와 같이 소스 PCB들(152, 153) 각각에 두 개의 레벨 시프터들(141A, 141B, 142A, 142B)가 실장될 수 있다.

도 7a 및 도 7b를 참조하면, 제1 및 제2 배선들(41, 42)은 네 개의 레벨 시프터들(141, 142)에 공통으로 연결된다. 제3 배선(43)은 도 7a에 도시된 바와 같이 레벨 시프터들(141A, 141B, 1142A, 142B)에 공통으로 연결될 수 있다.

표시패널 상에서 분리된 게이트 구동부들(120) 각각이 독립적으로 구동될 필요가 있다. 이 경우에, 제1A 및 제1B 레벨 시프터들(141A, 141B)에 연결된 제3 배선(43)과, 제2A 및 제2B 레벨 시프터들(142A, 142B)에 연결된 제3 배선(43)이 도 7b에 도시된 바와 같이 분리된다.

도 8은 레벨 시프터(140)로부터 출력되는 시프트 클럭들(GCLK)을 보여 주는 파형도이다. 도 9는 시프트 클럭들의 순방향 및 역방향 시프트의 예를 보여 주는 파형도이다. 도 8 및 도 9에서 “GCLK1”은 레벨 시프터(140)의 제1 클럭 출력 단자로부터 출력되는 제1 시프트 클럭이다. “GCLK2”은 레벨 시프터(140)의 제2 클럭 출력 단자로부터 출력되는 제2 시프트 클럭이다. “GCLK(n)”은 레벨 시프터(140)의 제n 클럭 출력 단자로부터 출력되는 제n 시프트 클럭이다.

도 8을 참조하면, 레벨 시프터(140)는 타이밍 콘트롤러(130)의 제어 하에 시프트 클럭(GCLK1~GCLK3)의 위상을 시프트할 수 있다. 시프트 클럭(GCLK1~GCLK3)은 (A)와 같이 중첩되지 않고 시프트되거나 (B)와 같이 일부 중첩되면서 시프트될 수 있다. 또한, 레벨 시프터(140)는 타이밍 콘트롤러(130)의 제어 하에 시프트 클럭(GCLK)의 전압을 변경할 수 있다. 예를 들어, 게이트 펄스 변조(Gate pulse modulation)이 적용되는 게이트 신호를 게이트 라인에 공급하기 위하여, 레벨 시프터(140)는 (C)와 같이 시프트 클럭(GCLK1~GCLK3)의 폴링 에지(falling edge)에서 게이트 온 전압(VGH)을 VGH'로 낮게 조정할 수 있다.

도 9를 참조하면, 레벨 시프터(140)는 타이밍 콘트롤러(130)의 제어 하에 시프트 클럭(GCLK)의 시프트 방향을 변경할 수 있다. 도 9의 (A)는 시프트 클럭이 GCLK1, GCLK2, GCLK3 순으로 순방향(Forward) 시프트되는 예이다. 도 9의 (B)는 시프트 클럭이 GCLK(n), GCLK(n-1), GCLK(n-2) 순으로 역방향(Reverse) 시프트되는 예이다.

도 10은 유기 발광 다이오드 표시장치에서 외부 보상 회로에 연결된 픽셀 회로의 일 예를 보여 주는 도면들이다.

도 10을 참조하면, 픽셀 회로는 OLED를 구동하기 위한 구동 소자(DT), 커패시터(C), 스위치 소자(T1, T2) 등을 포함한다. 구동 소자(DT)와 스위치 소자(T1, T2)는 TFT로 구현될 수 있다. 이 픽셀 회로에는 EVDD, EVSS, Vref 등의 픽셀 구동 전원이 입력된다. 픽셀 회로에 인가되는 게이트 신호는 스캔 신호(SCAN)와 센스 신호(SENSE)를 포함한다. 레벨 시프터(140)는 타이밍 콘트롤러(130)의 제어 하에 도 10에 도신된 게이트 신호(SCAN, SENSE)를 발생할 수 있다.

제1 스위치 소자(T1)는 스캔 신호(SCAN)에 응답하여 데이터 라인(DL)으로부터의 데이터 전압(Vdata)을 구동 소자(DT)의 게이트에 인가한다. 제2 스위치 소 자(T2)는 센스 신호(SENSE)에 응답하여 소정의 기준 전압(Vref)을 인가하고, 구동 소자(DT)의 소스와 외부 보상 회로의 센싱부 간의 전류 패스(current path)를 스위칭하여 게이트-소스간 전압(Vgs)에 따라 변하는 구동 소자(DT)의 소스 전압 또는 전류를 센싱부에 공급한다.

도 11은 레벨 시프터 인터페이스에서 타이밍 콘트롤러(130)와 레벨 시프터(140)의 구성을 개략적으로 보여 주는 블록도이다.

도 11을 참조하면, 타이밍 콘트롤러(130)의 게이트 제어부는 신호 발생부(131)와 신호 전송부(132)를 포함한다. 신호 발생부(131)는 제1 타이밍 신호(CTRL1), 제2 타이밍 신호(CTRL2), 및 게이트 콘트롤 데이터(GDATA)를 발생한다. 이하, 제1 타이밍 신호(CTRL1)를 수평 동기신호(Hsyc)로, 제2 타이밍 신호(CTRL2)를 클럭(CLK)으로 각각 설명한다. 신호 전송부(132)는 제1 내지 제3 배선들(41, 42, 43)을 통해 게이트 콘트롤 신호(Hsync, CLK, GDATA)를 레벨 시프터(140)로 전송한다. 레벨 시프터(140)에 전송되는 게이트 콘트롤 데이터(GDATA)는 직렬 신호이다.

레벨 시프터(140)는 신호 수신부(210), 데이터 분류부(220), 파형 발생부(230), 및 출력 버퍼(240)를 포함한다. 신호 수신부(210)는 제1 내지 제3 배선들(41, 42, 43)을 통해 타이밍 콘트롤러(130)로부터 게이트 콘트롤 신호(Hsync, CLK, GDATA)를 수신한다. 신호 수신부(210)는 직렬 데이터로 수신된 게이트 콘트롤 데이터(GDATA)를 병렬 데이터로 변환하고, 게이트 콘트롤 데이터(GDATA)에 따라 미리 설정된 레지스터 데이터를 선택하여 데이터 분류부(220)에 제공한다.

데이터 분류부(220)는 신호 수신부(210)로부터 입력된 레지스터 데이터를 기본 파형 정보, 옵션 정보(OPT), 콘트롤 정보(CRL) 및 클럭 정보(ICLK)에 맞게 분류한다. 파형 발생부(230)는 데이터 분류부(220)로부터 입력되는 레지스터 데이터에 따라 게이트 신호 파형, 옵션 신호, 콘트롤 신호 등을 발생한다.

출력 버퍼(240)는 파형 발생부(230)로부터 수신된 게이트 신호 파형의 하이 레벨 전압을 게이트 온 전압(VGH)으로 변환하고, 게이트 신호 파형의 로우 레벨 전압을 게이트 오프 전압(VGL)으로 변환한다. 따라서, 출력 버퍼(240)는 파형 발생부(230)의 출력 신호 전압을 게이트 온 전압(VGH)과 게이트 오프 전압(VGL) 사이의 전압으로 변환한다. 출력 버퍼(240)로부터 출력된 게이트 콘트롤 신호(OUT1~OUTn)는 게이트 구동부(120)로 전송된다.

도 12는 레벨 시프터(140)를 자세히 보여 주는 블록도이다. 도 13은 레지스터 어레이의 일 예를 보여 주는 도면이다. 도 14는 레벨 시프터의 출력 신호의 파형 생성 방법을 보여 주는 파형도이다.

도 12 내지 도 14를 참조하면, 신호 수신부(210)는 인터페이스 수신 처리부(211)와 레지스터 어레이(212)를 포함한다. 인터페이스 수신 처리부(211)는 게이트 콘트롤 신호(Hsync, CLK, GDATA)를 수신하고 직렬 데이터로 수신된 게이트 콘트롤 데이터(GDATA)를 병렬 데이터로 변환한다. 인터페이스 수신 처리부(211)는 타이밍 콘트롤러(130)로부터 수신된 초기화 신호에 따라 초기화될 수 있다. 초기화 신호는 게이트 콘트롤 데이터(GDATA)가 전송되는 제3 배선(43)을 통해 인터페이스 수신 처리부(211)로 전송될 수 있다.

레지스터 어레이(212)는 기본 파형 정보, 옵션 정보(OPT), 콘트롤 정보(CRL) 및 클럭 정보(ICLK)에 관한 레지스터 데이터가 저장되어 있다.

도 13의 예에서, 레지스터 어드레스 01~30에는 스캔 신호(SCAN), 센스 신호(SENSE), 캐리 신호(CARRY) 각각의 제1 데이터(On Data)와 제2 데이터(Off Data)가 저장되어 있다. 제1 데이터(On data)는 파형의 온 타이밍(On timing)을 정의한다. 제2 데이터(Off data)는 파형의 오프 타이밍(Off timing)을 정의한다. 레지스터 어드레스 01~30에 저장된 레지스터 데이터에 따라 게이트 구동부(120)로부터 출력되는 스캔 신호(SCAN), 센스 신호(SENSE), 캐리 신호(CARRY) 각각의 온/오프 타이밍을 게이트 신호별로 독립적으로 제어할 수 있다. 도 2에 도시된 바와 같이 시프트 레지스터의 제n+2 스테이지(SR(n+2))에 인가되는 캐리 신호(CAR)는 이전 스테이지(SR(n+1))로부터 전달된 것이 아니라 레벨 시프터(140)에서 독립적으로 발생된 캐리 신호이다.

도 13의 레지스트 어레이에서, 레지스터 어드레스 101~100+m에 콘트롤 정보에 관한 레제시터 데이터가 저장되어 있다.

인터페이스 수신 처리부(211)로부터 출력된 게이트 콘트롤 데이터(GDATA)는 다수의 레지스터 어드레스(Register Address)를 포함한다. 게이트 콘트롤 데이터(GDATA)는 타이밍 콘트롤러(130)에 의해 매 수평 기간 마다 동일값 또는 다른값으로 업데이트될 수 있다. 1 수평 기간(1H)에 수신된 레지스터 어드레스들 각각은 레지스터 데이터가 저장된 메모리 주소이다. 레지스터 어레이(212)는 레지스터 어드레스들이 입력되면 그 어드레스에 저장된 레지스터 데이터를 출력한다.

데이터 분류부(220)는 레지스터 데이터를 분류한다. 레지스터 어드레스는 기본 파형 정보, 옵션 정보, 콘트롤 정보, 클럭 정보 등으로 분류될 수 있다. 도 12의 예에서, 데이터 분류부(220)는 제1 레지스터(221), 제2 레지스터(222), 및 제3 레지스터(223)를 포함할 수 있다.

제1 및 제2 레지스터(221, 222)는 시프트 클럭의 온/오프 타이밍을 정의하는 데이터를 입력 받아 파형 발생부(230)에 전달한다. 제1 레지스터(221)는 제1 데이터(On data)를 입력 받아 저장하고, 제1 데이터를 파형 발생부(230)에 전달한다. 제2 레지스터(222)는 제2 데이터(Off data)를 입력 받아 저장하고, 제2 데이터를 파형 발생부(230)에 전달한다. 파형 발생부(230)는 제1 데이터가 지시하는 온 타이밍에 시프트 클럭의 파형을 라이징시키고, 제2 데이터가 지시하는 오프 타이밍에 시프트 클럭의 파형을 떨어뜨린다. 제3 레지스터(223)는 콘트롤 정보(CRL)를 정의하는 제3 데이터를 입력 받아 파형 발생부(230)에 전달한다.

파형 발생부(230)는 제1 클럭 발생부(231), 제2 클럭 발생부(232), 콘트롤 신호 발생부(233), 신호 발생부(234)를 포함한다. 제1 클럭 발생부(231)는 매 수평 기간마다 클럭(CLK)을 카운트하여 그 카운트 값이 제1 데이터(On data)가 지시하는 제1 클럭 카운트값에 도달 할 때 제1 클럭을 발생한다. 제2 클럭 발생부(232)는 매 수평 기간마다 클럭(CLK)을 카운트하여 그 카운트 값이 제2 데이터(Off data)가 지시하는 제2 클럭 카운트값에 도달 할 때 제2 클럭을 발생한다. 콘트롤 신호 발생부(233)는 제3 데이터에 의해 정의된 콘트롤 신호를 발생한다. 도 14의 예에서, 제1 클럭 카운트값은 5이고, 제2 클럭 카운트값은 20이다.

신호 발생부(234)는 제1 클럭 발생부(231)로부터의 제1 클럭에 따라 출력 신호 파형을 라이징시키고 제2 클럭 발생부(232)로부터의 제2 클럭에 따라 출력 신호 파형을 폴링시킨다. 도 14의 예에서, 제1 출력 신호(A1)가 제1 클럭 카운트값이 5일 때 라이징되고, 제2 클럭 카운트값이 20일 때 폴링되는 예이다. 제1 출력 신호(A1)의 파형은 제1 클럭과 제2 클럭 사이에서 하이 레벨(H)로 발생되고, 제1 클럭 전과 제2 클럭 뒤에서 로우 레벨(L)로 발생된다.

출력 버퍼(240)는 도 14에 도시된 바와 같이 파형 발생부(230)로부터 입력되는 출력 신호의 전압을 게이트 온 전압(VGH)과 게이트 오프 전압(VGL)으로 변환한다. 출력 버퍼(240)는 출력 신호(A1)의 하이 레벨(H)을 게이트 온 전압(VGH)으로 변환하는 풀업 트랜지스터(Pull-up transistor, M1)와, 출력 신호(A1)의 로우 레벨(L)을 게이트 오프 전압(VGL)으로 변환하는 풀다운 트랜지스터(Pull-down transistor, M2)를 포함한다. 도 12 및 도 14에서 OUT1 ~ OUTn은 출력 버퍼(24)로부터 출력되는 출력 신호이다. 이 출력 신호는 게이트 구동부(120)에 입력되는 게이트 콘트롤 신호(GDC)이다.

레벨 시프터(140)의 데이터 분류부(220A~220C), 파형 발생부(230A~230C), 및 출력 버퍼(240A~240C)는 도 15에 도시된 바와 같이 스캔 신호(SCAN)용 게이트 콘트롤 신호(GDC), 센스 신호(SCAN)용 게이트 콘트롤 신호(GDC), 캐리 신호(CAR)용 게이트 콘트롤 신호(GDC) 별로 구성될 수 있다. 도 16에 도시된 바와 같이 레지스터 어레이에는 스캔 신호(SCAN), 센스 신호(SENSE), 캐리 신호(CAR) 별로 제1 데이터(On Data)와 제2 데이터(Off Data)가 설정되어 있다.

레벨 시프터(140)의 데이터 분류부(220D, 220E), 파형 발생부(230D, 230E), 및 출력 버퍼(240D, 240E)는 도 17에 도시된 바와 같이 스타트 펄스(VST), 리셋 펄스(RST) 등의 콘트롤 신호별로 구성될 수 있다. 도 18에 도시된 바와 같이 레지스터 어레이의 어드레스 51 ~ 70에는 스타트 펄스(VST)와 리셋 펄스(RST) 별로 제1 데이터(On Data)와 제2 데이터(Off Data)가 설정되어 있다.

도 19는 레벨 시프터(140)에서 시프트 방향 신호(DIR)를 발생하는 회로 구성을 보여 주는 도면이다. 도 20은 시프트 방향 신호(DIR)를 정의하는 레지스터 데이터를 보여 주는 도면이다. 도 21은 신호 발생부(234)에서 시프트 방향 처리부를 부여 주는 회로도이다.

도 19 내지 도 21을 참조하면, 데이터 분류부(220)는 시프트 방향을 정의하는 제1 옵션 데이터를 저장하는 레지스터(220F)를 더 포함한다. 파형 발생부(230)는 제1 옵션 데이터에 따라 시프트 방향 신호(DIR)를 발생하는 DIR 발생부(230F)를 더 포함한다. 제1 옵션 데이터는 도 20에 도시된 바와 같이 레지스터 어드레스 101에 설정될 수 있다. 제1 옵션 데이터가 1(High, H)일 때 순방향 시프트 방향이고, 제1 옵션 데이터가 0(Low, L)일 때 역방향 시프트 방향일 수 있다.

신호 발생부(234)는 도 21에 도시된 바와 같이 시프트 방향 신호(DIR)에 따라 출력 신호(A1~An)의 시프트 방향을 가변하기 위한 시프트 방향 처리부를 포함한다.

시프트 방향 처리부는 제1 및 제2 AND 게이트(181F, 181R), 시프트 레지스터(182), 및 인버터(inverter, 183)을 포함한다. 시프트 레지스터(182)는 종속적으로 연결되는 다수의 스테이지들(SR1~SRn)을 이용하여 클럭(CLK) 타이밍에 맞추어 입력 신호(IN)를 시프트한다.

제1 AND 게이트(181F)는 시프트 레지스터(182)의 제1 스테이지(SR1)에 연결되어 시프트 방향 신호(DIR)에 따라 입력 신호(IN)를 제1 스테이지(SR1)에 전달한다. 제2 AND 게이트(181R)는 시프트 레지스터(182)의 제n 스테이지(SRn)에 연결되어 시프트 방향 신호(DIR)에 따라 입력 신호(IN)를 제n 스테이지(SRn)에 전달한다.

제1 AND 게이트(181F)는 입력 신호(IN)와 시프트 방향 신호(DIR)를 입력 받아 그 논리곱 결과를 시프트 레지스터(182)의 제1 스테이지(SR1)에 입력한다. 제1 AND 게이트(181F)는 DIR = H 일 때 입력 신호(IN)를 시프트 레지스터(182)의 제1 스테이지(SR1)에 전달하여 순방향 시프트를 개시한다. DIR = L 일 때, 제1 AND 게이트(181F)는 입력 신호(IN)의 논리값에 관계 없이 제1 스테이지(SR1)에 0(Low, L)를 전달한다.

인버터(183)는 시프트 방향 신호(DIR)를 반전시켜 시프트 레지스터(182)의 제n 스테이지(SRn)에 전달한다. 제2 AND 게이트(181R)는 입력 신호(IN)와 시프트 방향 신호(DIR)를 입력 받아 그 논리곱 결과를 시프트 레지스터(182)의 제n 스테이지(SRn)에 입력한다. 시프트 방향 신호(DIR)가 DIR = L 일 때, 인버터(183)를 통해 제2 AND 게이트(181R)는 DIR = H이 입력된다. 따라서, DIR 발생부(230F)로부터 출력된 시프트 방향 신호(DIR)가 DIR = L 일 때 제2 AND 게이트(181R)는 입력 신호(IN)를 시프트 레지스터(181)의 제n 스테이지(SRn)에 전달하여 역방향 시프트를 개시한다.

시프트 방향 신호(DIR)가 DIR = H일 때 제1 스테이지(SR1)로부터 제n 스테이지(SRn) 순서로 입력 신호(IN)를 시프트하여 출력 버퍼(240)로 전달되는 출력 신호가 A1, A2,.. An 순서로 시프트된다. 반면에, 시프트 방향 신호(DIR)가 DIR = L일 때 제1 스테이지(SR1)로부터 제n 스테이지(SRn) 순서로 입력 신호(IN)를 시프트하여 출력 버퍼(240)로 전달되는 출력 신호가 A1, A2,.. An 순서로 시프트된다.

도 22는 레벨 시프터(140)에서 게이트 펄스 변조를 위한 전압 변조 회로를 보여 주는 도면이다.

도 22를 참조하면, 데이터 분류부(220)는 게이트 펄스 변조(GPM)를 정의하는 제2 옵션 데이터를 저장하는 레지스터(220G)를 더 포함한다.

파형 발생부(230)는 제2 옵션 데이터에 따라 GPM 데이터(B1~B3)를 출력하는 GPM 제어부(230G)와, GPM 데이터(B1~B3)에 대응하는 전압을 출력하는 전압 조정부(241)를 더 포함한다. 전압 조정부(241)는 DAC를 포함한다. 도 22에서, /B1는 B1의 반전 bit이고, /B2는 B2의 반전 bit이다. /B3는 B3의 반전 bit이다.

전압 조정부(241)로부터 출력된 전압(VGH')은 도 8의 (C)에 도시된 바와 같이 출력 버퍼(240)의 풀업 트랜지스터(M1)에 인가되어 출력 신호의 폴링 에지에서 게이트 온 전압(VGH)을 VGH'으로 낮춘다.

도 23은 레벨 시프터(140)에서 클럭 시프트 및 포즈 처리 회로를 보여 주는 도면이다. 도 24는 CSP 신호를 정의하는 레지스터 데이터를 보여 주는 도면이다. 도 25는 CSP 제어부를 보여 주는 회로도이다.

도 23 내지 도 25를 참조하면, 데이터 분류부(220)는 클럭 시프트 및 포즈를 정의하는 제3 옵션 데이터를 저장하는 레지스터(220H)를 더 포함한다. 파형 발생부(230)는 제3 옵션 데이터에 따라 CSP(Clock shift & pause) 신호를 출력하는 CSP 발생부(230H)를 더 포함한다. 신호 발생부(234)는 CSP 신호에 따라 출력 신호(A1~An)의 시프트 및 포즈를 처리하는 CSP 제어부를 더 포함한다.

제3 옵션 데이터는 도 24에 도시된 바와 같이 레지스터 어드레스 113에 설정될 수 있다. 제3 옵션 데이터가 0(Low, L)일 때 시프트 클럭(GCLK)의 위상이 도 26의 (A)에 도시된 바와 같이 시프트된다. 반면에, 제3 옵션 데이터가 H(High, H)일 때 시프트 클럭(GCLK)의 위상이 시프트가 일시 정지(pause)되고 동일한 클럭 출력 단자를 통해 시프트 클럭이 소정의 지연 시간 후에 다시 발생된다.

CSP 제어부는 도 25에 도시된 바와 같이 OR 게이트(191), AND 게이트(192, 195), 인버터(193), 및 시프트 레지스터(194)를 포함한다. 시프트 레지스터(194)는 제2 AND 게이트(195)와 OR 게이트(191)을 사이에 두고 종속적으로 연결되는 다수의 스테이지들(SR1~SR3)을 이용하여 클럭(CLK) 타이밍에 맞추어 입력 신호(IN)를 시프트한다.

OR 게이트(191)는 제1 AND 게이트(192)의 출력 신호와 입력 신호(IN)를 입력 받아 두 입력 신호들의 논리합 연산 결과를 출력한다. OR 게이트(191)의 출력 단자는 시프트 레지스터(194)의 스테이지(SR1~SR3) 입력 단자에 연결된다.

제1 AND 게이트(192)는 CSP 신호와 제i(i는 n 보다 작은 양의 정수) 스테이지(SR1)의 출력 신호를 입력 받아 두 입력 신호들의 논리곱 연산 결과를 출력한다. 제1 AND 게이트(192)의 출력 단자는 인버터(193)와 OR 게이트(191)의 입력 단자에 연결된다. CSP 신호가 CSP = 0 일 때 제1 AND 게이트(192)는 시프트 레지스터(194)의 출력에 관계 없이 0(L)을 출력하는 반면, CSP =1 일 때 시프트 레지스터(194)의 출력을 OR 게이트(191)의 입력 단자에 공급한다.

인버터(193)는 제1 AND 게이트(192)와 제2 AND 게이트(195) 사이에 연결된다. 인버터(193)는 제1 AND 게이트(192)의 출력 신호를 반전시켜 제2 AND 게이트(195)의 입력 단자에 공급한다.

제2 AND 게이트(195)는 제n 스테이지(SR1)의 출력 신호와 인버터(193)의 출력 신호를 입력 받는다. 제2 AND 게이트(195)의 출력 단자는 제n+1 스테이지(SR2)에 입력 신호를 제공하기 위한 다음 스테이지의 OR 게이트(191) 입력 단자에 연결된다. 제2 AND 게이트(195)는 반전된 제1 AND 게이트(192)의 출력 신호와 제n 스테이지(SR1)의 출력 신호를 입력 받아 두 입력 신호들의 논리합 연산 결과를 다음 스테이지의 OR 게이트(192)에 입력한다.

게이트 라인들(GL)에 인가되는 게이트 신호는 다음 라인으로 시프트되지 않고 하나 이상의 라인을 건너 뛰어 시프트될 필요가 있다. 이를 위하여, 레지스터 어레이에 도 27과 같은 시프트 및 점프를 정의하는 제4 옵션 데이터가 도 27에 도시된 바와 같이 레지스터 어드레스 114-115에 설정될 수 있다. 제4 옵션 데이터는 시프트 및 점프 여부를 정의하는 RT 인에이블 신호(RT Go)와 RT line 데이터를 포함한다. RT line 데이터가 지시하는 이동 위치는 게이트 구동부(120)로부터 출력되는 게이트 신호가 이동되는 게이트 라인 위치를 지시한다. 레벨 시프터(140)는 RT Go = 0(L)일 때 출력 신호(OUT1~OUTn)의 위상을 OUT1, OUT2, … OUTn 순으로 순차적으로 시프트한다. 레벨 시프터(140)는 RT Go = 1(H)일 때 점프 기능이 활성화되어 RL line 데이터가 지시하는 위치로 출력 신호를 점프 또는 이동시킨다. RT Line 데이터가 4 bit일 때 게이트 구동부(120)로부터 출력되는 게이트 신호는 최대 15 개의 게이트 라인을 넘어 16 번째 게이트 라인으로 시프트될 수 있고, 3 bit일 때 게이트 구동부(120)로부터 출력되는 게이트 신호는 최대 7 개의 게이트 라인들을 넘어 8 번째 게이트 라인 위치로 점프될 수 있다. RT Line 데이터의 값에 따라 점프 위치가 결정된다.

도 28의 (A)는 RT Go = 0(L)일 때 레벨 시프터(140)로부터 출력되는 시프트 클럭이 순차적으로 시프트되는 예를 보여 준다. 도 28의 (B)는 RT Go = 1(H)일 때 레벨 시프터(140)로부터 출력되는 시프트 클럭이 두 출력 단자를 건너 뛰어 제4 출력 단자로 시프트되는 예를 보여 주는 도면이다. 도 30에 도시된 멀티플렉서(301)는 RT 인에이블 신호(RT Go)에 따라 인에이블(Enable)되거나 디스에이블(disable)된다.

도 29는 레벨 시프터에서 클럭 시프트 및 점프 처리 회로를 보여 주는 도면이다. 도 30은 RT 제어 회로를 보여 주는 회로도이다.

도 29 및 도 30을 참조하면, 데이터 분류부(220)는 제4 옵션 데이터를 저장하는 레지스터(220I)를 더 포함한다. 파형 발생부(230)는 제4 옵션 데이터에 따라 RT 신호를 출력하는 RT 제어부(230I)를 더 포함한다. 신호 발생부(234)는 RT 신호에 따라 출력 신호(A1~An)의 시프트 및 점프 처리하는 RT 제어부를 더 포함한다.

RT 제어부는 멀티플렉서(301), 시프트 레지스터(302), 및 OR 게이트(303)를 포함한다. 시프트 레지스터(194)는 OR 게이트(303)을 사이에 두고 종속적으로 연결되는 다수의 스테이지들(SR1~SR16)을 이용하여 클럭(CLK) 타이밍에 맞추어 입력 신호(IN)를 시프트한다. OR 게이트(303)는 멀티플렉서(301)의 출력 신호와 제i 스테이지(SR1)의 출력 신호를 입력 받아 이 두 입력 신호들의 논리합 연산 결과를 제i+1 스테이지(SR2)의 입력 단자에 입력한다.

RT 인에이블 신호(RT Go)가 RT Go = 1 일 때 인에블 신호(EN)가 멀티플렉서(301)에 입력된다. 따라서, RT Go = 1 일 때 멀티플렉서(301)가 활성화되어 파형 발생부(230)의 출력 신호(A1~A16)가 RT Line 데이터가 지시하는 레벨 시프터(140)의 출력 단자로 점프된다. RT Line 데이터가 4 bit일 때 출력 신호(A1~A16)는 최대 16 개의 출력 채널 단자들을 건너 뛴다. 따라서, RT 인에이블 신호(RT Go)가 RT Go = 1 일 때 레벨 시프터(140)의 출력(OUT1~OUTn)이 RT line 데이터가 지시하는 레벨 시프터(140)의 출력 단자로 이동한다.

게이트 구동부(120)로부터 출력되는 게이트 신호는 레벨 시프터(140)로부터 입력된 시프트 클럭(CLK)에 따라 다음 게이트 라인으로 시프트되거나 점프된다. RT Go = 0 일 때 멀티플렉서(301)가 디스에이블되어 동작하지 않기 때문에 게이트 구동부(120)로부터 출력되는 게이트 신호가 매 게이트 라인마다 시프트되는 반면, RT Go = 1 일 때 멀티플렉서(301)가 인에이블되어 게이트 구동부(120)로부터 출력되는 게이트 신호가 RT line 데이터가 지시하는 위치로 점프된다.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

41, 42, 43 : 레벨 시프터 인터페이스 배선
100 : 표시패널 110 : 데이터 구동부
120 : 게이트 구동부 130 : 타이밍 콘트롤러
140, 141, 142 : 레벨 시프터 150 : 콘트롤 보드
151 : FFC 152, 153 : 소스 PCB
210 : 신호 수신부 220 : 데이터 분류부
230 : 파형 발생부 231 : 제1 클럭 발생부
232 : 제2 클럭 발생부 233 : 콘트롤 신호 발생부
234 : 신호 발생부 240 : 출력 버퍼

Claims (16)

1 수평 기간 주기로 발생되는 제1 타이밍 신호, 상기 제1 타이밍 신호 보다 주파수가 높은 클럭으로 발생되는 제2 타이밍 신호, 및 콘트롤 데이터를 포함한 콘트롤 신호를 출력하는 타이밍 콘트롤러; 및
인터페이스 배선들을 통해 상기 콘트롤 신호를 입력 받아 출력 신호를 발생하고, 상기 콘트롤 신호의 전압 보다 큰 전압으로 상기 출력 신호를 출력하는 레벨 시프터를 포함하고,
상기 레벨 시프터는 상기 콘트롤 데이터에 응답하여 상기 출력 신호의 시프트 방향, 상기 출력 신호의 전압 변조, 상기 출력 신호의 시프트 여부, 상기 출력 신호의 점프 여부 중 적어도 하나를 처리하는 레벨 시프터 인터페이스.

제 1 항에 있어서,
상기 인터페이스 배선들은 상기 타이밍 콘트롤러와 상기 레벨 시프터 사이에 연결되고,
상기 인터페이스 배선들은,
상기 제1 타이밍 신호가 전송되는 제1 배선;
상기 제2 타이밍 신호가 전송되는 제2 배선; 및
상기 콘트롤 데이터가 전송되는 제3 배선을 포함하고,
상기 제1 및 제2 배선들 각각은 단일 배선이고,
상기 제3 배선은 하나 또는 두 개의 배선들을 포함하는 레벨 시프터 인터페이스.

제 1 항에 있어서,
상기 타이밍 콘트롤러가 실장된 콘트롤 보드; 및
상기 레벨 시프터가 실장된 하나 이상의 소스 보드를 더 포함하는 레벨 시프터 인터페이스.

제 1 항에 있어서,
상기 콘트롤 데이터는 레지스터 어드레스를 포함하고,
상기 레벨 시프터는 상기 레지스터 어드레스에 따라 선택되는 레지스터 데이터를 포함하고,
상기 레지스터 데이터는 상기 레벨 시프터의 출력 신호에서 온 타이밍과 오프 타이밍을 정의하는 데이터를 포함하는 레벨 시프터 인터페이스.

제 4 항에 있어서,
상기 레지스터 데이터는 시프트 레지스터의 스타트 타이밍을 제어하는 스타트 펄스를 정의하는 데이터와, 상기 시프트 레지스터를 초기화하는 리셋 펄스를 정의하는 데이터를 포함하는 레벨 시프터 인터페이스.

제 4 항에 있어서,
상기 레지스터 데이터는 상기 출력 신호의 시프트 방향을 정의하는 데이터, 상기 출력 신호의 전압 변조를 정의하는 데이터, 상기 출력 신호의 시프트 여부를 정의하는 데이터, 상기 출력 신호의 점프 여부를 정의하는 데이터 중 적어도 하나를 더 포함하는 레벨 시프터 인터페이스.

제 4 항 내지 제 6 항 중 어느 한 항에 있어서,
상기 레지스터 데이터는 1 수평 기간 단위로 업데이트되는 레벨 시프터 인터페이스.

데이터 라인들과 게이트 라인들이 교차되고 픽셀들이 매트릭스 형태로 배치되어 입력 영상이 재현되는 표시패널;
1 수평 기간 주기로 발생되는 제1 타이밍 신호, 상기 제1 타이밍 신호 보다 주파수가 높은 클럭으로 발생되는 제2 타이밍 신호, 및 콘트롤 데이터를 포함한 콘트롤 신호를 출력하는 타이밍 콘트롤러;
인터페이스 배선들을 통해 상기 콘트롤 신호를 입력 받아 출력 신호를 발생하고, 상기 콘트롤 신호의 전압 보다 큰 전압으로 상기 출력 신호를 출력하는 레벨 시프터; 및
상기 레벨 시프터의 출력 신호가 입력되는 시프트 레지스터를 이용하여 상기 게이트 라인들에 게이트 신호를 공급하는 게이트 구동부를 포함하고,
상기 레벨 시프터는 상기 콘트롤 데이터에 응답하여 상기 출력 신호의 시프트 방향, 상기 출력 신호의 전압 변조, 상기 출력 신호의 시프트 여부, 상기 출력 신호의 점프 여부 중 적어도 하나를 처리하는 표시장치.

제 8 항에 있어서,
상기 인터페이스 배선들은 상기 타이밍 콘트롤러와 상기 레벨 시프터 사이에 연결되고,
상기 인터페이스 배선들은,
상기 제1 타이밍 신호가 전송되는 제1 배선;
상기 제2 타이밍 신호가 전송되는 제2 배선; 및
상기 콘트롤 데이터가 전송되는 제3 배선을 포함하고,
상기 제1 및 제2 배선들 각각은 단일 배선이고,
상기 제3 배선은 하나 또는 두 개의 배선들을 포함하는 표시장치.

제 8 항에 있어서,
상기 타이밍 콘트롤러가 실장된 콘트롤 보드; 및
상기 레벨 시프터가 실장된 하나 이상의 소스 보드를 더 포함하는 표시장치.

제 8 항에 있어서,
상기 콘트롤 데이터는 레지스터 어드레스를 포함하고,
상기 레벨 시프터는 상기 레지스터 어드레스에 따라 선택되는 레지스터 데이터를 포함하고,
상기 레지스터 데이터는 상기 레벨 시프터의 출력 신호에서 온 타이밍과 오프 타이밍을 정의하는 데이터를 포함하는 표시장치.

제 11 항에 있어서,
상기 레지스터 데이터는 시프트 레지스터의 스타트 타이밍을 제어하는 스타트 펄스를 정의하는 데이터와, 상기 시프트 레지스터를 초기화하는 리셋 펄스를 정의하는 데이터를 포함하는 표시장치.

제 11 항에 있어서,
상기 레지스터 데이터는 상기 출력 신호의 시프트 방향을 정의하는 데이터, 상기 출력 신호의 전압 변조를 정의하는 데이터, 상기 출력 신호의 시프트 여부를 정의하는 데이터, 상기 출력 신호의 점프 여부를 정의하는 데이터 중 적어도 하나를 더 포함하는 표시장치.

제 11 항 내지 제 13 항 중 어느 한 항에 있어서,
상기 레지스터 데이터는 1 수평 기간 단위로 업데이트되는 표시장치.

제 11 항에 있어서,
상기 레벨 시프터는,
상기 레지스터 데이터를 미리 설정된 기본 파형 정보, 옵션 정보, 콘트롤 정보, 클럭 정보별로 분류하는 데이터 분류부;
상기 데이터 분류부로부터 입력된 데이터에 따라 출력 신호를 발생하는 신호 발생부;
상기 출력 신호의 전압을 미리 설정된 게이트 온 전압과 게이트 오프 전압 사이의 전압으로 변환하는 출력 버퍼를 포함하는 표시장치.

제 15 항에 있어서,
상기 기본 파형 정보는 상기 온 타이밍과, 상기 오프 타이밍을 정의하고,
상기 옵션 정보는 상기 출력 신호의 시프트 방향, 상기 출력 신호의 전압 변조, 상기 출력 신호의 시프트 여부, 상기 출력 신호의 점프 여부 중 하나 이상을 정의하고,
상기 콘트롤 정보(CRL)는 상기 시프트 레지스터의 스타트 타이밍을 제어하는 스타트 펄스와 상기 시프트 레지스터를 초기화하는 리셋 펄스에 관한 정보를 포함하는 표시장치.

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