KR20230009258A - 게이트 구동부 및 이를 이용한 표시 장치 - Google Patents

게이트 구동부 및 이를 이용한 표시 장치 Download PDF

Info

Publication number
KR20230009258A
KR20230009258A KR1020210171603A KR20210171603A KR20230009258A KR 20230009258 A KR20230009258 A KR 20230009258A KR 1020210171603 A KR1020210171603 A KR 1020210171603A KR 20210171603 A KR20210171603 A KR 20210171603A KR 20230009258 A KR20230009258 A KR 20230009258A
Authority
KR
South Korea
Prior art keywords
node
voltage
signal
gate
electrode
Prior art date
Application number
KR1020210171603A
Other languages
English (en)
Inventor
손기원
손기민
염서준
노석
Original Assignee
엘지디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지디스플레이 주식회사 filed Critical 엘지디스플레이 주식회사
Priority to CN202210758422.XA priority Critical patent/CN115602125A/zh
Priority to DE102022116913.8A priority patent/DE102022116913A1/de
Priority to US17/859,852 priority patent/US11798489B2/en
Priority to GB2210020.0A priority patent/GB2611153B/en
Publication of KR20230009258A publication Critical patent/KR20230009258A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G09G3/3208—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED]
    • G09G3/3225—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED] using an active matrix
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G09G3/3208—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED]
    • G09G3/3266—Details of drivers for scan electrodes
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G09G3/3208—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED]
    • G09G3/3275—Details of drivers for data electrodes
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
    • G09G5/003—Details of a display terminal, the details relating to the control arrangement of the display terminal and to the interfaces thereto
    • G09G5/006—Details of the interface to the display terminal
    • G09G5/008—Clock recovery
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2320/00—Control of display operating conditions
    • G09G2320/04—Maintaining the quality of display appearance
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2330/00—Aspects of power supply; Aspects of display protection and defect management
    • G09G2330/12—Test circuits or failure detection circuits included in a display system, as permanent part thereof

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)

Abstract

실시예에 의한 게이트 구동부 및 이를 이용한 표시 장치가 개시된다. 실시예에 따른 제1 전원 라인과 제1 노드 사이에 연결된 구동 소자, 상기 제1 노드와 제2 전원 라인 사이에 연결된 발광 소자, 상기 제1 노드와 상기 제3 전원 라인 사이에 연결되어 게이트 신호에 의해 구동되는 스위칭 소자를 갖는 픽셀 회로에 게이트 신호를 출력하는 게이트 구동부는 이전 신호 전달부로부터 캐리 신호를 입력받아 제1 제어 노드와 제2 제어 노드를 충전 또는 방전시키는 제1 회로부; 및 상기 제1 제어 노드와 상기 제2 제어 노드의 전위에 따라 제1 클럭 신호와 제1 저전위 전압을 기초로 게이트 신호를 출력하는 제1 버퍼 트랜지스터와 제2 버퍼 트랜지스터를 갖는 제2 회로부를 포함하고, 센싱 모드 구동 시 상기 제1 저전위 전압은 하이 레벨 전압을 갖는다.

Description

게이트 구동부 및 이를 이용한 표시 장치{GATE DRIVER AND DISPLAY DEVICE USING THE SAME}
본 발명은 게이트 구동부 및 이를 이용한 표시 장치에 관한 것이다.
표시장치는 액정 표시장치(Liquid Crystal Display: LCD), 전계 발광 표시장치(Electroluminescence Display), 전계 방출 표시장치(Field Emission Display: FED), 플라즈마 디스플레이 패널(Plasma Display Panel: PDP) 등이 있다.
전계 발광 표시장치는 발광층의 재료에 따라 무기 발광 표시장치와 유기 발광 표시장치로 나뉘어진다. 액티브 매트릭스 타입(active matrix type)의 유기 발광 표시장치는 스스로 발광하는 자발광 소자 예를 들어, 유기 발광 다이오드(Organic Light Emitting Diode: 이하, "OLED"라 함)를 이용하여 입력 영상을 재현한다. 유기 발광 표시장치는 응답속도가 빠르고 발광효율, 휘도 및 시야각이 큰 장점이 있다.
표시장치 중 일부 예컨대, 액정 표시장치나 유기 발광 표시장치에는 복수의 서브 픽셀을 포함하는 표시 패널, 표시 패널을 구동하는 구동 신호를 출력하는 구동부 및 표시패널 또는 구동부에 공급할 전원을 생성하는 전원 공급부 등이 포함된다. 구동부에는 표시패널에 스캔 신호, 발광 제어 신호 등의 게이트 신호를 공급하는 게이트 구동부 및 표시패널에 데이터신호를 공급하는 데이터 구동부 등이 포함된다.
이러한 표시장치는 표시 패널에 형성된 복수의 서브 픽셀들에 구동 신호 예컨대, 게이트 신호 및 데이터 신호 등이 공급되면, 선택된 서브 픽셀이 빛을 투과시키거나 빛을 직접 발광을 하게 됨으로써 영상을 표시할 수 있다.
서브 픽셀들 각각은 발광 소자에 흐르는 전류를 제어하는 구동 TFT와 전류를 스위칭하는 하나 이상의 스위치 TFT를 포함한다. 이때, 구동 TFT의 장시간 구동 등에 의한 열화가 발생할 수 있는데 이러한 열화를 보상하기 위해 전류 센싱 기반 보상 방식이 적용되고 있다. 하지만 전류 센싱 기반의 보상 방식은 사용자가 시청하지 않는 시간에서 동작되지만 OLED가 발광되는 구조로 시인되는 단점이 존재한다.
본 발명은 전술한 필요성 및/또는 문제점을 해결하는 것을 목적으로 한다.
본 발명은 게이트 구동부 및 이를 이용한 표시 장치를 제공한다.
본 발명의 과제는 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 제1 전원 라인과 제1 노드 사이에 연결된 구동 소자, 상기 제1 노드와 제2 전원 라인 사이에 연결된 발광 소자, 상기 제1 노드와 상기 제3 전원 라인 사이에 연결되어 게이트 신호에 의해 구동되는 스위칭 소자를 갖는 픽셀 회로에 게이트 신호를 출력하는 게이트 구동부는 이전 신호 전달부로부터 캐리 신호를 입력받아 제1 제어 노드와 제2 제어 노드를 충전 또는 방전시키는 제1 회로부; 및 상기 제1 제어 노드와 상기 제2 제어 노드의 전위에 따라 제1 클럭 신호와 제1 저전위 전압을 기초로 게이트 신호를 출력하는 제1 버퍼 트랜지스터와 제2 버퍼 트랜지스터를 갖는 제2 회로부를 포함하고, 센싱 모드 구동 시 상기 제1 저전위 전압은 하이 레벨 전압을 갖는다.
본 발명의 표시 장치는 데이터 전압을 출력하는 데이터 구동부; 이전 신호 전달부로부터 캐리 신호를 입력받아 제1 제어 노드 또는 제2 제어 노드를 충전시키는 제1 회로부, 상기 제1 제어 노드와 상기 제2 제어 노드의 전위에 따라 클럭 신호와 저전위 전압을 기초로 게이트 신호를 출력하는 제2 회로부를 포함를 포함하는 게이트 구동부; 및 상기 데이터 전압과 상기 게이트 신호를 입력 받아 입력 영상을 재현하는 다수의 픽셀 회로를 포함하고, 센싱 모드 구동 시 상기 제2 회로부는 제1 클럭 신호와 제1 저전위 전압을 기초로 게이트 신호를 출력하되, 상기 제1 저전위 전압은 하이 레벨 전압을 갖고, 상기 픽셀 회로는 제1 전원 라인과 제1 노드 사이에 연결된 구동 소자, 상기 제1 노드와 제2 전원 라인 사이에 연결된 발광 소자, 상기 제1 노드와 상기 제3 전원 라인 사이에 연결되어 게이트 신호에 의해 구동되는 스위칭 소자를 포함한다.
본 발명은 표시 장치의 파워 오프 후 센싱 모드 구동 시 픽셀 구동 전압이 인가되는 전원 라인에 흐르는 전류가 발광 소자를 우회하는 경로로 전류 패스를 형성하면서 픽셀 구동 전압 라인에 흐르는 전류를 센싱하도록 함으로써, 발광 소자의 발광을 억제할 수 있다.
본 발명은 센싱 모두 구동 시 발광 소자의 발광이 억제되어 시인성 문제를 해결할 수 있다.
본 발명의 효과들은 이상에서 언급한 효과들로 제한되지 않으며, 언급되지 않은 또 다른 효과들은 청구범위의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
도 1은 본 발명의 실시예에 따른 표시 장치를 보여주는 블록도이다.
도 2는 본 발명의 외부 보상 회로에 연결된 픽셀 회로를 보여주는 회로도이다.
도 3 내지 도 7는 실시예에 따른 센싱 회로의 동작 원리를 설명하기 위한 도면들이다.
도 8 은 본 발명의 실시예에 따른 게이트 구동부를 개략적으로 보여주는 도면이다.
도 9는 도 8에 도시된 게이트 구동부의 입/출력 신호와 제어 노드들의 전압을 보여 주는 파형도이다.
도 10은 본 발명의 실시예에 따른 모드에 따른 구동 방식을 설명하기 위한 도면이다.
도 11은 실시예에 따른 레벨 시프터의 입출력 신호를 나타내는 도면이다.
도 12는 실시예에 따른 게이트 구동부의 신호 전달부를 나타내는 도면이다.
도 13은 도 12에 도시된 신호 전달부의 입력 신호를 보여주는 파형도이다.
도 14는 제1 실시예에 따른 게이트 구동부의 신호 전달부를 나타내는 도면이이다.
도 15는 도 14에 도시된 신호 전달부의 입력 신호를 보여주는 파형도이다.
도 16은 도 14에 도시된 게이트 구동부의 시뮬레이션 결과를 나타내는 도면이다.
도 17은 제2 실시예에 따른 게이트 구동부의 신호 전달부를 나타내는 도면이다.
도 18은 도 17에 도시된 신호 전달부의 입력 신호를 보여주는 파형도이다.
도 19는 제3 실시예에 따른 게이트 구동부의 신호 전달부를 나타내는 도면이다.
도 20은 도 19에 도시된 신호 전달부의 입력 신호를 보여주는 파형도이다.
도 21은 본 발명의 다른 실시예에 따른 픽셀 회로를 보여 주는 회로도이다.
도 22는 도 21에 도시된 픽셀 회로의 구동 방법을 보여 주는 파형도이다.
도 23은 도 21에 도시된 픽셀 회로의 초기화 단계를 보여 주는 회로도이다.
도 24는 도 21에 도시된 픽셀 회로의 샘플링 단계를 보여 주는 회로도이다.
도 25는 도 21에 도시된 픽셀 회로의 어드레싱 단계를 보여 주는 회로도이다.
도 26은 도 21에 도시된 픽셀 회로의 발광 단계를 보여 주는 회로도이다.
도 27은 본 발명의 또 다른 실시예에 따른 픽셀 회로를 보여 주는 회로도이다.
도 28은 도 27에 도시된 픽셀 회로의 구동 방법을 보여 주는 파형도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다.
본 명세서 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 ' ~ 만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, ' ~ 상에', ' ~ 상부에', ' ~ 하부에', ' ~ 옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
실시예 설명에서, 제1, 제2 등이 다양한 구성 요소들을 서술하기 위해서 사용되지만, 이들 구성 요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성 요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.
명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
여러 실시예들의 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하며, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시 가능할 수도 있다.
이하, 첨부된 도면을 참조하여 본 발명의 다양한 실시예들을 상세히 설명한다.
도 1은 본 발명의 실시예에 따른 표시 장치를 보여주는 블록도이다.
도 1을 참조하면, 본 발명의 실시예에 따른 표시장치는 표시패널(100)과, 표시패널 구동회로를 포함한다.
표시패널(100)은 입력 영상의 픽셀 데이터를 표시하는 픽셀 어레이(AA)를 포함한다. 픽셀 어레이(AA)의 픽셀들(101)에 입력 영상의 픽셀 데이터가 표시된다. 픽셀 어레이(AA)는 다수의 데이터 라인들(DL), 데이터 라인들(DL)과 교차되는 다수의 게이트 라인들(GL), 및 매트릭스 형태로 배치되는 픽셀들(101)을 포함한다. 픽셀들(101)의 배치 형태는 매트릭스 형태 이외에도 동일한 색을 발광하는 픽셀을 공유하는 형태, 스트라이프 형태, 다이아몬드 형태 등 다양하게 형성될 수 있다.
픽셀 어레이(AA)의 해상도가 n*m 일 때, 픽셀 어레이(AA)는 n 개의 픽셀 컬럼(Column)과, 픽셀 컬럼과 교차되는 m 개의 픽셀 라인들(L1~Lm)을 포함한다. 픽셀 컬럼은 y축 방향을 따라 배치된 픽셀들을 포함한다. 픽셀 라인은 x축 방향을 따라 배치된 픽셀들을 포함한다. 1 수평 기간(1H)은 1 프레임 기간을 m 개의 픽셀 라인(L1~Lm) 개수로 나눈 시간이다. 1 수평 기간(1H)에 1 픽셀 라인의 픽셀들에 픽셀 데이터가 기입된다.
픽셀들 각각은 컬러 구현을 위하여 적색 서브 픽셀, 녹색 서브 픽셀, 청색 서브 픽셀로 나뉘어질 수 있다. 픽셀들 각각은 백색 서브 픽셀을 더 포함할 수도 있다. 서브 픽셀(101)들 각각은 픽셀 회로를 포함한다. 픽셀 회로는 픽셀 전극, 다수의 TFT들(Thin Film Transistor), 및 커패시터를 포함한다. 픽셀 회로는 데이터 라인(DL)과 게이트 라인(GL)에 연결된다.
표시패널(100) 상에 터치 센서들이 배치되어 터치 스크린(touch screen)이 구현될 수 있다. 터치 입력은 별도의 터치 센서들을 이용하여 센싱되거나 픽셀들을 통해 센싱될 수 있다. 터치 센서들은 온-셀(On-cell type) 또는 애드 온 타입(Add on type)으로 표시패널의 화면 상에 배치되거나 픽셀 어레이에 내장되는 인-셀(In-cell type) 터치 센서들로 구현될 수 있다.
표시패널 구동회로는 데이터 구동부(110), 게이트 구동부(120), 및 이 구동부들(110, 120)의 동작 타이밍을 제어하기 위한 타이밍 콘트롤러(130)를 포함한다. 표시패널 구동회로는 타이밍 콘트롤러(130)의 제어 하에 입력 영상의 데이터를 표시패널(100)의 픽셀들에 기입한다.
데이터 구동부(110)는 매 프레임 마다 타이밍 콘트롤러(130)로부터 디지털 신호로 수신되는 입력 영상의 픽셀 데이터(V-DATA)를 아날로그 감마 보상 전압으로 변환하여 데이터 신호(Vdata1~3)를 출력한다. 데이터 구동부(110)는 데이터 신호(Vdata1~3)를 데이터 라인들(DL)에 공급한다. 데이터 구동부(110)는 디지털 신호를 아날로그 감마 보상 전압으로 변환하는 디지털 아날로그 컨버터(Digital to Analog Converter, 이하 "DAC"라 함)를 이용하여 데이터 신호(Vdata1~3)를 출력한다.
게이트 구동부(120)는 표시패널(100)에서 영상이 표시되는 않는 베젤 영역(BZ)에 형성될 수 있다. 게이트 구동부(120)는 레벨 시프터(140)로부터 수신된 게이트 타이밍 제어신호를 입력 받아 게이트 신호(또는 스캔 신호, GATE1~3)를 발생하여 게이트 라인들(GL)에 공급한다. 게이트 라인들(GL)에 인가되는 게이트 신호(GATE1~3)는 서브 픽셀들의 스위치 소자를 턴-온(turn-on)시켜 데이터 신호(Vdata1~3)의 전압이 충전되는 픽셀들을 선택한다. 게이트 신호(GATE1~3)는 게이트 하이 전압(VGH)과 게이트 로우 전압(VGL) 사이에서 스윙하는 펄스 신호로 발생될 수 있다. 게이트 구동부(120)는 시프트 레지스터를 이용하여 게이트 신호를 시프트한다.
타이밍 콘트롤러(130)는 입력 프레임 주파수를 i 배 체배하여 입력 프레임 주파수Хi(i는 0 보다 큰 양의 정수) Hz의 프레임 주파수로 구동부들(110, 120)의 동작 타이밍을 제어할 수 있다. 입력 프레임 주파수는 NTSC(National Television Standards Committee) 방식에서 60Hz이며, PAL(Phase-Alternating Line) 방식에서 50Hz이다.
타이밍 콘트롤러(130)는 호스트 시스템(200)으로부터 입력 영상의 픽셀 데이터와, 그와 동기되는 타이밍 신호를 수신한다. 타이밍 콘트롤러(130)에 수시되는 입력 영상의 픽셀 데이터는 디지털 신호이다. 타이밍 콘트롤러(130)는 픽셀 데이터를 데이터 구동부(110)로 전송한다. 타이밍 신호는 수직 동기신호(Vsync), 수평 동기신호(Hsync), 클럭 신호(DCLK) 및 데이터 인에이블신호(DE) 등을 포함한다. 데이터 인에이블신호(DE)를 카운트하는 방법으로 수직 기간과 수평 기간을 알 수 있기 때문에 수직 동기신호(Vsync)와 수평 동기신호(Hsync)는 생략될 수 있다. 데이터 인에이블신호(DE)는 1 수평 기간(1H)의 주기를 갖는다.
표시패널 구동회로는 데이터 구동부(110)와 게이트 구동부(120) 사이에 배치된 디멀티플렉서 어레이(112)를 더 포함할 수 있다.
디멀티플렉서 어레이(112)는 데이터 구동부(110)의 한 채널을 다수의 데이터 라인들(DL)에 순차적으로 연결하여 데이터 구동부(110)의 한 채널로부터 출력되는 데이터 전압을 데이터 라인들(DL)에 시분할 분배함으로써 데이터 구동부(110)의 채널 개수를 줄일 수 있다.
타이밍 콘트롤러(130)는 호스트 시스템(200)으로부터 수신된 타이밍 신호를 바탕으로 데이터 구동부(110)를 제어하기 위한 데이터 타이밍 제어신호와, 게이트 구동부(120)를 제어하기 위한 게이트 타이밍 제어신호, 디멀티플렉서 어레이(112)의 스위치 소자들을 제어하기 위한 MUX 제어신호 등을 발생할 수 있다. 게이트 타이밍 제어신호는 스타트 펄스(Gate Start Pulse, VST), 시프트 클럭(GCLK) 등을 포함할 수 있다. 스타트 펄스(VST)는 매 프레임 기간 마다 게이트 구동부(120)의 스타트 타이밍을 제어한다. 시프트 클럭(GCLK)은 게이트 구동부(120)로부터 출력되는 게이트 신호의 시프트 타이밍(shift timing)을 제어한다. 타이밍 콘트롤러(130)는 레벨 시프터(140)를 제어하기 위한 제어 신호를 발생할 수 있다.
호스트 시스템(200)은 TV(Television), 셋톱박스, 네비게이션 시스템, 개인용 컴퓨터(PC), 홈 시어터, 모바일 시스템, 웨어러블 시스템 중 어느 하나일 수 있다. 모바일 기기와 웨어러블 기기에서 데이터 구동부(110), 타이밍 콘트롤러(130), 레벨 시프터(140) 등은 하나의 드라이브 IC(미도시)에 집적될 수 있다.
모바일 시스템에서 호스트 시스템(200)은 AP(Application Processor)로 구현될 수 있다. 호스트 시스템(200)은 MIPI(Mobile Industry Processor Interface)를 통해 드라이브 IC에 입력 영상의 픽셀 데이터를 전송할 수 있다. 호스트 시스템(200)은 가요성 인쇄 회로 예를 들면, FPC(Flexible Printed Circuit)를 통해 드라이브 IC에 연결될 수 있다.
레벨 시프터(140)는 타이밍 콘트롤러(130)로부터 수신된 제어 신호의 전압을 변환한다. 예를 들어, 레벨 시프터(140)는 디지털 신호 전압 레벨로 수신된 입력 신호의 하이 논리 전압(또는 고전위 입력 전압)을 게이트 하이 전압(VGH)으로 변환하고, 입력 신호의 로우 논리 전압(또는 저전위 입력 전압)을 게이트 로우 전압(VGL)으로 변환한다.
레벨 시프터(140)의 출력 신호는 디멀티플렉서 어레이(112), 게이트 구동부(120), 데이터 구동부(110), 터치 센서 구동부, 전원부(400) 중 적어도 하나에 인가될 수 있다.
본 발명의 표시장치는 전원부(400)를 더 포함한다.
전원부(400)는 직류-직류 변환기(DC-DC Converter)를 이용하여 표시패널(100)의 픽셀 어레이와 표시패널 구동회로의 구동에 필요한 직류(DC) 전압을 발생한다. 직류-직류 변환기는 차지 펌프(Charge pump), 레귤레이터(Regulator), 벅 변환기(Buck converter), 부스트 변환기(Boost converter), 벅-부스트 변환기(Buck-Boost converter) 등을 포함할 수 있다. 전원부(400)는 호스트 시스템(200)으로부터의 직류 입력 전압을 조정하여 감마 기준 전압(VGMA), 게이트 하이 전압(VGH, VEH). 게이트 로우 전압(VGL, VEL), 하프 VDD(HVDD), 픽셀들의 공통 전압 등의 직류 전압을 발생할 수 있다. 감마 기준 전압(VGMA)은 데이터 구동부(110)에 공급된다. 하프 VDD 전압은 VDD 대비 1/2 전압으로 낮으며 소스 드라이브 IC의 출력 버퍼 구동 전압으로 이용될 수 있다. 감마 기준 전압(VGMA)은 분압 회로를 통해 계조별로 분압되어 데이터 구동부(110)의 DAC에 공급된다.
도 2는 본 발명의 외부 보상 회로에 연결된 픽셀 회로를 보여주는 회로도이다.
도 2를 참조하면, 픽셀 회로는 발광 소자(EL), 발광 소자(EL)에 전류를 공급하는 구동 소자(DT), 스캔 펄스(SCAN)에 응답하여 데이터 라인(40)을 연결하는 제1 스위치 소자(M01), 및 구동 소자(DT)의 게이트 전극에 연결된 커패시터(Cst), 센싱 펄스(SENSE)에 응답하여 기준 전압 라인(43)을 연결하는 제2 스위치 소자(M02)를 포함한다.
픽셀 구동 전압 즉, 고전위 전압(EVDD)은 고전위 전압 라인(41)을 통해 구동 소자(DT)의 제1 전극에 인가된다. 구동 소자(DT)는 게이트-소스간 전압(Vgs)에 따라 발광 소자(EL)에 전류를 공급하여 발광 소자(EL)를 구동한다. 발광 소자(EL)는 애노드 전극과 캐소드 전극 사이의 순방향 전압이 문턱 전압 이상일 때 턴-온되어 발광한다. 발광 소자(EL)의 캐소드 전극에는 저전위 전압(ELVSS)이 인가된다. 커패시터(Cst)는 구동 소자(DT)의 게이트 전극과 제2 전극 사이에 연결되어 구동 소자(DT)의 게이트-소스간 전압(Vgs)을 유지한다.
제1 스위치 소자(M01)는 게이트 라인으로부터 인가되는 스캔 펄스(SCAN)의 게이트 온 전압에 따라 턴-온되어 데이터 라인(40)을 구동 소자(DT)의 게이트 전극과 커패시터(Cst)에 연결한다.
제2 스위치 소자(M02)는 스캔 펄스(SCAN) 또는 별도의 센싱 펄스(SENSE)에 응답하여 기준 전압(Vref)을 인가한다. 기준 전압(Vref)은 기준 전압 라인(43)을 통해 픽셀 회로에 인가된다.
발광 소자(EL)는 OLED로 구현될 수 있다. OLED는 애노드 전극과 캐소드 전극 사이에 형성된 유기 화합물층을 포함한다. 유기 화합물층은 정공주입층(HIL), 정공수송층(HTL), 발광층(EML), 전자수송층(ETL) 및 전자주입층(EIL) 등을 포함할 수 있으나 이에 한정되지 않는다. 스위치 소자들(M01, MO2)은 n 채널 Oxide TFT로 구현될 수 있다.
이때, 센싱 모드에서 구동 소자(DT)의 채널을 통해 흐르는 전류 또는 구동 소자(DT)와 발광 소자(EL) 사이의 전압이 기준 전압 라인(43)을 통해 센싱된다. 기준 전압 라인(43)을 통해 흐르는 전류는 적분기를 통해 전압으로 변환되고 아날로그-디지털 변환기(Analog-to-digital converter, ADC)를 통해 디지털 데이터로 변환된다. 이 디지털 데이터는 구동 소자(DT)의 문턱 전압 또는 이동도 정보를 포함한 센싱 데이터이다. 센싱 데이터는 데이터 연산부로 전송된다. 데이터 연산부는 아날로그-디지털 변환기로부터의 센싱 데이터를 입력 받아 센싱 데이터를 바탕으로 선택된 보상값을 픽셀 데이터에 더하거나 곱하여 픽셀들의 구동 편차와 열화를 보상할 수 있다.
도 3 내지 도 7는 실시예에 따른 센싱 회로의 동작 원리를 설명하기 위한 도면들이다.
도 3을 참조하면, 표시패널(PNL)에 COF(Chip on Film)가 접착될 수 있다. COF는 드라이브 IC(SIC)를 포함하고, 소스 PCB(SPCB)를 표시패널(PNL)에 연결한다. 드라이브 IC(SIC)는 데이터 구동부를 포함한다.
타이밍 콘트롤러(130)와 전원부(150)는 콘트롤 PCB(CPCB) 상에 실장될 수 있다. 콘트롤 PCB(CPCB)는 가요성 회로 필름 예를 들어, FPC(flexible printed circuit)를 통해 소스 PCB(SPCB)에 연결될 수 있다.
타이밍 콘트롤러(130)는 전술한 기준 전압 제어부를 포함하여 표시패널(PNL)로부터의 감지된 기준 전압(Vref_sensed)과 전원부(150)로부터 출력되는 기준 전압(Vref)을 비교한 결과를 바탕으로 전원부(150)로부터 출력되는 기준 전압(Vref)을 조정할 수 있다.
전원부(150)로부터 출력되는 기준 전압(Vref)은 FPC, 소스 PCB(SPCB) 및 COF를 경유하여 표시패널(PNL)에 공급될 수 있다. 따라서, 표시패널(PNL)에서 기준 전압(Vref) 인입부(IN)는 드라이브 IC(SIC)와 가깝다.
표시패널(PNL) 상의 기준 전압 라인(REFL)은 COF, SPCB, 및 FPC를 경유하여 을 전원부(150)에 연결할 수 있다. 기준 전압 라인들(REFL)은 쇼팅바(shorting bar, SB)에 의해 그룹화될 수 있다. 쇼팅바는 표시패널(PNL) 상의 일측에 형성되되, 드라이브 IC(SIC)의 내부가 아닌 표시패널 상에 LOG(Line of Glass) 배선으로 형성될 수 있다. 표시패널(PNL) 상의 모든 픽셀들에 연결된 기준 전압 라인들(REFL)은 쇼팅바에 연결될 수 있다.
센싱부(160)는 파워 오프 후 센싱 모드 구동 시 고전위 전압(EVDD)이 인가되는 픽셀 전원 라인에 흐르는 전류를 센싱한다. 센싱부(160)는 센싱한 전류를 타이밍 콘트롤러(130)에 제공한다.
도 4를 참조하면, 센싱부는 픽셀 전원 라인에 연결된 저항, 저항에 연결된 ADC를 포함할 수 있다. 센싱부는 픽셀 전원 라인과 저항 사이에 연결된 스위치를 더 포함할 수 있다. 스위치는 디스플레이 모드에서는 턴-오프되고, 센싱 모드에서 턴-온 된다.
디스플레이 모드에서 스위치(SW)가 턴-오프되면 고전위 전압(EVDD)이 픽셀 전원 라인을 통해 픽셀(PXL)에 인가된다. 센싱 모드에서 스위치(SW)가 턴-온되면 고전위 전압이 픽셀 전원 라인과 저항(R)을 거쳐 픽셀에 인가되고, 저항에 흐르는 전류가 센싱된다.
도 5를 참조하면, 센싱부는 미리 정해진 개수의 픽셀들을 포함하는 블록 단위로 전류를 센싱한다. 여기서 블록은 라인 방향(X)의 픽셀들과 컬럼 방향(Y)의 픽셀들의 개수가 동일한 정사각 형상일 수 있는데, 예컨대, 30pixels × 30pixels일 수 있다. 블록은 정사각 형상에 한정되지 않고 다양한 형상으로 구현될 수 있다.
센싱부는 블록 단위로 전류를 센싱하되, 미리 정해진 순서대로 각 블록에 흐르는 전류를 센싱한다. 각 블록들에 포함된 화소들의 특성 및 열화 정도에 따라 다른 전류가 센싱된다.
블록 단위로 전류를 센싱하는 방식은 픽셀 단위로 전류를 센싱하는 방식에 비해 전체 센싱 시간이 단축될 수 있고, 간단한 구조로 구현하는 것이 가능할 수 있다.
도 6a를 참조하면, 실시예에서는 센싱 모드 구동 시 제2 스위치 소자에 센싱 펄스(SENSE)의 게이트 온 전압을 인가한다. 제2 스위치 소자는 게이트 온 전압이 인가되면 턴-온 되어 픽셀 구동 전압 라인(41)에 흐르는 전류가 발광 소자로 흐르지 않고 기준 전압 라인(43)으로 흐르게 하는 전류 패스를 형성한다. 따라서 발광 소자를 발광시키지 않으면서 전류 센싱이 가능할 수 있다.
도 6b를 참조하면, 비교예에서는 센싱 모드 시 제2 스위치 소자에 센싱 펄스의 게이트 오프 전압을 인가한다. 제2 스위치 소자는 게이트 오프 전압이 인가되면 턴-오프 되어 픽셀 구동 전압 라인(41)에 흐르는 전류가 발광 소자에 인가되어 발광 소자가 발광하게 된다. 파워 오프 이후에 발광 소자가 발광하게 되면 사용자가 시인할 수 있다.
따라서 센싱 모드 구동 시 센싱 트랜지스터를 구동시켜 전류 패스를 변경하여 발광 소자를 발광시키지 않으면서 픽셀 전원 라인에 흐르는 전류를 측정하는 것이 가능하다.
도 7을 참조하면, 실시예에서는 블록 단위로 전류를 센싱하기 위한 픽셀 구조를 보여준다. 표시패널 상의 모든 픽셀들에는 기준 전압 라인과 고전위 전압 라인이 공유되도록 연결되고, 데이터 전압 라인이 컬럼 방향(Y)의 픽셀들에 각각 연결된다.
따라서 기준 전압과 고전위 전압이 표시패널 상의 모든 픽셀들에 인가되더라도 데이터 인가 여부에 따라 센싱이 이루어지는 블록을 선택하는 것이 가능할 수 있다. 예컨대, 센싱이 이루어지는 제1 블록(ONBLK)에 있는 모든 픽셀에 화이트 데이터가 인가되고, 센싱이 이루어지는 않는 제2 블록(OFFBLK)에 있는 모든 픽셀에 블랙 데이터가 인가된다.
여기서는 표시패널 상의 하나의 블록에 화이트 데이터가 인가되는 동안 나머지 블록들에는 블랙 데이터가 인가된다.
센싱이 이루어지는 제1 블록에 있는 모든 픽셀에 화이트 데이터가 인가되면, 센싱부가 픽셀 구동 전압 라인에 흐르는 전류를 센싱한다. 이때 픽셀 구동 전압 라인에 흐르는 전류는 블록 단위의 큰 값이기 때문에 센싱부에는 적분기가 필요하지 않다.
도 8 은 본 발명의 실시예에 따른 게이트 구동부를 개략적으로 보여주는 도면이고, 도 9는 도 8에 도시된 게이트 구동부의 입/출력 신호와 제어 노드들의 전압을 보여 주는 파형도이다.
도 8을 참조하면, 실시예에 따른 게이트 구동부(120)는 캐리 신호가 전송되는 캐리 라인을 경유하여 종속적으로 연결된 다수의 신호 처리부들(STG1, STG2, STG3, STG4, STG5, ??)을 포함한다.
타이밍 콘트롤러(130)는 게이트 구동부(120)에 입력되는 스타트 펄스(Vst)를 이용하여 게이트 구동부의 출력 신호(SC_OUT)의 폭 및 멀티 출력(Multi-output)을 조절할 수 있다.
신호 처리부들(STG1, STG2, STG3, STG4, STG5, ??) 각각은 스타트 펄스 또는 이전 홀수번째 또는 짝수번째 신호 처리부로부터 출력되는 캐리 신호와 클럭 신호(CLK1, CLK2, CLK3, CLK4)를 입력 받는다. 제1 신호 처리부(STG1)는 스타트 펄스(Vst)에 따라 구동되기 시작하고, 그 이외의 신호 처리부들(STG2, STG3, STG4, STG5, ??)은 이전 홀수번째 또는 짝수번째 신호 처리부로부터의 캐리 신호를 입력 받아 구동되기 시작한다.
신호 처리부들(STG1, STG2, STG3, STG4, STG5, ??) 각각은 클럭 신호의 타이밍에 맞추어 스타트 펄스 또는 이전 홀수번째 또는 짝수번째 신호 처리부로부터의 출력되는 캐리 신호를 시프트시켜 스캔 신호를 순차적으로 출력한다.
도 10은 본 발명의 실시예에 따른 모드에 따른 구동 방식을 설명하기 위한 도면이다.
도 10을 참조하면, 디스플레이 모드 구동 시, 게이트 구동부는 스캔 신호와 센싱 신호를 순차적으로 출력하고, 데이터 구동부는 영상 데이터를 출력하여 영상을 표시한다.
파워 오프 후 센싱 모드 구동 시, 게이트 구동부는 스캔 신호를 순차적으로 출력하면서 센싱 신호를 하이 레벨 전압으로 출력하고, 데이터 구동부는 센싱하고자 하는 블록에 화이트 데이터를 출력하면서 센싱하지 않는 블록에 블랙 데이터를 출력하여, 센싱하고자 하는 블록을 발광시키지 않고 전류를 센싱하게 된다.
도 11은 실시예에 따른 레벨 시프터의 입출력 신호를 나타내는 도면이고, 도 12는 실시예에 따른 게이트 구동부의 신호 전달부를 나타내는 도면이이고, 도 13은 도 12에 도시된 신호 전달부의 입력 신호를 보여주는 파형도이다.
도 11을 참조하면, 실시예에 따른 레벨 시프터(140)는 소스 PCB들(SPCB1, SPCB2) 각각에 실장될 수 있다. 이 경우, 레벨 시프터(140)는 제1 소스 PCB(SPCB1)에 실장된 제1 레벨 시프터(141)와, 제2 소스 PCB(SPCB2)에 실장된 제2 레벨 시프터(142)를 포함한다. 레벨 시프터들(141, 142)의 입력 단자들은 콘트롤 보드(CPCB), FPC(151) 및 소스 PCB(SPCB1, SPCB2)를 연결하는 배선들을 통해 타이밍 콘트롤러(CPCB)에 연결된다. 레벨 시프터들(141, 142)의 출력 단자들을 소스 PCB(SPCB1, SPCB2), COF 및 표시패널(100) 상의 게이트 구동부(120)를 연결하는 배선들을 통해 게이트 구동부(120)에 연결될 수 있다.
여기서는 레벨 시프터(140)가 소스 PCB들(SPCB1, SPCB2)에 실장되는 경우를 일 예로 설명하고 있지만 반드시 이에 한정되지 않고 콘트롤 보드(CPCB) 상에 실장될 수 있다.
도 12 내지 도 13을 참조하면, 실시예에 따른 게이트 구동부의 각 신호 전달부는 제1 회로부(10), 제2 회로부(20)를 포함한다. 제1 회로부(10)는 제1 제어 노드(이하, "Q 노드"라 함)와 제2 제어 노드(이하, "Qb 노드"라 함)를 충전 또는 방전시킨다.
이때, 제1 회로부(10)는 Q 노드(Q)와 Qb 노드(Qb)의 충방전을 제어하는 역할을 하는 제어 회로와 Q 노드(Q(n))의 전압을 반전하여 Qb 노드(Qb(n))에 인가하는 인버터 회로(Inverter circuit)를 포함한다. 인버터 회로는 Qb 노드 충전부와, Qb 노드 방전부를 포함한다.
제2 회로부(20)는 Q 노드(Q)와 Qb 노드(Qb)의 전위에 대응하여 게이트 신호들(G_OUT(n))을 출력한다.
제2 회로부(20)는 게이트 신호들(G_OUT(n))을 출력하는 제1 버퍼 트랜지스터들(T1, T2)을 포함한다. 제1 버퍼 트랜지스터들(T1, T2)은 Q 노드(Q)의 전위를 기반으로 턴-온하는 제1 풀업 트랜지스터(T1)와 Qb노드(Qb)의 전위를 기반으로 턴-온하는 제1 풀다운 트랜지스터(T2)로 구분된다. 제1 풀업 트랜지스터(T1)는 Q 노드(Q)에 게이트 전극이 연결되고 클록신호라인(CLK(n))에 제1전극이 연결되고 제1 출력단(G_OUT(n))에 제2전극이 연결된다. 제1 풀다운 트랜지스터(T2)는 Qb노드(Qb)에 게이트 전극이 연결되고 제1 출력단(G_OUT(n))에 제1전극이 연결되고 저전위 전압라인(GVSS0)에 제2전극이 연결된다. 제1 버퍼 트랜지스터들(T1, T2)은 클록신호라인(CLK(n))을 통해 인가된 클록신호와 저전위 전압라인(GVSS0)을 통해 인가된 저전위 전압을 기반으로 게이트 신호들(G_OUT(n))을 출력한다.
이때, 클럭신호의 전압과 저전위 전압이 픽셀 회로의 모드 예컨대, 디스플레이 모드, 센싱 모드에 따라 가변될 수 있다. 즉, 픽셀 회로의 전기적 특성이 센싱되는 동안, 클럭신호의 전압과 저전위 전압이 픽셀 회로의 스위치 소자가 턴-온되는 조건으로 설정된 전압을 유지할 수 있다.
예컨대, 픽셀 회로가 픽셀 데이터에 따라 발광되는 디스플레이 모드에서는 클럭신호가 하이 전압과 로우 전압 사이에서 스윙하고, 저전위 전압이 로우 전압일 수 있고, 픽셀 회로의 전기적 특성이 센싱되는 센싱 모드에서 클럭 신호의 전압이 하이 전압을 유지하고 저전위 전압이 하이 전압일 수 있다.
도 14 내지 도 15를 참조하면, 제1 실시예에 따른 게이트 구동부의 각 신호 전달부는 제1 회로부(10), 제2 회로부(20)를 포함한다. 제1 회로부(10)는 제1 제어 노드(이하, "Q 노드"라 함)와 제2 제어 노드(이하, "Qb 노드"라 함)를 충전 또는 방전시킨다.
이때, 제1 회로부(10)는 Q 노드(Q)와 Qb 노드(Qb)의 충방전을 제어하는 역할을 하는 제어 회로와 Q 노드(Q(n))의 전압을 반전하여 Qb 노드(Qb(n))에 인가하는 인버터 회로(Inverter circuit)를 포함한다. 인버터 회로는 Qb 노드 충전부와, Qb 노드 방전부를 포함한다.
제2 회로부(20)는 제2a 회로부, 제2b 회로부, 제2c 회로부를 포함한다. 제2c 회로부는 Q 노드(Q)와 Qb 노드(Qb)의 전위에 대응하여 캐리 신호들(C(n))을 출력한다. 제2b 회로부는 Q 노드(Q)와 Qb 노드(Qb)의 전위에 대응하여 스캔 신호들(SC_OUT(n))을 출력한다. 제2a 회로부는 Q 노드(Q)와 Qb 노드(Qb)의 전위에 대응하여 센싱 신호들(SE_OUT(n))을 출력한다.
제2c 회로부는 캐리 신호(C(n))를 출력하는 제3 버퍼 트랜지스터들(T5, T6)를 포함한다. 제3 버퍼 트랜지스터들(T5, T6)은 Q 노드(Q)의 전위를 기반으로 턴-온하는 제3 풀업 트랜지스터(T5)와 Qb 노드(Qb)의 전위를 기반으로 턴-온하는 제3 풀다운 트랜지스터(T6)로 구분된다. 제3 풀업 트랜지스터(T5)는 Q 노드(Q)와 커패시터(C)의 일단에 게이트전극이 연결되고 제1 클록신호라인(CRCLK(n))에 제1전극이 연결되고 제3 출력단(C(n))과 커패시터(C)의 타단에 제2전극이 연결된다. 제3 풀다운 트랜지스터(T6)는 Qb 노드(Qb)에 게이트전극이 연결되고 제3 출력단(C(n))과 커패시터(C)의 타단에 제1전극이 연결되고 제3 저전위 전압라인(GVSS2)에 제2전극이 연결된다. 제3 버퍼 트랜지스터들(T5, T6)은 제1 클록신호라인(CRCLK(n))을 통해 인가된 제1 클록신호와 제3 저전위 전압라인(GVSS2)을 통해 인가된 제2 저전위 전압을 기반으로 캐리신호(C(n))를 출력한다.
제2b 회로부는 스캔 신호들(SC_OUT(n))을 출력하는 제2 버퍼 트랜지스터들(T3, T4)을 포함한다. 제2 버퍼 트랜지스터들(T3, T4)은 Q 노드(Q)의 전위를 기반으로 턴-온하는 제2 풀업 트랜지스터(T3)와 Qb 노드(Qb)의 전위를 기반으로 턴-온하는 제2 풀다운 트랜지스터(T4)로 구분된다. 제2 풀업 트랜지스터(T3)는 Q 노드(Q)에 게이트전극이 연결되고 제2 클록신호라인(SCCLK(n))에 제1전극이 연결되고 제2 출력단(SC_OUT(n))에 제2전극이 연결된다. 제2 풀다운 트랜지스터(T4)는 Qb 노드(Qb)에 게이트전극이 연결되고 제2 출력단(SC_OUT(n))에 제1전극이 연결되고 제2 저전위 전압라인(SCGVSS0)에 연결된다. 제2 버퍼 트랜지스터들(T3, T4)은 제2 클록신호라인(SCCLK(n))을 통해 인가된 제2 클록신호와 제2 저전위 전압라인(SCGVSS0)을 통해 인가된 제2 저전위 전압을 기반으로 스캔신호(SC_OUT(n))를 출력한다.
제2a 회로부는 센싱 신호들(SE_OUT(n))을 출력하는 제1 버퍼 트랜지스터들(T5, T6)을 포함한다. 제1 버퍼 트랜지스터들(T1, T2)은 Q 노드(Q)의 전위를 기반으로 턴-온하는 제1 풀업 트랜지스터(T1)와 Qb 노드(Qb)의 전위를 기반으로 턴-온하는 제1 풀다운 트랜지스터(T2)로 구분된다. 제1 풀업 트랜지스터(T5)는 Q 노드(Q)에 게이트전극이 연결되고 제3 클록신호라인(SECLK(n))에 제1전극이 연결되고 제1 출력단(SE_OUT(n))에 제2전극이 연결된다. 제1 풀다운 트랜지스터(T2)는 Qb 노드(Qb)에 게이트전극이 연결되고 제1 출력단(SE_OUT(n))에 제1전극이 연결되고 제1 저전위 전압라인(GVSS0)에 제2전극이 연결된다. 제1 버퍼 트랜지스터들(T1, T2)은 제3 클록신호라인(SE_CLK(n))을 통해 인가된 제3 클록신호와 제1 저전위 전압라인(SEGVSS0)을 통해 인가된 제1 저전위 전압을 기반으로 센싱신호(SE_OUT(n))를 출력한다.
이때, 제2b 회로부와 제2a 회로부는 스캔신호(SC_OUT(n))와 센싱신호(SE_OUT(n))를 출력할 때 Q노드와 Qb 노드를 공유하기 때문에 제3 클록신호라인(SECLK(n))과 제1 저전위 전압라인(GVSS0)은 항상 하이 레벨 전압이 출력되도록 설정된다. 따라서 센싱 구동 시 센싱신호(SE_OUT(n))는 항상 하이 레벨 전압이 된다.
도 16은 도 14에 도시된 게이트 구동부의 시뮬레이션 결과를 나타내는 도면이다.
도 16을 참조하면, 제3 클록신호라인(SECLK(n))과 제1 저전위 전압라인(GVSS0)은 항상 하이 레벨 전압일 때, 센싱신호(SE_OUT(n))는 일정 시간(예컨대, 200㎲) 이후로 하이 레벨 전압이 되는 것을 볼 수 있다. 즉, 파워 오프 후 센싱 모드 구동 시 하이 레벨 전압의 센싱신호(SE_OUT(n))가 정상적으로 출력된다.
또한, 제1 저전위 전압라인(GVSS0)에 흐르는 전류의 실효치(i_rms)는 18mA가 되는 것을 볼 수 있다. 이러한 전류의 실효치(i_rms)는 30mA 이하로 측정되어야 픽셀 회로에서 발생하는 전력 손실이 크기 않아 사용하는데 문제가 없음을 의미한다.
도 17은 제2 실시예에 따른 게이트 구동부의 신호 전달부를 나타내는 도면이고, 도 18은 도 17에 도시된 신호 전달부의 입력 신호를 보여주는 파형도이다.
도 17 내지 도 18을 참조하면, 제2 실시예에 따른 게이트 구동부의 각 신호 전달부는 제1 회로부(10), 제2 회로부(20)를 포함한다. 제1 회로부(10)는 제1a 회로부(11)와 제1b 회로부(21)를 포함한다. 제1a 회로부(21)는 제1a 제어 노드(이하, "SE_Q 노드"라 함)와 제2a 제어 노드(이하, "SE_Qb 노드"라 함)를 충전 또는 방전시킨다. 제1b 회로부(11)는 제1b 제어 노드(이하, "SC_Q 노드"라 함)와 제2b 제어 노드(이하, "Sc_Qb 노드"라 함)를 충전 또는 방전시킨다.
제2 회로부(20)는 제2a 회로부(22)와 제2b 회로부(12)를 포함한다. 제2b 회로부(12)는 제2b1 회로부와 제2b2 회로부를 포함한다. 제2b1 회로부는 제1b Q 노드(SC_Q)와 제2b Qb 노드(SC_Qb)의 전위에 대응하여 제1b 캐리 신호들(SC_C(n))을 출력한다. 제2b2 회로부는 제1b Q 노드(SC_Q)와 제2b Qb 노드(SC_Qb)의 전위에 대응하여 스캔 신호들(SC_OUT(n))을 출력한다.
제2b1 회로부는 제1 캐리 신호들(C(n))을 출력하는 제3b 버퍼 트랜지스터들(T5b, T6b)를 포함한다. 제3b 버퍼 트랜지스터들(T5b, T6b)은 제1b Q 노드(SC_Q)의 전위를 기반으로 턴-온하는 제3b 풀업 트랜지스터(T5b)와 제2b Qb 노드(SC_Qb)의 전위를 기반으로 턴-온하는 제3b 풀다운 트랜지스터(T6b)로 구분된다. 제3b 풀업 트랜지스터(T5b)는 제1b Q 노드(SC_Q)와 커패시터(C)의 일단에 게이트전극이 연결되고 제3b 클록신호라인(SC_CRCLK(n))에 제1전극이 연결되고 제1b 출력단(SC_C(n))과 커패시터(C)의 타단에 제2전극이 연결된다. 제3b 풀다운 트랜지스터(T6b)는 제2b Qb노드(SC_Qb)에 게이트전극이 연결되고 제1b 출력단(SC_C(n))과 커패시터(C)의 타단에 제1전극이 연결되고 제2b 저전위 전압라인(SC_GVSS2)에 제2전극이 연결된다. 제3b 버퍼 트랜지스터들(T5b, T6b)은 제3b 클록신호라인(SC_CRCLK(n))을 통해 인가된 제3b 클록신호와 제2b 저전위 전압라인(SC_GVSS2)을 통해 인가된 제2b 저전위 전압을 기반으로 제1b 캐리신호(SC_C(n))를 출력한다.
제2b2 회로부는 스캔 신호들(SC_OUT(n))을 출력하는 제2 버퍼 트랜지스터들(T3, T4)을 포함한다. 제2 버퍼 트랜지스터들(T3, T4)은 제1b Q 노드(SC_Q)의 전위를 기반으로 턴-온하는 제2 풀업 트랜지스터(T3)와 제2b Qb노드(SC_Qb)의 전위를 기반으로 턴-온하는 제2 풀다운 트랜지스터(T4)로 구분된다. 제2 풀업 트랜지스터(T3)는 제1b Q 노드(SC_Q)에 게이트전극이 연결되고 제2 클록신호라인(SC_CLK(n))에 제1전극이 연결되고 제2 출력단(SC_OUT(n))에 제2전극이 연결된다. 제2 풀다운 트랜지스터(T4)는 제2b Qb노드(SC_Qb)에 게이트전극이 연결되고 제2 출력단(SC_OUT(n))에 제1전극이 연결되고 제1b 저전위 전압라인(SC_GVSS0)에 제2전극이 연결된다. 제2 버퍼 트랜지스터들(T3, T4)은 제2 클록신호라인(SC_CLK(n))을 통해 인가된 제2 클록신호와 제1b 저전위 전압라인(SC_GVSS0)을 통해 인가된 제1b 저전위 전압을 기반으로 스캔신호(SC_OUT(n))를 출력한다.
제2a 회로부(22)는 제2a1 회로부와 제2a2 회로부를 포함한다. 제2a2 회로부는 제1a Q 노드(SE_Q)와 제2a Qb 노드(SE_Qb)의 전위에 대응하여 제1a 캐리 신호들(SE_C(n))을 출력한다. 제2a1 회로부는 제1b Q 노드(SE_Q)와 제2b Qb 노드(SE_Qb)의 전위에 대응하여 센싱신호(SE_OUT(n))를 출력한다.
제2a2 회로부는 제2 캐리 신호들(SE_C(n))을 출력하는 제3a 버퍼 트랜지스터들(T5a, T6a)를 포함한다. 제3a 버퍼 트랜지스터들(T5a, T6a)은 제1a Q 노드(SE_Q)의 전위를 기반으로 턴-온하는 제3a 풀업 트랜지스터(T5a)와 제2a Qb노드(SE_Qb)의 전위를 기반으로 턴-온하는 제3a 풀다운 트랜지스터(T6a)로 구분된다. 제3a 풀업 트랜지스터(T5a)는 제1a Q 노드(SE_Q)와 커패시터(C)의 일단에 게이트전극이 연결되고 제3a 클록신호라인(SE_CRCLK(n))에 제1전극이 연결되고 제3a 출력단(SE_C(n))과 커패시터(C)의 타단에 제2전극이 연결된다. 제3a 풀다운 트랜지스터(T6a)는 제2a Qb노드(SE_Qb)에 게이트전극이 연결되고 제3a 출력단(SE_C(n))과 커패시터(C)의 타단에 제1전극이 연결되고 제2a 저전위 전압라인(SE_GVSS2)에 제2전극이 연결된다. 제3a 버퍼 트랜지스터들(T5a, T6a)은 제3a 클록신호라인(SE_CRCLK(n))을 통해 인가된 제3a 클록신호와 제2a 저전위 전압라인(SE_GVSS2)을 통해 인가된 제2a 저전위 전압을 기반으로 제1a 캐리신호(SE_C(n))를 출력한다.
제2a1 회로부는 센싱 신호들(SE_OUT(n))을 출력하는 제1 버퍼 트랜지스터들(T1, T2)을 포함한다. 제1 버퍼 트랜지스터들(T1, T2)은 제1a Q 노드(SE_Q)의 전위를 기반으로 턴-온하는 제1 풀업 트랜지스터(T1)와 제2a Qb 노드(SE_Qb)의 전위를 기반으로 턴-온하는 제1 풀다운 트랜지스터(T2)로 구분된다. 제1 풀업 트랜지스터(T1)는 제1a Q 노드(SE_Q)에 게이트전극이 연결되고 제1 클록신호라인(SE_CLK(n))에 제1전극이 연결되고 제1 출력단(SE_OUT(n))에 제2전극이 연결된다. 제1 풀다운 트랜지스터(T2)는 제2a Qb 노드(SE_Qb)에 게이트전극이 연결되고 제1 출력단(SE_OUT(n))에 제1전극이 연결되고 제1a 저전위 전압라인(SE_GVSS0)에 제2전극이 연결된다. 제1 버퍼 트랜지스터들(T1, T2)은 제1 클록신호라인(SE_CLK(n))을 통해 인가된 제3 클록신호와 제1a 저전위 전압라인(SE_GVSS0)을 통해 인가된 제1a 저전위 전압을 기반으로 센싱신호(SE_OUT(n))를 출력한다.
이때, 제2a1 회로부는 파워 오프 후에 제2a Qb노드가 하이 레벨 전압을 유지하고 있는 상태이기 때문에 제1 저전위 전압라인(GVSS0)은 항상 하이 레벨 전압을 유지하도록 설정된다. 반면, 제1 클록신호라인(SE_CLK(n))은 하이 레벨 전압, 로우 레벨 전압, 클럭 신호 중 어느 하나일 수 있다. 소비 전력 측면에서 제1 클록신호라인(SE_CLK(n))은 로우 레벨 전압을 갖는 것이 바람직하다. 따라서 센싱 구동 시 제1 클록신호라인(SE_CLK(n))과 상관없이 센싱신호(SE_OUT(n))는 항상 하이 레벨 전압이 된다.
도 19는 제3 실시예에 따른 게이트 구동부의 신호 전달부를 나타내는 도면이고, 도 20은 도 19에 도시된 신호 전달부의 입력 신호를 보여주는 파형도이다.
도 19 내지 도 20을 참조하면, 제3 실시예에 따른 게이트 구동부는 제1 회로부(10), 제2 회로부(20)를 포함한다. 제1 회로부(10)는 제1a 회로부(11)와 제1b 회로부(21)를 포함한다. 제1a 회로부(21)는 제1a 제어 노드(이하, "SE_Q 노드"라 함)와 제2a 제어 노드(이하, "SE_Qb 노드"라 함)를 충전 또는 방전시킨다. 제1b 회로부(11)는 제1b 제어 노드(이하, "SC_Q 노드"라 함)와 제2b 제어 노드(이하, "SC_Qb 노드"라 함)를 충전 또는 방전시킨다.
제2 회로부(20)는 제2a 회로부(22)와 제2b 회로부(12)를 포함한다. 제2b 회로부(12)는 제1b Q 노드(SC_Q)와 제2b Qb 노드(SC_Qb)의 전위에 대응하여 스캔 신호들(SC_OUT(n))을 출력한다. 이 스캔 신호들(SC_OUT(n))은 제2 캐리 신호들(SC_C(n))로도 사용된다. 제2a 회로부는 제1a Q 노드(SE_Q)와 제2a Qb 노드(SE_Qb)의 전위에 대응하여 센싱 신호들(SE_OUT(n))을 출력한다. 이 센싱 신호들(SE_OUT(n))은 제1 캐리 신호들(SE_C(n))로도 사용된다.
제2b 회로부(12)는 스캔 신호들(SC_OUT(n))을 출력하는 제2 버퍼 트랜지스터들(T3, T4)을 포함한다. 제2 버퍼 트랜지스터들(T3, T4)은 제1b Q 노드(SC_Q)의 전위를 기반으로 턴-온하는 제2 풀업 트랜지스터(T3)와 제2b Qb노드(SC_Qb)의 전위를 기반으로 턴-온하는 제2 풀다운 트랜지스터(T4)로 구분된다. 제2 풀업 트랜지스터(T3)는 제1b Q 노드(SC_Q)에 게이트전극이 연결되고 제2 클록신호라인(SC_CLK(n))에 제1전극이 연결되고 제2 출력단(SC_OUT(n))에 제2전극이 연결된다. 제2 풀다운 트랜지스터(T4)는 제2b Qb노드(SC_Qb)에 게이트전극이 연결되고 제2 출력단(SC_OUT(n))에 제1전극이 연결되고 제1b 저전위 전압라인(SC_GVSS0)에 제2전극이 연결된다. 제2 버퍼 트랜지스터들(T3, T4)은 제2 클록신호라인(SC_CLK(n))을 통해 인가된 제2 클록신호와 제1b 저전위 전압라인(SC_GVSS0)을 통해 인가된 제1b 저전위 전압을 기반으로 스캔신호들(SC_OUT(n))을 출력한다.
제2a 회로부(22)는 센싱 신호들(SE_OUT(n))을 출력하는 제1 버퍼 트랜지스터들(T1, T2)을 포함한다. 제1 버퍼 트랜지스터들(T1, T2)은 제1a Q 노드(SE_Q)의 전위를 기반으로 턴-온하는 제1 풀업 트랜지스터(T1)와 제2a Qb노드(SE_Qb)의 전위를 기반으로 턴-온하는 제1 풀다운 트랜지스터(T2)로 구분된다. 제1 풀업 트랜지스터(T1)는 제1a Q 노드(SE_Q)에 게이트전극이 연결되고 제1 클록신호라인(SE_CLK(n))에 제1전극이 연결되고 제1 출력단(SE_OUT(n))에 제2전극이 연결된다. 제1 풀다운 트랜지스터(T2)는 제2a Qb노드(SE_Qb)에 게이트전극이 연결되고 제1 출력단(SE_OUT(n))에 제1전극이 연결되고 제1a 저전위 전압라인(SE_GVSS0)에 제2전극이 연결된다. 제1 버퍼 트랜지스터들(T1, T2)은 제1 클록신호라인(SE_CLK(n))을 통해 인가된 제1 클록신호와 제1a 저전위 전압라인(SE_GVSS0)을 통해 인가된 제1a 저전위 전압을 기반으로 센싱신호들(SE_OUT(n))을 출력한다.
이때, 캐리 신호와 센싱 신호가 통합되어 제2a 회로부는 센싱신호(SE_OUT(n))를 출력할 때 제1 클럭신호가 제1캐리 신호로 사용되기 때문에, 제1클록신호라인(SE_CLK(n))과 제1a 저전위 전압라인(SE_GVSS0)은 항상 하이 레벨 전압이 출력되도록 설정된다. 따라서 센싱 구동 시 센싱신호(SE_OUT(n))는 항상 하이 레벨 전압이 된다.
도 21은 본 발명의 다른 실시예에 따른 픽셀 회로를 보여 주는 회로도이다. 도 21에 도시된 픽셀 회로는 구동 소자(DT)의 문턱 전압을 샘플링하여 구동 소자(DT)의 문턱 전압 변화를 보상하는 내부 보상 회로를 포함한다. 도 22는 도 21에 도시된 픽셀 회로의 구동 방법을 보여 주는 파형도이다.
도 21 및 도 22를 참조하면, 픽셀 회로는 발광 소자(EL), 구동 소자(DT), 제1 및 제2 커패시터(C1, C2), 및 제1 내지 제8 스위치 소자들(T1~T8)을 포함한다. 구동 소자(DT)와 스위치 소자들(T1~T8)은 n 채널 Oxide TFT로 구현될 수 있다.
이 픽셀 회로에 픽셀 구동 전압(VDD), 저전위 전원 전압(VSS), 기준 전압(Vref), 초기화 전압(Vinit) 등의 직류 전압과, 픽셀 데이터의 계조에 따라 가변되는 데이터 전압(Vdata), 스캔 펄스(SC1, SC2, SC3), 및 EM 펄스(EM1, EM2)가 공급된다. 스캔 펄스(SC1, SC2, SC3)와 EM 펄스(EM1, EM2)의 전압은 게이트 온 전압(VGH, VEH)과 게이트 오프 전압(VGL, VEL) 사이에서 스윙(swing)한다.
픽셀들에 공통으로 인가되는 전압 관계는 VDD > Vref > Vinit > VSS로 설정될 수 있다. 데이터 전압(Vdata)은 픽셀 구동 전압(VDD) 보다 낮고 저전위 전원 전압(VSS) 보다 높은 전압 범위에서 데이터 구동부(110)로부터 픽셀 데이터의 계조에 따라 선택된 감마 보상 전압으로 발생될 수 있다. 초기화 전압(Vinit)은 발광 소자(EL)의 문턱 전압 이하의 전압으로 설정될 수 있다. 기준 전압(Vref)은 샘플링 단계(SMPL)에서 구동 소자(DT)에 네가티브 백 바이어스(Negative Back-bias)가 인가되도록 초기화 전압(Vinit) 보다 높은 전압으로 설정될 수 있다. 게이트 온 전압(VGH, VEH)은 픽셀 구동 전압(VDD) 보다 높은 전압으로 설정될 수 있다. 게이트 오프 전압(VGL, VEL)은 저전위 전원 전압(VSS) 보다 낮은 전압으로 설정될 수 있다.
스캔 펄스(SC1, SC2, SC3)는 제1 게이트 라인(GL1)에 인가되는 제1 스캔 펄스(SC1), 제2 게이트 라인(GL2)에 인가되는 제2 스캔 펄스(SC2), 및 제3 게이트 라인(GL3)에 인가되는 제3 스캔 펄스(SC3)를 포함할 수 있다. EM 펄스(EM1, EM2)는 제4 게이트 라인(GL4)에 인가되는 제1 EM 펄스(EM1)와, 제5 게이트 라인(GL5)에 인가되는 제2 EM 펄스(EM2)를 포함할 수 있다.
픽셀 회로의 구동 기간은 픽셀 회로가 초기화되는 초기화 단계(INIT), 구동 소자(DT)의 문턱 전압(Vth)을 샘플링하는 샘플링 단계(SMPL), 데이터 전압(Vdata)이 충전되어 픽셀 데이터가 기입되는 어드레싱 단계(ADDR), 및 픽셀 회로의 전기적 특성 즉, 픽셀 전원 라인에 흐르는 전류를 센싱하는 센싱 단계(SENS)로 나뉘어질 수 있다.
제1 스캔 펄스(SC1)는 어드레싱 단계(ADDR)에서 게이트 온 전압(VGH)일 수 있다. 제1 스캔 펄스(SC1)는 초기화 단계(INIT), 샘플링 단계(SMPL), 및 센싱 단계(SENS)에서 게이트 오프 전압(VGL)일 수 있다. 제1 스캔 펄스(SC1)는 픽셀 데이터의 데이터 전압(Vdata)과 동기되는 1 수평 기간(1H) 이하의 펄스로 발생될 수 있다. 데이터 전압(Vdata)은 제1 스캔 펄스(SC1)에 동기하여 어드레싱 단계(ADDR)에서 데이터 라인(DL)을 통해 픽셀 회로에 공급된다.
제2 스캔 펄스(SC2)는 제3 스캔 펄스(SC3) 보다 앞서 게이트 온 전압(VGH)으로 라이징(rising)되고, 제3 스캔 펄스(SC3)의 폴링 에지(falling edge)에 앞서 게이트 오프 전압(VGL)으로 폴링(falling)될 수 있다. 제2 스캔 펄스(SC2)는 초기화 단계(INIT)와 샘플링 단계(SMPL)에서 게이트 온 전압(VGH)일 수 있다. 제2 스캔 펄스(SC2)는 어드레싱 단계(ADDR)와 센싱 단계(SENS)에서 게이트 오프 전압(VGL)일 수 있다.
제3 스캔 펄스(SC3)는 샘플링 단계(SMPL)와 어드레싱 단계(ADDR)에서 게이트 온 전압(VGH)으로 발생될 수 있다. 어드레싱 단계(ADDR)에서, 제3 스캔 펄스(SC3)의 게이트 온 전압 구간은 제1 스캔 펄스(SC1)의 게이트 온 전압 구간과 중첩될 수 있다. 제3 스캔 펄스(SC3)는 제2 스캔 펄스(SC2)의 라이징 에지(rising edge) 이후에 게이트 온 전압(VGH)으로 라이징된 후, 제2 스캔 펄스(SC2)의 폴링 에지 이후에 게이트 오프 전압(VGL)으로 폴링될 수 있다. 제3 스캔 펄스(SC3)는 초기화 단계(INIT)와 센싱 단계(SENS)에서 게이트 오프 전압(VGL)일 수 있다.
제1 EM 펄스(EM1)는 초기화 단계(INIT)에서 게이트 온 전압(VGH)으로 발생되고, 센싱 단계(SENS)의 적어도 일부 구간에 게이트 온 전압(VEH)으로 발생될 수 있다. 제1 EM 펄스(EM1)는 샘플링 단계(INIT)와 어드레싱 단계(ADDR)에서 게이트 오프 전압(VEL)일 수 있다. 제1 EM 펄스(EM1)는 제2 EM 펄스(EM2)의 폴링 에지 이후에 게이트 오프 전압(VEL)으로 폴링되고, 제2 EM 펄스(EM2)의 라이징 에지 이전에 게이트 온 전압(VEH)으로 라이징될 수 있다.
제2 EM 펄스(EM2)는 센싱 단계(SENS)의 적어도 일부 구간에 게이트 온 전압(VEH)으로 발생될 수 있다. 제2 EM 펄스(EM2)는 초기화 단계(INIT), 샘플링 단계(INIT), 및 어드레싱 단계(ADDR)에서 게이트 오프 전압(VEL)일 수 있다.
제3 EM 펄스(EM3)는 센싱 단계(SENS)의 적어도 일부 구간에 게이트 온 전압(VEH)으로 발생될 수 있다. 제3 EM 펄스(EM3)는 초기화 단계(INIT), 샘플링 단계(INIT), 및 어드레싱 단계(ADDR)에서 게이트 오프 전압(VEL)일 수 있다.
발광 소자(EL)는 OLED로 구현될 수 있다. 발광 소자(EL)의 애노드 전극은 제4 노드(n4)에 연결되고, 발광 소자(EL)의 캐소드 전극에 저전위 전원 전압(VSS)이 인가될 수 있다.
제1 커패시터(C1)는 제2 노드(n2)와 제5 노드(n5) 사이에 연결될 수 있다. 제1 커패시터(C1)는 샘플링 단계(SMPL)에서 구동 소자(DT)의 문턱 전압(Vth)을 저장한다. 어드레싱 단계(ADDR)에서 데이터 전압(Vdata)은 제1 커패시터(C1)를 통해 구동 소자(DT)의 제1 게이트 전극(G1)에 전달된다.
제2 커패시터(C2)는 제3 노드(n1)와 제5 노드(n5) 사이에 연결된다. 제2 커패시터(C2)는 센싱 단계(SENS)의 초기에 구동 소자(DT)의 제2 전극 전압 즉, 소스 전압을 저장하고, 센싱 단계(SENS)에서 구동 소자의 게이트-소스간 전압(Vgs)을 유지한다.
구동 소자(DT)는 더블 게이트(Double) 구조의 MOSFET일 수 있다. 구동 소자(DT)는 제2 노드(n2)에 연결된 제1 게이트 전극, 제4 노드(n4)에 연결된 제2 게이트 전극, 제1 노드(n1)에 연결된 제1 전극, 및 제3 노드(n3)에 연결된 제2 전극을 포함한다. 구동 소자(DT)의 제1 게이트 전극과 제2 게이트 전극은 반도체 액티브 패턴(ACT)을 사이에 두고 중첩될 수 있다.
제1 스위치 소자(T1)는 제1 노드(n1)에 연결된 제1 전극, 제2 노드(n2)에 연결된 제2 전극, 및 제2 스캔 펄스(SC2)가 인가되는 게이트 전극을 포함한다. 제1 스위치 소자(T1)는 제2 스캔 펄스(SC2)의 게이트 온 전압(VGH)에 응답하여 초기화 단계(INIT)와 샘플링 단계(SMPL)에서 턴-온되어 제1 노드(n1)와 제2 노드(n2)를 연결한다. 제1 스위치 소자(T1)가 턴-온될 때, 구동 소자(DT)는 제1 게이트 전극(G1)과 제1 전극이 연결되어 다이오드로 동작한다.
제2 스위치 소자(T2)는 제3 노드(n3)에 연결된 제1 전극, 제4 노드(n4)에 연결된 제2 전극, 및 제2 EM 펄스(EM2)가 인가되는 게이트 전극을 포함한다. 제2 스위치 소자(T2)는 제2 EM 펄스(EM2)의 게이트 온 전압(VEH)에 응답하여 센싱 단계(SENS)의 적어도 일부 구간에 턴-온되어 구동 소자(DT)와 발광 소자(EL) 간의 전류 패스를 형성한다. 제2 스위치 소자(T2)가 오프 상태인 초기화 단계(INIT), 샘플링 단계(SMPL), 및 어드레싱 단계(ADDR)에서, 구동 소자(DT)와 발광 소자(EL) 간의 전류 패스가 차단되어 발광 소자(EL)가 발광되지 않는다.
제3 스위치 소자(T3)는 초기화 전압(Vinit)이 인가되는 제2 전원 라인(INL)에 연결된 제1 전극, 제5 노드(n5)에 연결된 제2 전극, 및 제2 스캔 펄스(SC2)가 인가되는 게이트 전극을 포함한다. 제3 스위치 소자(T3)는 제2 스캔 펄스(SC2)의 게이트 온 전압(VGH)에 응답하여 초기화 단계(INIT)와 샘플링 단계(SMPL)에서 턴-온되어 제5 노드(n5)에 초기화 전압(Vinit)을 공급한다. 제3 스위치 소자(T3)가 턴-오프되는 어드레싱 단계(ADDR)와 센싱 단계(SENS)에서 제2 전원 라인(INL)과 제5 노드(n5) 간의 전류 패스가 차단된다.
제4 스위치 소자(T4)는 데이터 전압(Vdata)이 인가되는 데이터 라인(DL)에 연결된 제1 전극, 제5 노드(n5)에 연결된 제2 전극, 및 제1 스캔 펄스(SC1)가 인가되는 게이트 전극을 포함한다. 제4 스위치 소자(T4)는 제1 스캔 펄스(SC1)의 게이트 온 전압(VGH)에 응답하여 어드레싱 단계(ADDR)에서 턴-온되어 제5 노드(n5)에 데이터 전압(Vdata)을 공급한다. 제4 스위치 소자(T4)가 턴-오프되는 초기화 단계(INIT), 샘플링 단계(SMPL), 및 센싱 단계(SENS) 동안 데이터 라인(DL)과 제5 노드(n5) 간의 전류 패스가 차단된다.
제5 스위치 소자(T5)는 픽셀 구동 전압(VDD)이 인가되는 제1 전원 라인(VDDL)에 연결된 제1 전극, 제1 노드(n1)에 연결된 제2 전극, 및 제1 EM 펄스(EM1)가 인가되는 게이트 전극을 포함한다. 제5 스위치 소자(T5)는 제1 EM 펄스(EM1)의 게이트 온 전압(VEH)에 응답하여 초기화 단계(INIT)와 센싱 단계(SENS)에서 턴-온되어 픽셀 구동 전압(VDD)을 제1 노드(n1)에 공급한다. 제5 스위치 소자(T5)가 턴-오프되는 샘플링 단계(SMPL)와 어드레싱 단계(ADDR)에서 제1 전원 라인(VDDL)과 제1 노드(n1) 간의 전류 패스가 차단된다.
제6 스위치 소자(T6)는 제3 노드(n3)에 연결된 제1 전극, 기준 전압(Vref)이 인가되는 제3 전원 라인(REFL)에 연결된 제2 전극, 및 제3 스캔 펄스(SC3)가 인가되는 게이트 전극을 포함한다. 제6 스위치 소자(T6)는 제3 스캔 펄스(SC3)의 게이트 온 전압(VGH)에 응답하여 샘플링 단계(SMPL)와 어드레싱 단계(ADDR)에서 턴-온되어 기준 전압(Vref)을 제3 노드(n3)에 공급한다. 제6 스위치 소자(T6)가 턴-오프되는 초기화 단계(INIT)와 센싱 단계(SENS)에서 제3 전원 라인(REFL)과 제3 노드(n3) 간의 전류 패스가 차단된다.
제7 스위치 소자(T7)는 초기화 전압(Vinit)이 인가되는 제2 전원 라인(INL)에 연결된 제1 전극, 제4 노드(n4)에 연결된 제2 전극, 및 제3 스캔 펄스(SC3)가 인가되는 게이트 전극을 포함한다. 제7 스위치 소자(T7)는 제3 스캔 펄스(SC3)의 게이트 온 전압(VGH)에 응답하여 샘플링 단계(SMPL)와 어드레싱 단계(ADDR)에서 턴-온되어 초기화 전압(Vinit)을 제4 노드(n3)에 공급한다. 제7 스위치 소자(T7)가 턴-온될 때 제6 스위치 소자(T6)를 통해 기준 전압(Vref)이 제3 노드(n3)에 인가된다. 제7 스위치 소자(T7)가 턴-오프되는 초기화 단계(INIT)와 센싱 단계(SENS)에서 제2 전원 라인(INL)과 제4 노드(n4) 간의 전류 패스가 차단된다.
제8 스위치 소자(T8)는 제4 노드(n4)에 연결된 제1 전극, 저전위 전원 전압(VSS)이 인가되는 제4 전원 라인(VSSL)에 연결된 제2 전극, 제3 EM 펄스(EM3)가 인가되는 게이트 전극을 포함한다. 제8 스위치 소자(T8)는 제3 EM 펄스(EM3)의 게이트 온 전압(VEH)에 응답하여 센싱 단계(SENS)에서 턴-온되어 제4 노드(n4)와 제4 전원 라인(VSSL) 간의 전류 패스가 형성된다.
본 발명은 샘플링 단계(SMPL)에서 기준 전압(Vref)을 제3 노드(n3)에 인가하여 구동 소자(DT)의 문턱 전압(Vth)을 샘플링하고, 어드레싱 단계(ADDR)에서 데이터 전압(Vdata)을 제5 노드(n5)에 인가함으로써 샘플링 단계(SMPL)와 어드레싱 단계(ADDR)가 분리될 수 있다. 그 결과, 본 발명은 샘플링 단계(SMPL)의 시간을 충분히 길게 예를 들면 2 수평 기간 이상 길게 확보하여 구동 소자(DT)의 문턱 전압(Vth’)을 정확하게 센싱하여 문턱 전압(Vth’)의 시프트를 보상할 수 있다.
이하에서, 픽셀 회로의 단계별 구동 방법을 도 23 내지 도 26을 결부하여 상세히 설명하기로 한다.
도 23은 도 21에 도시된 픽셀 회로의 초기화 단계(INIT)를 보여 주는 회로도이다.
도 23을 참조하면, 초기화 단계(INIT)에서 제2 스캔 펄스(SC2)와 제1 EM 펄스(EM1)가 게이트 온 전압(VGH, VEH)으로 발생되고, 그 이외의 게이트 신호들(SC1, SC3, EM2)는 게이트 오프 전압(VGL, VEL)이다. 초기화 단계(INIT)에서 제2, 제4, 제6 및 제7 스위치 소자들(T2, T4, T6, T7), 제6 스위치 소자(T6), 및 제7 스위치 소자(T7)는 턴-오프된다. 따라서, 초기화 단계(INIT)에서 제1, 제3, 및 제5 스위치 소자들(T1, T3, T5)과, 구동 소자(DT)가 턴-온된다. 이 때, 구동 소자(DT)의 제1 게이트 전극과 제1 전극이 다이오드 커넥션(Diode connection)으로 연결된다.
초기화 단계(INIT)에서, 제1 및 제2 노드들(n1, n2)의 전압은 픽셀 구동 전압(VDD)으로 초기화되고, 제3 노드(n3)의 전압은 VDD-Vth0로 변한다. 여기서, Vth0는 구동 소자(DT)에 Vbs가 인가되지 않는 초기 문턱 전압이다. 제5 노드(n2)의 전압은 초기화 전압(Vinit)이다. 제4 노드(n4)의 전압은 이전 프레임에 인가된 초기화 전압(Vinit)으로 유지된다.
도 24는 도 21에 도시된 픽셀 회로의 샘플링 단계(SMPL)를 보여 주는 회로도이다.
도 24를 참조하면, 샘플링 단계(SMPL)에서 제3 스캔 펄스(SC3)가 게이트 온 전압(VGH)으로 반전되고, 제1 EM 펄스(EM1)가 게이트 오프 전압(VEL)으로 반전된다. 제2 스캔 펄스(SC2)는 샘플링 단계(SMPL)에서 게이트 온 전압(VGH)을 유지한다. 샘플링 단계(SMPL)에서 제2 및 제3 스캔 펄스들(SC2, SC3)은 게이트 온 전압(VGH)이고, 그 이외의 게이트 신호들(SC1, EM1, EM2)는 게이트 오프 전압(VGL, VEL)이다. 따라서, 샘플링 단계(SMPL)에서 제1, 제3, 제6, 및 제7 스위치 소자들(T1, T3, T6, T7)과, 구동 소자(DT)가 턴-온된다.
샘플링 단계(SMPL)에서 초기화 전압(Vinit)이 턴-온된 제3 스위치 소자(T3)를 통해 구동 소자(DT)의 제2 게이트 전극(G2)에 인가되고, 초기화 전압(Vinit) 보다 높은 기준 전압(Vref)이 턴-온된 제6 스위치 소자(T6)를 통해 구동 소자(DT)의 제2 전극에 인가된다. 따라서, 구동 소자(DT)에 Vbs가 인가되어 구동 소자(DT)의 문턱 전압이 0 보다 높은 정극성 전압으로 시프트될 수 있다.
샘플링 단계(SMPL)에서, 제1 및 제2 노드들(n1, n2)의 전압은 Vref+Vth0+α로 변한다. 여기서, α 는 α=β(Vref-Vinit)이고, β 는 β=Cbuf/Cgi 이다. 제3 노드(n3)의 전압은 기준 전압(Vref)이고, 제4 및 제5 노드들(n4, n5)의 전압은 초기화 전압(Vinit)으로 유지된다.
도 25는 도 21에 도시된 픽셀 회로의 어드레싱 단계(ADDR)를 보여 주는 회로도이다.
도 25를 참조하면, 어드레싱 단계(ADDR)에서 픽셀 데이터의 데이터 전압(Vdata)과 동기되는 제1 스캔 펄스(SC1)가 게이트 온 전압(VGH)으로 발생된다. 어드레싱 단계(ADDR)에서 제3 스캔 펄스(SC3)가 게이트 온 전압(VGH)을 유지된 후에 게이트 오프 전압(VGL)으로 반전된다. 어드레싱 단계(ADDR)에서 제1 EM 펄스(EM1)는 게이트 오프 전압(VEL)으로 유지된 후에, 제1 스캔 펄스(SC1)의 폴링 에지 이후에 게이트 온 전압으로 반전된다. 제2 스캔 펄스(SC2)는 어드레싱 단계(ADDR)에서 게이트 오프 전압(VGL)으로 반전된다. 어드레싱 단계(ADDR)에서 제1 및 제2 EM 펄스들(EM1, EM2)의 전압은 게이트 오프 전압(VEL)일 수 있다. 따라서, 어드레싱 단계(ADDR)에서 제1, 제4, 제6, 및 제7 스위치 소자들(T1, T4, T6, T7)과, 구동 소자(DT)가 턴-온된다.
어드레싱 단계(ADDR)에서, 제1 노드(n1)의 전압은 Vref+Vth0+α로 유지되고, 제2 노드(n2)의 전압은 Vref+Vth0+α+C’(Vdata-Vinit)로 변하게 된다. 여기서, C’은 C’=C1/(C1+Cpar)로 나타낼 수 있다. “Cpar”는 구동 소자(DT)의 제1 게이트 전극(G1)에 연결된 기생 용량이다. Cpar = 0일 때 C’=1이 되어 데이터 전달율이 높고, Cpar가 높을수록 데이터 전달율이 낮아진다. 제3 노드(n3)의 전압은 기준 전압(Vref)이고, 제4 및 제5 노드들(n4, n5)의 전압은 초기화 전압(Vinit)으로 유지된다.
도 26은 도 21에 도시된 픽셀 회로의 센싱 단계(SENS)를 보여 주는 회로도이다.
도 26을 참조하면, 파워 오프 후 센싱 모드 구동 시 센싱 단계(SENS)에서 스캔 펄스들(SC1, SC2, SC2)의 전압은 게이트 오프 전압(VGL)이다. 제1 및 제2 EM 펄스들(EM1, EM2)은 센싱 단계(SENS)에서 적어도 일부 구간에 게이트 온 전압(VEH)으로 발생된다. 따라서, 픽셀 회로의 전기적 특성이 센싱되는 센싱 단계(SENS)에서, 구동 소자(DT)와, 제2, 제5 및 제8 스위치 소자들(T2, T5, T8)이 턴-온되고, 제1, 제3, 제4, 제6 및 제7 스위치 소자들(T1, T3, T4, T6, T7)은 턴-오프된다.
이때, 픽셀 전압 라인에 흐르는 전류가 발광 소자(EL)로 전류 패스를 형성하지 않고 저전압 라인으로 전류 패스를 형성함으로써 발광 소자(EL)가 턴-오프될 수 있다.
도 27은 본 발명의 또 다른 실시예에 따른 픽셀 회로를 보여 주는 회로도이고. 도 28은 도 27에 도시된 픽셀 회로의 구동 방법을 보여 주는 파형도이다.
도 27 및 도 28을 참조하면, 픽셀 회로는 발광 소자(EL), 구동 소자(DT), 제1 및 제2 커패시터(C1, C2), 및 제1 내지 제8 스위치 소자들(T1~T8)을 포함한다. 구동 소자(DT)와 스위치 소자들(T1~T8)은 n 채널 Oxide TFT로 구현될 수 있다.
여기서의 픽셀 회로는 도 19에 도시된 픽셀 회로와 제8 스위치 소자의 구성만 다를 뿐 이외의 다른 스위치 소자들의 구성은 모두 동일하여 그 기능도 동일할 수 있다.
제8 스위치 소자(T8)는 제3 노드(n3)에 연결된 제1 전극, 전류 센싱라인(VSC)에 연결된 제2 전극, 제4 스캔 펄스(SC4)가 인가되는 게이트 전극을 포함한다. 제8 스위치 소자(T8)는 제4 스캔 펄스(SC4)의 게이트 온 전압(VEH)에 응답하여 센싱 단계(SENS)에서 턴-온되어 제3 노드(n3)와 전류 센싱라인(VSC) 간의 전류 패스가 형성되도록 한다.
여기서 센싱부는 도 5에서 도시된 바와 같이 픽셀 전원 라인(41)이 아닌 전류 센싱라인(VSC)에 연결될 수 있어, 전류 센싱라인(VSC)에 흐르는 전류를 센싱할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 더욱 상세하게 설명하였으나, 본 발명은 반드시 이러한 실시예로 국한되는 것은 아니고, 본 발명의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형 실시될 수 있다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 발명의 보호 범위는 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
100: 표시패널
110: 데이터 구동부
120: 게이트 구동부
130: 타이밍 콘트롤러
140: 레벨 시프터
200: 호스트 시스템
400: 전원부

Claims (29)

  1. 입력 신호에 따라 제1 제어 노드와 제2 제어 노드의 전압을 충전 또는 방전시키는 제1 회로부; 및
    상기 제1 제어 노드와 제2 제어 노드의 전압에 따라 제1 클럭 신호와 제1 저전위 전압을 제1 출력 노드에 전달하여 상기 제1 출력 노드에 게이트 신호를 출력하는 제2 회로부를 포함하고,
    상기 제1 클럭 신호의 전압과 상기 제1 저전위 전압이 픽셀 회로의 모드에 따라 가변되는, 게이트 구동부.
  2. 제1항에 있어서,
    상기 픽셀 회로의 전기적 특성이 센싱되는 동안, 상기 제1 클럭 신호의 전압과 상기 제1 저전위 전압이 상기 픽셀 회로의 스위치 소자가 턴-온되는 조건으로 설정된 전압을 유지하는, 게이트 구동부.
  3. 제1항에 있어서,
    상기 픽셀 회로가 픽셀 데이터에 따라 발광되는 디스플레이 모드에서 상기 제1 클럭 신호가 하이 전압과 로우 전압 사이에서 스윙하고, 상기 제1 저전위 전압이 상기 로우 전압이고,
    상기 픽셀 회로의 전기적 특성이 센싱되는 센싱 모드에서 상기 제1 클럭 신호의 전압이 상기 하이 전압을 유지하고 상기 제1 저전위 전압이 상기 하이 전압인, 게이트 구동부.
  4. 제1항에 있어서,
    상기 제2 회로부는,
    상기 제1 제어 노드에 연결된 게이트, 상기 제1 클럭 신호가 인가되는 제1 전극, 및 상기 제1 출력 노드에 연결된 제2 전극을 포함한 제1 버퍼 트랜지스터; 및
    상기 제2 제어 노드에 연결된 게이트, 상기 제1 출력 노드에 연결된 제1 전극, 및 상기 제1 저전위 전압이 인가되는 제2 전극을 포함한 제2 버퍼 트랜지스터를 포함하는, 게이트 구동부.
  5. 제1항에 있어서,
    상기 게이트 신호는 센싱 신호와 스캔 신호를 포함하고,
    상기 제2 회로부는,
    상기 제1 제어 노드와 상기 제2 제어 노드의 전압에 따라 상기 제1 클럭 신호와 상기 제1 저전위 전압을 상기 제1 출력 노드에 전달하여 상기 제1 출력 노드에 상기 센싱 신호를 출력하는 제2a 회로부;
    상기 제1 제어 노드와 상기 제2 제어 노드의 전압에 따라 제2 클럭 신호와 제2 저전위 전압을 제2 출력 노드에 전달하여 상기 제2 출력 노드에 상기 스캔 신호를 출력하는 제2b 회로부; 및
    상기 제1 제어 노드와 상기 제2 제어 노드의 전압에 따라 제3 클럭 신호와 제3 저전위 전압을 제3 출력 노드에 전달하여 상기 제3 출력 노드에 캐리 신호를 출력하는 제2c 회로부를 포함하는, 게이트 구동부.
  6. 제5항에 있어서,
    상기 픽셀 회로의 전기적 특성이 센싱되는 센싱 모드에서 상기 제1 클럭 신호의 전압이 상기 하이 전압을 유지하고 상기 제1 저전위 전압이 상기 하이 전압인, 게이트 구동부.
  7. 제1항에 있어서,
    상기 제1 제어 노드는 상기 제1a 제어 노드와 상기 제1b 제어 노드를 포함하고,
    상기 제2 제어 노드는 상기 제2a 제어 노드와 상기 제2b 제어 노드를 포함하고,
    제1 회로부는,
    상기 제1a 제어 노드와 상기 제2a 제어 노드를 충전 또는 방전시키는 제1a 회로부; 및
    상기 제1b 제어 노드와 상기 제2b 제어 노드를 충전 또는 방전시키는 제1b 회로부를 포함하는, 게이트 구동부.
  8. 제7항에 있어서,
    상기 게이트 신호는 센싱 신호와 스캔 신호를 포함하고,
    상기 제2 회로부는,
    상기 제1a 제어 노드와 상기 제2a 제어 노드의 전압에 따라 제1 클럭 신호와 제1 저전위 전압을 상기 제1 출력 노드에 전달하여 상기 제1 출력 노드에 상기 센싱 신호를 출력하는 제2a1 회로부와 제3a 클럭 신호와 제3a 저전위 전압을 제3a 출력 노드에 전달하여 상기 제3a 출력 노드에 제1a 캐리 신호를 출력하는 제2a2 회로부를 갖는 제2a 회로부; 및
    상기 제1b 제어 노드와 상기 제2b 제어 노드의 전압에 따라 제2 클럭 신호와 제2 저전위 전압을 제2 출력 노드에 전달하여 상기 제2 출력 노드에 상기 스캔 신호를 출력하는 제2b1 회로부와 제3b 클럭 신호와 제3b 저전위 전압을 제3b 출력 노드에 전달하여 상기 제3b 출력 노드에 제1b 캐리 신호를 출력하는 제2b2 회로부를 갖는 제2b 회로부를 포함하는, 게이트 구동부.
  9. 제8항에 있어서,
    상기 픽셀 회로의 전기적 특성이 센싱되는 센싱 모드에서 상기 제1 저전위 전압이 상기 하이 전압인, 게이트 구동부.
  10. 제7항에 있어서,
    상기 게이트 신호는 센싱 신호와 스캔 신호를 포함하고,
    상기 제2 회로부는,
    상기 제1a 제어 노드와 상기 제2a 제어 노드의 전압에 따라 제1 클럭 신호와 제1 저전위 전압을 상기 제1 출력 노드에 전달하여 상기 제1 출력 노드에 상기 센싱 신호와 제1a 캐리 신호를 출력하는 제2a 회로부; 및
    상기 제1b 제어 노드와 상기 제2b 제어 노드의 전압에 따라 제2 클럭 신호와 제2 저전위 전압을 제2 출력 노드에 전달하여 상기 제2 출력 노드에 상기 스캔 신호와 제1b 캐리 신호를 출력하는 제2b 회로부를 포함하는, 게이트 구동부.
  11. 제10항에 있어서,
    상기 픽셀 회로의 전기적 특성이 센싱되는 센싱 모드에서 상기 제1 클럭 신호의 전압이 상기 하이 전압을 유지하고 상기 제1 저전위 전압이 상기 하이 전압인, 게이트 구동부.
  12. 데이터 전압을 출력하는 데이터 구동부;
    입력 신호에 따라 제1 제어 노드와 제2 제어 노드의 전압을 충전 또는 방전시키는 제1 회로부와 상기 제1 제어 노드와 제2 제어 노드의 전압에 따라 제1 클럭 신호와 제1 저전위 전압을 제1 출력 노드에 전달하여 상기 제1 출력 노드에 게이트 신호를 출력하는 제2 회로부를 포함하는 게이트 구동부; 및
    상기 데이터 전압과 상기 게이트 신호를 입력 받아 입력 영상을 재현하는 다수의 픽셀 회로를 포함하고,
    상기 제1 클럭 신호의 전압과 상기 제1 저전위 전압이 픽셀 회로의 모드에 따라 가변되는, 표시 장치.
  13. 제12항에 있어서,
    상기 픽셀 회로의 전기적 특성이 센싱되는 동안, 상기 제1 클럭 신호의 전압과 상기 제1 저전위 전압이 상기 픽셀 회로의 스위치 소자가 턴-온되는 조건으로 설정된 전압을 유지하는, 표시 장치.
  14. 제12항에 있어서,
    상기 픽셀 회로가 픽셀 데이터에 따라 발광되는 디스플레이 모드에서 상기 제1 클럭 신호가 하이 전압과 로우 전압 사이에서 스윙하고, 상기 제1 저전위 전압이 상기 로우 전압이고,
    상기 픽셀 회로의 전기적 특성이 센싱되는 센싱 모드에서 상기 제1 클럭 신호의 전압이 상기 하이 전압을 유지하고 상기 제1 저전위 전압이 상기 하이 전압인, 표시 장치.
  15. 제12항에 있어서,
    상기 제2 회로부는,
    상기 제1 제어 노드에 연결된 게이트, 상기 제1 클럭 신호가 인가되는 제1 전극, 및 상기 제1 출력 노드에 연결된 제2 전극을 포함한 제1 버퍼 트랜지스터; 및
    상기 제2 제어 노드에 연결된 게이트, 상기 제1 출력 노드에 연결된 제1 전극, 및 상기 제1 저전위 전압이 인가되는 제2 전극을 포함한 제2 버퍼 트랜지스터를 포함하는, 표시 장치.
  16. 제12항에 있어서,
    상기 게이트 신호는 센싱 신호와 스캔 신호를 포함하고,
    상기 제2 회로부는,
    상기 제1 제어 노드와 상기 제2 제어 노드의 전압에 따라 상기 제1 클럭 신호와 상기 제1 저전위 전압을 상기 제1 출력 노드에 전달하여 상기 제1 출력 노드에 상기 센싱 신호를 출력하는 제2a 회로부;
    상기 제1 제어 노드와 상기 제2 제어 노드의 전압에 따라 제2 클럭 신호와 제2 저전위 전압을 제2 출력 노드에 전달하여 상기 제2 출력 노드에 상기 스캔 신호를 출력하는 제2b 회로부; 및
    상기 제1 제어 노드와 상기 제2 제어 노드의 전압에 따라 제3 클럭 신호와 제3 저전위 전압을 제3 출력 노드에 전달하여 상기 제3 출력 노드에 캐리 신호를 출력하는 제2c 회로부를 포함하는, 표시 장치.
  17. 제16항에 있어서,
    상기 픽셀 회로의 전기적 특성이 센싱되는 센싱 모드에서 상기 제1 클럭 신호의 전압이 상기 하이 전압을 유지하고 상기 제1 저전위 전압이 상기 하이 전압인, 표시 장치.
  18. 제12항에 있어서,
    상기 제1 제어 노드는 상기 제1a 제어 노드와 상기 제1b 제어 노드를 포함하고,
    상기 제2 제어 노드는 상기 제2a 제어 노드와 상기 제2b 제어 노드를 포함하고,
    제1 회로부는,
    상기 제1a 제어 노드와 상기 제2a 제어 노드를 충전 또는 방전시키는 제1a 회로부; 및
    상기 제1b 제어 노드와 상기 제2b 제어 노드를 충전 또는 방전시키는 제1b 회로부를 포함하는, 표시 장치.
  19. 제18항에 있어서,
    상기 게이트 신호는 센싱 신호와 스캔 신호를 포함하고,
    상기 제2 회로부는,
    상기 제1a 제어 노드와 상기 제2a 제어 노드의 전압에 따라 제1 클럭 신호와 제1 저전위 전압을 상기 제1 출력 노드에 전달하여 상기 제1 출력 노드에 상기 센싱 신호를 출력하는 제2a1 회로부와 제3a 클럭 신호와 제3a 저전위 전압을 제3a 출력 노드에 전달하여 상기 제3a 출력 노드에 제1a 캐리 신호를 출력하는 제2a2 회로부를 갖는 제2a 회로부; 및
    상기 제1b 제어 노드와 상기 제2b 제어 노드의 전압에 따라 제2 클럭 신호와 제2 저전위 전압을 제2 출력 노드에 전달하여 상기 제2 출력 노드에 상기 스캔 신호를 출력하는 제2b1 회로부와 제3b 클럭 신호와 제3b 저전위 전압을 제3b 출력 노드에 전달하여 상기 제3b 출력 노드에 제1b 캐리 신호를 출력하는 제2b2 회로부를 갖는 제2b 회로부를 포함하는, 표시 장치.
  20. 제19항에 있어서,
    상기 픽셀 회로의 전기적 특성이 센싱되는 센싱 모드에서 상기 제1 저전위 전압이 상기 하이 전압인, 표시 장치.
  21. 제18항에 있어서,
    상기 게이트 신호는 센싱 신호와 스캔 신호를 포함하고,
    상기 제2 회로부는,
    상기 제1a 제어 노드와 상기 제2a 제어 노드의 전압에 따라 제1 클럭 신호와 제1 저전위 전압을 상기 제1 출력 노드에 전달하여 상기 제1 출력 노드에 상기 센싱 신호와 제1a 캐리 신호를 출력하는 제2a 회로부; 및
    상기 제1b 제어 노드와 상기 제2b 제어 노드의 전압에 따라 제2 클럭 신호와 제2 저전위 전압을 제2 출력 노드에 전달하여 상기 제2 출력 노드에 상기 스캔 신호와 제1b 캐리 신호를 출력하는 제2b 회로부를 포함하는, 표시 장치.
  22. 제21항에 있어서,
    상기 픽셀 회로의 전기적 특성이 센싱되는 센싱 모드에서 상기 제1 클럭 신호의 전압이 상기 하이 전압을 유지하고 상기 제1 저전위 전압이 상기 하이 전압인, 표시 장치.
  23. 제12항에 있어서,
    상기 픽셀 회로는,
    제1 노드에 연결된 게이트, 고전위 전압이 인가되는 제1 전극, 제2 노드에 연결된 제2 전극을 갖는 구동 소자;
    상기 제2 노드에 연결된 애노드 전극과 저전위 전압이 인가되는 캐소드 전극을 포함하여 상기 구동 소자로부터의 전류에 따라 구동되는 발광 소자;
    데이터 전압이 인가되는 제1 전극, 상기 제1 노드에 연결된 제2 전극, 및 스캔 펄스가 인가되는 게이트 전극을 포함한 제1 스위치 소자;
    상기 제2 노드에 연결된 제1 전극, 기준 전압에 연결된 제2 전극, 센싱 펄스가 인가되는 게이트 전극을 포함한 제2 스위치 소자를 포함하는, 표시 장치.
  24. 제23항에 있어서,
    상기 픽셀 회로의 전기적 특성이 센싱되는 센싱 모드에서 상기 제2 스위치 소자가 턴-온되는, 표시 장치.
  25. 제12항에 있어서,
    상기 픽셀 회로는,
    제1 노드에 연결된 제1 전극, 제2 노드에 연결된 제1 게이트 전극, 제3 노드에 연결된 제2 전극, 및 미리 설정된 전압이 인가되는 제2 게이트 전극을 포함한 구동 소자;
    제4 노드에 연결된 애노드 전극과 저전위 전원 전압이 인가되는 캐소드 전극을 포함하여 상기 구동 소자로부터의 전류에 따라 구동되는 발광 소자;
    상기 제1 노드와 상기 제2 노드 사이에 연결된 제1 스위치 소자;
    상기 제3 노드와 상기 제4 노드 사이에 연결된 제2 스위치 소자;
    초기화 전압이 인가되는 제1 전극, 제5 노드에 연결된 제2 전극, 및 제2 스캔 펄스가 인가되는 게이트 전극을 포함한 제3 스위치 소자;
    상기 데이터 전압이 인가되는 제1 전극, 상기 제5 노드에 연결된 제2 전극, 및 제1 스캔 펄스가 인가되는 게이트 전극을 포함한 제4 스위치 소자;
    픽셀 구동 전압이 인가되는 제1 전극, 상기 제1 노드에 연결된 제2 전극, 및 제1 EM 펄스가 인가되는 게이트 전극을 포함한 제5 스위치 소자;
    기준 전압이 인가되는 제1 전극, 상기 제3 노드에 연결된 제2 전극, 및 제3 스캔 펄스가 인가되는 게이트 전극을 포함한 제6 스위치 소자;
    상기 초기화 전압이 인가되는 제1 전극, 상기 제4 노드에 연결된 제2 전극, 및 상기 제3 스캔 펄스가 인가되는 게이트 전극을 포함한 제7 스위치 소자;
    상기 제4 노드에 연결된 제1 전극, 저전위 전압이 인가되는 제2 전극, 제3 EM 펄스가 인가되는 게이트 전극을 포함한 제8 스위치 소자;
    상기 제5 노드에 연결된 제1 전극과, 상기 제2 노드에 연결된 제2 전극을 포함한 제1 커패시터; 및
    상기 제5 노드에 연결된 제1 전극과, 상기 제3 노드에 연결된 제2 전극을 포함한 제2 커패시터를 포함하는, 표시 장치.
  26. 제12항에 있어서,
    상기 픽셀 회로는,
    제1 노드에 연결된 제1 전극, 제2 노드에 연결된 제1 게이트 전극, 제3 노드에 연결된 제2 전극, 및 미리 설정된 전압이 인가되는 제2 게이트 전극을 포함한 구동 소자;
    제4 노드에 연결된 애노드 전극과 저전위 전원 전압이 인가되는 캐소드 전극을 포함하여 상기 구동 소자로부터의 전류에 따라 구동되는 발광 소자;
    상기 제1 노드와 상기 제2 노드 사이에 연결된 제1 스위치 소자;
    상기 제3 노드와 상기 제4 노드 사이에 연결된 제2 스위치 소자;
    초기화 전압이 인가되는 제1 전극, 제5 노드에 연결된 제2 전극, 및 제2 스캔 펄스가 인가되는 게이트 전극을 포함한 제3 스위치 소자;
    상기 데이터 전압이 인가되는 제1 전극, 상기 제5 노드에 연결된 제2 전극, 및 제1 스캔 펄스가 인가되는 게이트 전극을 포함한 제4 스위치 소자;
    픽셀 구동 전압이 인가되는 제1 전극, 상기 제1 노드에 연결된 제2 전극, 및 제1 EM 펄스가 인가되는 게이트 전극을 포함한 제5 스위치 소자;
    기준 전압이 인가되는 제1 전극, 상기 제3 노드에 연결된 제2 전극, 및 제3 스캔 펄스가 인가되는 게이트 전극을 포함한 제6 스위치 소자;
    상기 초기화 전압이 인가되는 제1 전극, 상기 제4 노드에 연결된 제2 전극, 및 상기 제3 스캔 펄스가 인가되는 게이트 전극을 포함한 제7 스위치 소자;
    상기 제3 노드에 연결된 제1 전극, 전류 센싱라인에 연결된 제2 전극, 제4 스캔 펄스가 인가되는 게이트 전극을 포함한 제8 스위치 소자;
    상기 제5 노드에 연결된 제1 전극과, 상기 제2 노드에 연결된 제2 전극을 포함한 제1 커패시터; 및
    상기 제5 노드에 연결된 제1 전극과, 상기 제3 노드에 연결된 제2 전극을 포함한 제2 커패시터를 포함하는, 표시 장치.
  27. 제25항 또는 제26항에 있어서,
    상기 제1 스위치 소자는 상기 제1 노드에 연결된 제1 전극, 상기 제2 노드에 연결된 제2 전극, 및 상기 제2 스캔 펄스가 인가되는 게이트 전극을 포함하고,
    상기 제2 스위치 소자는 상기 제3 노드에 연결된 제1 전극, 상기 제4 노드에 연결된 제2 전극, 및 제2 EM 펄스가 인가되는 게이트 전극을 포함하는, 표시 장치.
  28. 제25항 또는 제26항에 있어서,
    상기 픽셀 회로의 전기적 특성이 센싱되는 센싱 모드에서 상기 제2 스위치 소자, 상기 제5 스위치 소자, 상기 제8 스위치 소자가 턴-온되는, 표시 장치.
  29. 제12항에 있어서,
    상기 데이터 구동부, 상기 게이트 구동부, 상기 픽셀 회로를 포함하는 패널 내 모든 트랜지스터는 n 채널 타입의 산화물 반도체를 포함한 Oxide TFT로 구현되는, 표시 장치.
KR1020210171603A 2021-07-08 2021-12-03 게이트 구동부 및 이를 이용한 표시 장치 KR20230009258A (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
CN202210758422.XA CN115602125A (zh) 2021-07-08 2022-06-30 选通驱动器和使用其的显示装置
DE102022116913.8A DE102022116913A1 (de) 2021-07-08 2022-07-06 Gate-Treiber und Anzeigevorrichtung, die ihn verwendet
US17/859,852 US11798489B2 (en) 2021-07-08 2022-07-07 Gate driver and display device using the same
GB2210020.0A GB2611153B (en) 2021-07-08 2022-07-08 Gate driver and display device using the same

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR20210090008 2021-07-08
KR1020210090008 2021-07-08

Publications (1)

Publication Number Publication Date
KR20230009258A true KR20230009258A (ko) 2023-01-17

Family

ID=85111173

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020210171603A KR20230009258A (ko) 2021-07-08 2021-12-03 게이트 구동부 및 이를 이용한 표시 장치

Country Status (1)

Country Link
KR (1) KR20230009258A (ko)

Similar Documents

Publication Publication Date Title
EP3447758B1 (en) Display device comprising a gate driver circuit, and method of driving the display device
KR102369624B1 (ko) 표시패널과 이를 이용한 전계 발광 표시장치
US11195473B2 (en) Display device using inverted signal and driving method thereof
CN113129838B (zh) 栅极驱动电路以及使用该栅极驱动电路的显示器件
GB2560082A (en) Organic light emitting display panel and organic light emitting display device including the same
KR102706728B1 (ko) 픽셀 전원 보상 회로와 이를 이용한 표시장치
US11798489B2 (en) Gate driver and display device using the same
KR102715341B1 (ko) 채널 제어 장치와 이를 이용한 표시장치
KR20220051619A (ko) 표시패널과 이를 이용한 표시장치
KR102625440B1 (ko) 표시패널과 이를 이용한 전계 발광 표시장치
CN115909962A (zh) 栅极驱动电路和包括该栅极驱动电路的显示装置
KR102626531B1 (ko) 픽셀 회로와 이를 이용한 표시장치
CN115602109A (zh) 像素电路、用于驱动像素电路的方法和显示装置
KR102645799B1 (ko) 시프트 레지스터와 이를 이용한 표시장치
KR102689613B1 (ko) 표시장치와 그 불량 감지 방법
KR102605975B1 (ko) 표시장치
KR20230103149A (ko) 터치 디스플레이 장치, 게이트 구동 회로 및 터치 구동 방법
KR20190030964A (ko) 유기발광 표시장치
KR20230009258A (ko) 게이트 구동부 및 이를 이용한 표시 장치
KR20220032767A (ko) 게이트 구동 장치와 이를 이용한 표시장치
KR102279014B1 (ko) 표시패널과 이를 이용한 전계 발광 표시장치
US20240221600A1 (en) Level Shifter and Display Device Including the Same
KR20230000604A (ko) 표시장치와 그 픽셀 센싱 방법
KR20240056145A (ko) 레벨 시프터와 이를 이용한 표시장치
KR20150054397A (ko) 표시 장치 및 그 구동 방법

Legal Events

Date Code Title Description
E902 Notification of reason for refusal