CN1656431A - 用于补偿同步串行接口编码器接口电路中隔离延迟和电缆延迟的装置、系统和方法 - Google Patents
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Abstract
本发明的至少一个示范实施例包括用于补偿串行编码器电路中延迟的方法。该方法包括确定与串行编码器电路相关的至少一种延迟。该方法还包括调整与串行编码器相关联的数据接收存储器所接收的内部时钟信号，以便解决至少一种所确定的延迟。
Description
背景
本发明涉及工序自动化和控制领域，更具体地说，涉及一种用于补偿串行编码器接口电路中延迟的装置、系统和方法。
编码器是能够检测像伺服电动机、线性传动装置、转速表等类似机械的转动位置和线性位置的测量系统，它能够对这些机械精确定位，并能确定诸如速度、加速度之类的量。编码器可与诸如可编程逻辑控制(PLC)和计算机数值控制(CNC)系统之类的控制系统以及其他各种驱动系统协同工作。
许多不同类型的编码器可用于这类目的。例如，常常在增量式编码器和绝对编码器之间进行区分。增量式编码器每转能产生可被控制系统处理的确定的步进数(增量)。当给控制系统加电后，无需机械运动，绝对值编码器就能够直接给出该机械的绝对位置值。绝对位置可以通过光电扫描若干码道来确定。单转编码器能够检测一转内的绝对位置，而多转编码器还能编码出转数。绝对编码器的应用实例包括机床、纺织机械、印刷机、木工机械、装卸技术、搬运存储技术和/或机器人技术。
通过编码器获得的位置信息可以经例如同步串行接口(SSI)或驱动总线被传送到控制系统。SSI编码器电路可利用一个或多个选通时钟脉冲突发，或者甚至是选通时钟脉冲突发流来锁存有关机械当前线性位置或转动位置的数据，并且使位置数据从编码器中移出并移到接收移位寄存器中(存储器的一种)。脉冲突发可使编码器能够确定什么时候锁存位置、什么时候把每个位置比特移到接收移位寄存器。时钟发生器也可直接向接收移位寄存器发送脉冲突发，以便确定什么时候能够从编码器接收位置数据。
图1是编码器接口电路100的已知实施例的逻辑电路图。时钟发生器110能够通过隔离装置120、驱动器130和电缆140向编码器150、如SSI编码器提供选通时钟脉冲信号101。时钟发生器110也可以直接向接收移位寄存器190(一种存储装置)提供选通时钟脉冲信号102。在收到相应的时钟信号后，位置数据103可从编码器150通过电缆160、接收器170和隔离装置180发送到接收移位寄存器190，该接收移位寄存器190可接受位置数据，以便处理器(未示出)进一步处理。
电路100的许多组件可能都有相关的延迟，这些延迟可以用希腊符号τ来表示，但在这里是用带各种下标的罗马字母T来表示。例如，隔离装置120，180可能具有隔离延迟Ti，驱动器130可能具有驱动器延迟Td，电缆140、160可能具有电缆延迟Tc，编码器150可能具有响应时间延迟Te，接收器170可能具有接收器延迟Tr，接收移位寄存器190可能具有建立时间延迟Tsu。此外，这些延迟可能限制含有这种电路的控制系统和/或测量系统的响应性。因而，随着提高这些系统响应性的紧迫性提高，这些延迟的影响就变得日益突出。
概述
本发明的至少一个示范实施例包括一种用于补偿串行编码器的电路中延迟的方法。所述方法包括确定与串行编码器的电路相关的至少一种延迟。该方法还包括调整与串行编码器相关联的数据接收存储器所接收的内部时钟信号，以便解决至少一种所确定的延迟。
本发明的至少一个示范实施例包括一种用于提高编码器电路的响应性的方法。所述方法包括对编码器电路的数据接收存储器所接收的内部时钟信号的预定延迟作出响应而提高编码器电路的内部时钟信号的频率。
本发明的至少一个示范实施例包括一种用于补偿串行同步接口(SSI)编码器接口的电路中延迟的方法。所述方法包括接收与SSI编码器接口的电路相关的至少一种延迟的值。该方法还包括至多按照接收的延迟值来延迟该电路的数据存储器所接收的时钟信号，并且至多按照接收的延迟值来减小时钟信号的周期。
本发明的至少一个示范实施例包括一种用于补偿绝对编码器接口的电路中延迟的方法。所述方法包括接收与绝对编码器接口的电路相关的至少一种延迟的值。该方法还包括至多按照接收的延迟值来延迟电路的数据存储器所接收的时钟信号，并且至多按照接收的延迟值来减小时钟信号的周期。
附图简介
参照附图，通过下面的详细描述更容易理解本发明及其各种可能的实施例，其中：
图1是编码器接口电路100的已知实施例的逻辑电路图；
图2是本发明的编码器接口电路200的示范实施例的逻辑电路图；
图3是本发明的方法300的示范实施例的流程图；以及
图4是典型信息装置400的示范实施例的框图。
详细描述
再参照图1，申请人已经发现，对于电路100，要想准确读出位置，来自时钟发生器110的信号的最大频率fclock必须小于与电路相关的各延迟之和的倒数。这个概念可以数学公式表示为：
公式1：fclock≤1/(2Ti+Td+2Tc+Te+Tr+Tsu)
因此，由于实际的原因，最大时钟频率受电路延迟的限制。在发现这种限制后，申请人还进一步发现了几个新的解决方案。
图2是本发明的编码器接口电路200的示范实施例的逻辑电路图。编码器接口200可与图1的编码器接口电路100相似。例如，时钟发生器210能通过隔离装置220、驱动器230和电缆240向编码器250、如SSI位置编码器提供选通时钟脉冲流201。位置数据203可通过电缆260、接收器270和隔离装置280从编码器250发送到接收移位寄存器290(一种存储装置)，该寄存器可输出处理器(未示出)、例如西门子FM352-5布尔处理器模块所需的位置数据。
此外，可提供延迟机构295，它在接收移位寄存器290接收的时钟信号202中引入新的延迟Tdel。通过提供Tdel，要想准确读出位置，来自时钟发生器210的信号的最大频率必须小于公式1的延迟之和减去Tdel的倒数。这个新的概念可以用数学公式表示为：
公式2：fclock≤1/(2Ti+Td+2Tc+Te+Tr+Tsu-Tdel)
因此，在不超过公式1的分母所列各项未补偿延迟之和的前提下，Tdel越大，时钟周期会变得越小(而时钟频率会增大越多)，至少直到其他因素占主导地位(诸如电缆衰减、驱动器限制、接收器限制、编码器最大时钟等)为止。也就是说，时钟周期可减小高达Tdel。
因此，通过有意地延迟接收移位寄存器290所接收的时钟信号来解决接收移位寄存器290的数据接收中的一个或多个延迟，电路200的运行速度(即，时钟频率)会得到提高。延迟机构295提供的Tdel可以是几种类型的延迟之和。例如，延迟机构295能提供至少一个常数延迟来补偿常数(或最小)电路或电缆延迟。延迟机构295还能提供随温度变化的可变延迟，用来补偿电路延迟中任何温度影响。此外，延迟机构295能提供用户或计算机可控的可变延迟，用来补偿任何与安装有关的延迟(例如，电缆长度延迟)。
图3是本发明的方法300的示范实施例的流程图。在动作310，能够通过几种方式中任一种确定编码器电路中的一个或多个延迟。例如，可以如动作312所示估计一个或多个延迟，可以如动作314所示计算延迟，和/或可以如动作316所示测量延迟。
在动作320，可提供调整和/或补偿来解决一个或多个电路延迟。例如，如动作322所示，可以延迟内部时钟信号的触发。这可利用能触发内部时钟信号的可延迟的较高频率的触发时钟来实现。如动作324所示，可以延迟内部时钟信号的传输。如动作326所示，可以延迟内部时钟信号的接收。这些信号延迟可以由例如锁相环(PLL)、延迟锁定环(DLL)、延迟单元和/或美国专利No.6353349(Kwon)所描述的任何延迟电路来提供，将此专利通过引用整体地结合于本文中。
在动作330，按照公式2，一旦解决了一个或多个电路延迟，那么内部时钟信号的频率可以增大。
图4是典型信息装置400的示范实施例的框图。信息装置400可包括众所周知的部件，诸如一个或多个网络接口410、一个或多个处理器420、一个或多个包含指令440的存储器430和/或一个或多个输入/输出(I/O)装置450。
在一个示范实施例中，网络接口410可以是电话机、传统的数据调制解调器、传真调制解调器、电缆调制解调器、数字用户线接口、桥接器、集线器、路由器或其它类似的装置。
在一个示范实施例中，处理器420可以是通用微处理器，诸如由加利福尼亚的Santa Clara的因特尔公司生产的奔腾系列微处理器。在另一个实施例中，处理器可以是专用集成电路(ASIC)，该专用集成电路被设计成在其硬件和/或固件中实现根据本发明实施例的方法的至少一部分。
在一个示范实施例中，存储器430可连接到处理器420，并且能存储根据方法300的一个或多个动作的、适于处理器420执行的指令440。存储器430可以是能够存储模拟或数字信息的任何装置，诸如硬盘、随机存取存储器(RAM)、只读存储器(ROM)、闪存、小型光盘、磁带、软盘等以及它们的任何组合。
在一个示范实施例中，指令440可用软件来实现，可采取本领域中众所周知的大量形式中的任何一种。在一个示范实施例中，I/O装置450可以是音频和/或视频装置，包括例如监视器、显示器、键盘、小键盘、触摸垫、定点设备、麦克风、扬声器、摄像机、照相机、扫描仪和/或打印机等，并且可包括I/O装置能与之相衔接、连接和/或耦合的端口。
通过上述那些示范实施例的详细描述，本发明的其他实施例和优点对于本领域的技术人员来说是显而易见的。因此，附图和描述被视为说明性的，而不是限制性的。
例如，在方法300的另一个实施例中，内部时钟信号的频率可保持不变，如果增大Tdel来解决额外延迟，则还可在电路中引入那些额外延迟。例如，可以延长电缆长度(从而增大电缆延迟)，可以增大移位寄存器建立时间，和/或可以增加隔离延迟。
Claims (27)
1.一种用于补偿串行编码器电路中延迟的方法，包括以下动作：
确定与所述串行编码器电路相关的至少一个延迟；以及
调整与所述串行编码器相关联的数据接收存储器所接收的内部时钟信号，从而解决所述至少一个确定的延迟。
2.如权利要求1所述的方法，其特征在于还包括估计与所述串行编码器电路相关的延迟。
3.如权利要求1所述的方法，其特征在于还包括测量与所述串行编码器电路相关的延迟。
4.如权利要求1所述的方法，其特征在于内部时钟被延迟了所述至少一个延迟。
5.如权利要求1所述的方法，其特征在于还包括触发内部时钟信号，以便解决所述至少一个确定的延迟。
6.如权利要求1所述的方法，其特征在于还包括通过频率比内部时钟高的触发时钟来触发所述内部时钟信号。
7.如权利要求1所述的方法，其特征在于还包括延迟从触发时钟发送到内部时钟的触发信号。
8.如权利要求1所述的方法，其特征在于还包括按照所述至少一个确定的延迟来延迟内部时钟。
9.如权利要求1所述的方法，其特征在于还包括按照所述至少一个确定的延迟来延迟从内部时钟发出的所述内部时钟信号。
10.如权利要求1所述的方法，其特征在于还包括按照所述至少一个延迟来延迟从内部时钟发送到所述数据接收存储器的所述内部时钟信号。
11.如权利要求1所述的方法，其特征在于还包括对与所述串行编码器相关联的所述数据接收存储器所接收的内部时钟信号的所述调整作出响应，增大所述内部时钟信号的频率。
12.如权利要求1所述的方法，其特征在于，所述数据接收存储器是寄存器。
13.如权利要求1所述的方法，其特征在于，所述数据接收存储器是移位寄存器。
14.如权利要求1所述的方法，其特征在于，所述至少一个确定的延迟是电缆延迟。
15.如权利要求1所述的方法，其特征在于，所述至少一个确定的延迟是隔离延迟。
16.如权利要求1所述的方法，其特征在于，所述至少一个确定的延迟是电缆延迟。
17.如权利要求1所述的方法，其特征在于，所述至少一个确定的延迟是编码器响应时间。
18.如权利要求1所述的方法，其特征在于，所述至少一个确定的延迟是驱动器延迟。
19.如权利要求1所述的方法，其特征在于，所述至少一个确定的延迟是接收器延迟。
20.如权利要求1所述的方法，其特征在于，所述至少一个确定的延迟是恒定延迟。
21.如权利要求1所述的方法，其特征在于，所述至少一个确定的延迟是可变延迟。
22.如权利要求1所述的方法，其特征在于，所述至少一个确定的延迟是随温度而变的延迟。
23.一种计算机可读介质，包含用于包括以下各项的动作的指令：
确定与串行编码器电路相关的至少一个延迟；以及
调整与所述串行编码器相关联的数据接收存储器所接收的内部时钟信号，以便解决所述至少一个确定的延迟。
24.一种用于补偿串行编码器电路中延迟的系统，包括：
用于确定与所述串行编码器电路相关的至少一个延迟的装置；以及
用于调整与所述串行编码器相关联的数据接收存储器所接收的内部时钟信号、以便解决所述至少一个确定的延迟的装置。
25.一种用于提高编码器电路的响应性的方法，包括至多按照所述编码器电路的数据接收存储器所接收的内部时钟信号的预定延迟，减小所述编码器电路的所述内部时钟信号的周期。
26.一种用于补偿串行同步接口(SSI)编码器接口电路中的延迟的方法，包括以下动作：
接收与所述SSI编码器接口电路相关的至少一个延迟的值；
至多按照所述接收的延迟值来延迟所述电路的数据存储器所接收的时钟信号；以及
至多按照所述接收的延迟值来减小所述时钟信号的周期。
27.一种用于补偿绝对编码器接口电路中延迟的方法，包括：
接收与所述绝对编码器接口电路相关的至少一个延迟的值；以及
至多按照所述接收的延迟值来延迟所述电路的数据存储器所接收的时钟信号；以及
至多按照所述接收的延迟值减小所述时钟信号的周期。
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