TW587370B - Device, system, and method for compensating for isolation and cable delays in an SSI encoder interface circuit - Google Patents

Description

58737〇 坎、發明說明 (發明說明應敘明：發明所屬之技術領域、先前技術、內容、實施方式及圖式簡單說明） (1 )發明所屬之技術領域： 本發明係關於流程自動化及控制（P r 0 c e s s a u t 0 m a t i 0 n and control)領域，更具體言之，係關於補償串聯編碼器界 面電路上之延遲所用之裝置、系統及方法 (2)先前技術： 編碼器係爲能偵測機器，如伺服馬達、直線操作器、轉 速錶等，之旋轉及直線位置之量測系統，其能使這些機器 精確地定位，及決定諸如速度及加速度等之量。編碼器能 與諸如可程式邏輯控制（PLC)系統及電腦數値控制（CNC) 系統，以及各種驅動系統一起使用。 有許多不同型式之編碼器可用於這種目的。因此，經常 要區別遞增（i 11 c r e m e n t a 1)及絕對（a b s ο 1 u t e )編碼器間之差 異。遞增編碼器能產生在控制系統內被處理之每旋轉之界 定步進數（遞增）。絕對値編碼器則係在控制系統被供電後 立即能提供絕對位置値而無需機器旋轉°絕對位置能藉光 電地掃瞄幾條碼軌（c 〇 d e t r a c k s)而被決定。單轉（s i n g 1 e · t u r η) 編碼器在一個旋轉中能偵測出絕對位置，而多轉編碼器另 外能編碼旋轉之次數。絕對編碼器之應用例包括工具機 (m a c h i n e t ο ο 1)、紡織機械（t e X t i 1 e m a c h i η e r y )、印刷機 (p r i n t i n g p r e s s )、木工機械（w ο o d w ο ι· k i li g m a c li i n e r y )、操 作工藝（handling tee hnology)、輸送及儲存工藝（conveying and storage technology)、及 /或無人機械（robotics) o 587370 編碼器獲得之位置資訊能經例如，同步串聯界面 ^ynehaneus SeHal Interface(ssi))或驅動匯流排而傳送 至控制系統。SSI編碼器能利用1個或多個閘通（gated)之 時脈組（cl0ck pulse burst)或甚至爲成串之閘通時脈組以 &鎖有關機器之目前之直線或旋轉位置之資料並使位置資 料從編碼器移出到接收移位暫存器（一種記憶體）。時脈組 能使編碼器判定何時要栓鎖資料及何時要將每個位置位元 移到接收移位暫存器。時脈產生器也能將時脈組直接送到 接收移位暫存器以判定何時應接收來自編碼器之位置資料。 第1圖係爲已知之編碼器界面電路1 〇 〇之實施例之邏輯 電路圖。時脈產生器1 1 0能經隔離裝置1 2 0、驅動器1 3 〇 、及電纜1 4 0而提供閘通之時脈信號1 〇丨至編碼器1 5 0， 如S S I編碼器。時脈產生器1 1 〇亦能直接提供閘通之時脈 信號1 0 2到接收移位暫存器1 9 0 (記憶體裝置）。俟收到適正 之時脈信號後能經電纜1 6 0、接收器1 7 0及隔離裝置1 8 0 將位置資料1 0 3從編碼器1 5 0送到接收移位暫存器1 9 0， 此移位暫存器能接收要被處理器（未圖示）進一步處理之位 置資料。 電路1 〇 〇之許多部件各具有關聯之延遲，其可用希臘文 tau表示，但在本文裡係用羅馬字τ附記各種註腳表示。 例如，隔離裝置1 2 0、1 8 0可有隔離延遲T i，驅動器1 3 〇 可有驅動器延遲Td，電纜140、160可有電纜延遲Te’編 碼器1 5 0可有響應時間延遲Te，接收器丨7 〇可有接收器延 遲T r，及接收移位暫存器1 9 0可有準備時間（s e t - u p t i m e ) 587370 延遲tsu。這些延遲能限制設有此編碼器電路之控制及/或 量測系統之響應性（r e s ρ ο n s i v e n e s s )。當要求提昇這些系統 之響應性之壓力增加時對這些延遲之衝擊也更形增大。 (3 )發明內容： 本發明之至少一個良好實施例係包括一種用於補償串聯 編碼器之電路上之延遲之方法。此方法包括決定至少一個 與串聯編碼器之電路有關聯之延遲。此方法另包括調整與 串聯編碼器有關聯之資料接收記憶體所接收之內部時脈信 號達至少一個決定之延遲。 本發明之至少一個良好實施例係包括一種用於增加編碼 器電路之響應性之方法。此方法係包括響應編碼器電路之 資料接收記憶體所接收之內部時脈信號之既定延遲，增加 編碼器電路之內部時脈信號之頻率。 本發明之至少一個良好實施例係包括一種用於補償同步 串聯介面（SSI)編碼器界面電路上之延遲之方法。此方法係 包括接收與S S I編碼器界面電路有關聯之至少一個延遲之 値。此方法亦包括一種延遲被電路之資料記憶體接收之.時 脈信號不大於被接收之延遲値，及減少時脈信號期間不大 於被接收之延遲値。 本發明之至少一個良好實施例係包括一種用於補償絕對 編碼器界面之電路上之延遲之方法。此方法包括接收與絕 對編碼器界面之電路有關聯之至少一個延遲之値。此方法 亦括延遲被電路之資料記憶體接收之時脈信號不大於被接 收之延遲値，及減少時脈信號之期間不大於被接收之延遲 587370 値。 (4)實施方式： 本發明及其之多樣之可行實施例將隨著參照附圖所作之 詳細敘述而更容易瞭解。 再參照第1圖，本案之專利申請者等業已發現對電路丨〇〇 言’來自時脈產生器100之信號之最大頻率feloek’如果位 置要被正確地讀取時，須小於電路有關聯之延遲之總和之 倒數。此槪念能用數學式表示如下： 方程式 1: fcl〇ck<=l/(2Ti + Td + 2Tc + Te + Tr + Tsu) 如此，因實際上之理由，最大之時脈頻率係受電路之延遲 之限制。在發現此項限制後，申請者等進一步找到一些新 穎之解決方法。 第2圖係爲本發明之編碼器界面電路2 0 0之良好實施例 之邏輯電路圖。編碼器界面2 0 0能作成與第1圖之編碼器1 〇 〇 相似。例如，時脈產生器2 1 0能經隔離裝置2 2 0、驅動器 2 3 0、及電纜2 4 0提供閘通之時脈流2 0 1到編碼器2 5 0，如 S S I位置編碼器。位置資料2 0 3能從編碼器2 5 〇，經電纜 2 6 0、接收器2 7 0、及隔離裝置2 8 0被送到接收移位暫存器 2 9 0 (記憶體裝置），此接收移位暫存器能依處理器（未圖示） ，例如西門斯（SiemenS)FM 3 5 2 - 5布倫處理器模組（B〇〇lean Processor module)，之要求輸出位置畜料。 另外’能設置延遲機構2 9 5 ’此機構能在被接收移位暫 存器2 9 0接收之時脈號2 0 2上產生本專利申請者創新之 延遲Tdel。藉提供此Tdel ’如果位置要被正確地讀取時， 587370 來自時脈產生器2 1 0之信號之最大頻率則須小於方程式1 上延遲之總和減去T d e 1之倒數。此創新之槪念能用數學式 表不 ： 方程式 2: fc 丨。ek<=l/(2Ti + Td + 2Tc + Te + Tr + Tsu-Tdel) 如此，T d e!在不超過列在方程式1之分母上之未補償之延 遲之總和下，愈大時脈期間則愈小（時脈頻率則愈高），直 到至少其它因素（如電纜衰減、驅動器極限、接收器極限、 編碼器最大時脈，等）變成主導爲止。時脈之期間能依Tdel 減少。因此，故意延遲被接收移位暫存器2 9 0接收之時脈 信號使接收移位暫存器2 9 0延遲接收資料達1個或多個延 遲，能增加電路2 0 0動作之速度（亦即，時脈頻率）。因係 被延遲機構2 9 5所提供，TdeI可係爲一些型式之延遲之總 和。例如，延遲機構2 9 5能提供至少定常之延遲以補償定 常（最小）之電路或電纜延遲。另外，延遲機構2 9 5能提供 溫度依存可變延遲俾補償有關電路延遲上之任何溫度效應 。再者，延遲機構2 9 5能提供使用者或電腦可控制之可變 延遲俾補償安裝依存上之延遲（例如，電纜長度延遲）。 第3圖係爲本發明之方法3 0 0之良好實施例之流程圖。 動作3 1 0上可用若干方式之一決定編碼器電路上之1個或 多個之延遲。例如，1個或多個之延遲可在動作3 1 2上預 估，在動作3 1 4上計算，及/或在動作3 1 6上量測。 在動作3 2 0上，能提供1個或多個之電路延遲之調整及/ 或補償。例如，如動作3 2 2所示，能延遲內部時脈信號之 觸發。這可藉利用可延遲及較高頻率之觸發時脈達成，此 587370 觸發時脈係觸發內部時脈信號。如動作3 2 4所示，能延遲 內部時脈信號之傳送。如動作3 2 6所示，能延遲內部時脈 信號之接收。這種信號延遲能藉，例如，美國專利第 6，353,349(Kwon)號上敘述之相鎖迴路（Phase lock loop， PLL)，延遲鎖閉迴路（delay look loop，DLL)，及/或任何延 遲電路提供，前述之美國專利之整體係被本文採作爲參考 。在動作3 3 0上，俟提供達1個或多個之電路延遲後，內 部時脈信號之頻率即能依方程式2增加。 第4圖係爲典型之資訊裝置400之良好實施例之方塊圖。 資訊裝置4 0 0能包括熟知之部件，諸如1個或多個網路界面 4 1 〇、1個或多個處理器4 2 0、貯存指令4 4 0之1個或多個 記憶體4 3 0、及/或1個或多個輸入/輸出（"I/O”）裝置4 5 0。 於1個良好之實施例上，網路界面4 1 0能係爲電話、傳統 之資料數據機（date modem)、傳真數據機、電纜數據機、 數 k 用戶線介面（digital subscriber line interface)、橋接 器（b r i d g e )、集線器（h u b )、路由器（r o u t e r)、或其它相似之 裝置。 於〜個良好之實施例上，處理器42 0可係爲一般用途之 ® _理器，如美國加州聖塔可拉拉（Santa Clara)之英岱爾 (Intel)公司製造之pentinum系列之微處理器。於另外之實 施例上，處理器可係爲應用特定之積體電路（Application SPecific Integrated Circuit(ASIC))，這種電路係被設計成 藉其硬體及/或韌體執行至少部份本發明良好實施例之方 法。 -10- 587370 於一個良好實施例上，記憶體4 3 0能結合至處理器4 2 0 並能貯存適於被處理器4 2 0依方法3 0 0之1個或多個動作 執行之指令4 4 0。記憶體4 3 0可係爲能貯存類比或數位資 訊之任何裝置，如硬碟、隨機存取記憶體（Random Access Memory，RAM)、唯讀記憶體（Read Only Memory, ROM)、 快閃式記憶體、光碟、磁帶、軟磁碟，等，及其等之任何 組合。 於一個良好實施例上，指令4 4 0可在此項技藝上熟知之 任何數値形式之軟體上實施。於一個良好實施例上，I/O 裝置4 5 0係爲聲訊及/或視訊裝置，包括，例如，監視器、 顯示器、鍵盤、鍵墊、觸墊、指定裝置（pointing device) 、微音器、揚聲器、電視攝影機、攝影機、掃瞄器、及/ 或印表機，等，並含有I/O裝置能搭接、連接、及/或結合 之通訊瑋（port)。 本發明之另外其它之優點及實施例，熟悉此項技藝者可 從上面對某些良好實施例之詳細之敘述而容易瞭解。因此 ，附圖及敘述應視爲係說明性而非限性。 例如，於方法3 0 0之替選實施例上，能在保持內部時脈 信號之頻率下導入電路額外之延遲，如果Tdel增加到等於 這些額外之延遲時。例如，能延長電纜長度（藉此增大電纜 延遲）、能增加移位暫存器之準備時間、及/或能增長隔離 裝置之延遲。 (5 )圖式簡單說明： 第1圖係爲編碼器界面電路1 〇 〇之已知實施例之邏輯電 -11- 587370 路圖； 第2圖係爲本發明之編碼器界面電路2 0 0之良好實施例 之邏輯電路圖； 第3圖係爲本發明之方法3 0 0之良好實施例之流程圖； 及 第4圖係爲典型之資訊裝置4 0 0之良好實施例之方塊圖。 主要部分之代表符號說明：

2 0 0 編碼器界面電路 2 02 時脈信號 2 0 3 位置資料 220,280 隔離裝置 2 3 0 驅動器 240,260 電纜 2 5 0 編碼器 2 7 0 接收器

2 9 0 接收移位暫存器 2 9 5 延遲機構 2

Claims (1)

1. 587370 拾、申請專利範圍 1 . 一種用於補償串聯編碼器之電路上之延遲之方法，其特 徵爲包括下列動作z 決定至少一個與串聯編碼器之電路有關聯之延遲；及 調整與串聯編碼器有關聯之資料接收記憶體所接收 之內部時脈信號達至少一個決定延遲。 2 .如申請專利範圍第1項之方法，其中，另包括預估與串 聯編碼器之電路有關聯之延遲之動作。 3 .如申請專利範圍第1項之方法，其中，另包括量測與串 聯編碼器之電路有關聯之延遲之動作。 4 .如申請專利範圍第1項之方法，其中，內部時脈係被延 遲至少一個決定延遲。 5 .如申請專利範圍第1項之方法，其中，另包括觸發內部 時脈信號至少達一個決定延遲之動作。 6 .如申請專利範圍第1項之方法，其中，另包括經具有頻 率比內部時脈者高之觸發時脈觸發內部時脈信號之動作。 7 .如申請專利範圍第1項之方法，其中，另包括延遲從觸 發時脈送出觸發信號至內部時脈之動作。 8 .如申請專利範圍第1項之方法，其中，另包括延遲內部 時脈至少一個決定延遲之動作。 9 .如申請專利範圍第1項之方法，其中，另包括延遲從內 部時脈送出內部時脈信號至少達一個決定延遲之動作。 1 0 .如申請專利範圍第1項之方法，其中，另包括延遲至少 達一個決定延遲從內部時脈送出內部時脈信號到資料 -13- 587370 接收記憶體之動作。 1 1 .如申請專利範圍第1項之方法，其中，另包括響應與串 聯編碼器有關聯之資料接收記憶體所接收之內部時脈 之該調整，增加內部時脈信號之頻率之動作。 1 2 .如申請專利範圍第1項之方法，其中，資料接收記憶體 係爲暫存器。 1 3 .如申請專利範圍第1項之方法，其中，資料接收記憶體 係爲移位暫存器。 1 4 .如申請專利範圍第1項之方法，其中，至少一個決定延 遲係爲電纜延遲。 1 5 .如申請專利範圍第1項之方法，其中，至少一個決定延 遲係爲隔離延遲。 1 6 .如申請專利範圍第1項之方法，其中，至少一個決定延 遲係爲接收移位暫存器之準備時間延遲。 1 7 .如申請專利範圍第1項之方法，其中，至少一個決定延 遲係爲編碼器響應時間延遲。 1 8 .如申請專利範圍第1項之方法，其中，至少一個決定延 遲係爲編碼器延遲。 1 9 .如申請專利範圍第1項之方法，其中，至少一個決定延 遲係爲接收器延遲。 2 0 .如申請專利範圍第1項之方法，其中，至少一個決定延 遲係爲定常延遲。 2 1 .如申請專利範圍第1項之方法，其中，至少一個決定延 遲係爲可變延遲。 587370 2 2 .如申請專利範圍第1項之方法，其中，至少一個決定延 遲係爲溫度依存延遲。 2 3 . —種貯存用於執行動作之指令之電腦可讀媒體，其特徵 爲貯存之指令包括： 決定至少一個與串聯編碼器之電路..有關聯之延遲；及 調整與串聯編碼器之電路有關聯之資料接收記憶體 所接收之內部時脈信號達至少一個決定延遲。 2 4 . —種用於補償串聯編碼器之電路上之延遲之系統，其特 徵爲包括： 用於決定與串聯編碼器之電路有關聯之至少一個延 遲之裝置；及 用於調整與串聯編碼器有關聯之資料接收記憶體所 接收之內部時脈信號達至少一個決定延遲之裝置。 2 5 . —種用於增加編碼器電路之響應性之方法，其特徵爲包 括： 減少編碼器電路之內部時脈信號之期間不大於編碼 器電路之資料接收記憶體所接收之內部時脈信號之決 定延遲。 2 6 . —種用於補償串聯同步界面（S S I)編碼器界面之電路上 之延遲之方法，其特徵爲包括： 接收與S S I編碼器界面之電路有關聯之至少一個延 遲之値； 延遲電路之資料記憶體所接收之時脈信號不大於被 接收之延遲値；及 -15- 587370 減少時脈信號之期間不大於被接收之延遲値。 2 7 . —種用於補償絕對編碼器電路上之延遲之方法，其特徵 爲包括下列動作= 接收與絕對編碼器界面之電路有關聯之至少一個延 遲値；及 延遲資料記憶體所接收之時脈信號不大於被接收之 延遲値；及 減少時脈信號之期間不大於被接收之延遲値。 -16-