CN108630668B - 半导体装置 - Google Patents

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Abstract

本发明的实施方式提供一种能够缩短贯通电极与外部端子之间的布线长度的半导体装置。根据本发明的一实施方式，具备第1芯片、第2芯片及衬底。第1芯片设置着贯通电极。第2芯片配置着与所述贯通电极电连接的第1端子。衬底是在第1面配置着电连接于所述1端子的第2端子。当自相对于所述衬底的第1面垂直的方向观察时，所述第1端子配置在较所述第2端子更靠内侧，且所述贯通电极配置在较所述第1端子更靠内侧。所述第1端子具备多个第1输入输出端子。所述第2端子具备多个第2输入输出端子。所述第1输入输出端子及所述第2输入输出端子中能够输入数据及时钟中的至少任1个。

Description

半导体装置
[相关申请]
本申请享有以日本专利申请2017-55239号(申请日：2017年3月22日)为基础申请的优先权。本申请是通过参照该基础申请而包含基础申请的全部内容。
技术领域
本发明的实施方式涉及一种半导体装置。
背景技术
为实现半导体装置的省空间化，有时将半导体芯片积层。为获得积层所得的半导体芯片的电连接，存在使用被称为TSV(Through Silicon Via，硅穿孔)的贯通电极的技术。此时，贯通电极有时经由接口芯片连接于外部端子。
发明内容
本发明的实施方式提供一种能够缩短贯通电极与外部端子之间的布线长度的半导体装置。
根据本发明的一实施方式，具备第1芯片、第2芯片及衬底。第1芯片设置着贯通电极。第2芯片配置着与所述贯通电极电连接的第1端子。衬底是在第1面配置着电连接于所述1端子的第2端子。当自相对于所述衬底的第1面垂直的方向观察时，所述第1端子配置在较所述第2端子更靠内侧，且所述贯通电极配置在较所述第1端子更靠内侧。所述第1端子具备多个第1输入输出端子。所述第2端子具备多个第2输入输出端子。所述第1输入输出端子及所述第2输入输出端子中能够输入数据及时钟中的至少任1个。
附图说明
图1(a)是表示第1实施方式的半导体装置的概略构成的剖视图，图1(b)是表示第1实施方式的半导体装置的电极的配置例的俯视图。
图2(a)是表示第1实施方式的半导体装置的外部端子与中间端子之间的布线路径的一例的俯视图，图2(b)是表示第1实施方式的半导体装置的中间端子间的布线路径的一例的俯视图，图2(c)是表示第1实施方式的半导体装置的中间端子与贯通电极之间的布线路径的一例的俯视图。
图3(a)是表示第2实施方式的半导体装置的中介层衬底的背面侧的外部端子的配置例的俯视图，图3(b)及图3(c)是表示第2实施方式的半导体装置的中介层衬底的表面侧的中间端子的配置例的俯视图。
图4是表示配置在第3实施方式的半导体装置的控制器的中间端子及电路块的配置例的俯视图。
图5(a)是表示图4的控制器的数据输出时的信号波形的时序图，图5(b)是表示图4的控制器的数据输入时的信号波形的时序图。
图6是表示配置在第4实施方式的半导体装置的控制器的中间端子及电路块的配置例的俯视图。
图7是表示第5实施方式的半导体装置的系统构成的一例的框图。
具体实施方式
以下，参照附图对实施方式的半导体装置详细地进行说明。此外，本发明并不受这些实施方式限定。
(第1实施方式)
图1(a)是表示第1实施方式的半导体装置的概略构成的剖视图，图1(b)是表示第1实施方式的半导体装置的电极的配置例的俯视图。
在图1(a)中，在半导体装置设置着半导体芯片5、6、8及中介层衬底2。
在中介层衬底2上隔着中间端子3倒片封装着半导体芯片5。在半导体芯片6上隔着中间端子7积层着半导体芯片8。另外，在半导体芯片6隔着中间端子4、4'倒片封装着半导体芯片5。半导体芯片5的安装面能够设置在半导体芯片8的安装面的相反侧。
半导体芯片6、8能够使横向、纵向及高度方向各自的尺寸相等。半导体芯片6、8中能够装载存储器。存储器既可为NAND(Not AND，与非)闪速存储器或ReRAM(ResistiveRandom Access Memory，阻变式存储器)等非易失性存储器，亦可为DRAM(Dynamic RandomAccess Memory，动态随机存取存储器)等易失性存储器。
半导体芯片5能够较半导体芯片6、8更缩小横向、纵向及高度方向各自的尺寸。半导体芯片5上能够装载控制器。控制器例如能够作为对于NAND存储器输入输出数据时的接口运行。该控制器中能够设置例如数据输入用驱动器、数据输出用驱动器、数据输入用锁存电路及数据输出用多工电路等。
在半导体芯片6设置着布线6A及贯通电极6B。在半导体芯片5设置着布线5A。在中介层衬底2设置着第1面M1与第2面M2。第2面M2是第1面M1的相反面。在图1(a)的例中示出第1面M1为中介层衬底2的表面，且第2面M2为中介层衬底2的背面的情况。在中介层衬底2设置着布线2A～2C。在中介层衬底2的背面设置着外部端子1。布线2A设置在中介层衬底2的背面，布线2B设置在中介层衬底2的内部，布线2C设置在中介层衬底2的表面。布线2A、2C是经由布线2B连接。
外部端子1是经由布线2A～2C连接于中间端子3。中间端子3是经由布线6A连接于中间端子4。中间端子4是经由布线5A连接于中间端子4'。中间端子4'是连接于贯通电极6B。
外部端子1及中间端子3、4、4'、7例如能够使用凸块电极。凸块电极可为焊球。外部端子1的直径可设为大于中间端子3的直径。中间端子3的直径可设为大于中间端子4、4'的直径。中间端子4、4'的直径可设为相等。
半导体芯片5、6、8是利用树脂9密封在中介层衬底2上，由此构成封装件PK。封装件PK能够隔着外部端子1安装在母衬底上。
此处，将来自外部的信号SA的信号路径设为外部端子1→中间端子3→中间端子4→贯通电极6B。该外部既可以是能够将NAND存储器用作外部存储装置的主机，也可以是对NAND存储器进行特有的处理等的外部控制器。
此时，对于信号SA，能够自中介层衬底2的外侧朝向内侧依序配置外部端子1、中间端子3、中间端子4、贯通电极6B。即，当自相对于中介层衬底2的第1面M1垂直的方向观察时，中间端子3配置在较外部端子1更靠中介层衬底2的内侧，中间端子4配置在较中间端子3更靠中介层衬底2的内侧，贯通电极6B配置在较中间端子4更靠中介层衬底2的内侧。例如图1(b)所示，外部端子1能够配置在中介层衬底2的区域R1，中间端子3能够配置在中介层衬底2的区域R2，中间端子4能够配置在中介层衬底2的区域R3，贯通电极6B能够配置在中介层衬底2的区域R4。
信号SA能够较控制信号进一步提高传输速度。信号SA例如为时钟CK及数据DA等。该数据DA例如为读取数据或写入数据。
例如，作为自NAND存储器中读出数据时的时钟CK1，能够使用读取·使能信号REn。作为将数据写入至NAND存储器时的时钟CK2，能够使用数据选通信号DQS。
控制信号例如为芯片使能信号CEn、地址·锁存·使能信号ALE、指令·锁存·使能信号CLE及写入·使能信号WEn等。
对于电源SA'等而言，无需介置半导体芯片5便能够以外部端子1→中间端子3→贯通电极6B之类的路径自外部供给至半导体芯片6、8。
此处，当自相对于中介层衬底2的第1面M1垂直的方向观察时，将中间端子3配置在较外部端子1更靠中介层衬底2的内侧，将中间端子4配置在较中间端子3更靠中介层衬底2的内侧，将贯通电极6B配置在较中间端子4更靠中介层衬底2的内侧，由此，能够缩短信号SA的信号路径。因此，能够缩短外部端子1至贯通电极6B的布线长度，从而能够削减布线电阻及布线电容。其结果，能够降低信号SA的延迟量，从而能够减少多个信号SA间的时序偏差。
图2(a)是表示第1实施方式的半导体装置的外部端子与中间端子之间的布线路径的一例的俯视图，图2(b)是表示第1实施方式的半导体装置的中间端子间的布线路径的一例的俯视图，图2(c)是表示第1实施方式的半导体装置的中间端子与贯通电极之间的布线路径的一例的俯视图。
在图2(a)中，外部端子1中设置着外部端子1A～1C。例如，设为对于外部端子1A输入数据DA，对于外部端子1B输入时钟CK1，对于外部端子1C输入时钟CK2。中间端子3中设置着中间端子3A～3C。
此时，各外部端子1A～1C能够经由布线2A～2C分别连接于各外部端子1A～1C的内侧的中间端子3A～3C。
在图2(b)中，中间端子4中设置着中间端子4A～4C。此时，各中间端子3A～3C能够经由布线6A分别连接于各中间端子3A～3C的内侧的中间端子4A～4C。
在图2(c)中，贯通电极6B中设置着贯通电极6BA～6BC。此时，各中间端子4A～4C能够经由布线5A分别连接于各中间端子4A～4C的内侧的贯通电极6BA～6BC。
此外，在图1(b)的构成中，示出将形成着存储器的半导体芯片6、8以2层积层而成的示例，但形成着存储器的半导体芯片以N(N为2以上的整数)层积层即可。
(第2实施方式)
图3(a)是表示第2实施方式的半导体装置的中介层衬底的背面侧的外部端子的配置例的俯视图，图3(b)及图3(c)是表示第2实施方式的半导体装置的中介层衬底的表面侧的中间端子的配置例的俯视图。此外，图3(c)是将图3(b)的区域RA放大地表示。
在图3(a)中，在中介层衬底12上配置着半导体芯片15。半导体芯片15上能够装载控制器。在中介层衬底12的背面设置着外部端子11。此外，中介层衬底12上的构成能够设为与图1(a)的中介层衬底2上的构成相同。在该半导体装置中，能够设置2个通道CH0、CH1。
此外，此处所说的通道是指其本身能够独立地进行通信的系统。此时，控制器能够在每一通道具有通信路径。例如，芯片使能信号CEn、地址·锁存·使能信号ALE、指令·锁存·使能信号CLE、写入·使能信号WEn、读取·使能信号REn、数据选通信号DQS、数据DA、地址AD及指令CM能够独立地设定于每一通道。
外部端子11能够在通道CH0、CH1间对称配置在中介层衬底12上。在图3(a)的例中，将通道CH0的外部端子11配置在中介层衬底12的左半边，将通道CH1的外部端子11配置在中介层衬底12的右半边。
外部端子11中能够分配输入输出端子、控制端子及电源端子等。输入输出端子中能够输入数据DA、地址AD、指令CM及时钟CK1、CK2中的至少任1个。控制端子中能够输入控制信号。控制信号例如为芯片使能信号CEn、地址·锁存·使能信号ALE、指令·锁存·使能信号CLE及写入·使能信号WEn。
此处，分配给外部端子11的输入输出端子能够以中介层衬底12的基准点OA1为中心在通道CH0、CH1间点对称配置。基准点OA1可为中介层衬底12的中心点。例如，外部端子11中设置着外部端子1A_0～1C_0、1A_1～1C_1。而且，设为对于外部端子1A_0、1A_1输入各通道CH0、CH1的数据DA，对于外部端子1B_0、1B_1输入各通道CH0、CH1的时钟CK1，对于外部端子1C_0、1C_1输入各通道CH0、CH1的时钟CK2。
此时，通道CH0的外部端子1A_0与通道CH1的外部端子1A_1能够点对称配置。通道CH0的外部端子1B_0与通道CH1的外部端子1B_1能够点对称配置。通道CH0的外部端子1C_0与通道CH1的外部端子1C_1能够点对称配置。
在图3(b)中，在中介层衬底12上设置着中间端子13。中间端子13中能够分配输入输出端子、控制端子及电源端子等。中间端子13能够连接于外部端子11。
此处，分配给中间端子13的输入输出端子能够以中介层衬底12的基准点OA1为中心在通道CH0、CH1间点对称配置。例如，中间端子13中设置着中间端子3A_0～3C_0、3A_1～3C_1。而且，设为对于中间端子3A_0、3A_1输入各通道CH0、CH1的数据DA，对于中间端子3B_0、3B_1输入各通道CH0、CH1的时钟CK1，对于中间端子3C_0、3C_1输入各通道CH0、CH1的时钟CK2。
此时，通道CH0的中间端子3A_0与通道CH1的中间端子3A_1能够点对称配置。通道CH0的中间端子3B_0与通道CH1的中间端子3B_1能够点对称地配置。通道CH0的中间端子3C_0与通道CH1的中间端子3C_1能够点对称地配置。
在图3(b)及图3(c)中，在中介层衬底12上设置着中间端子14、14'。中间端子14、14'中能够被分配输入输出端子、控制端子及电源端子等。中间端子14能够连接于中间端子13、14'。在中间端子14'上能够配置图1(a)的贯通电极6B。中间端子14能够配置在图1(b)的区域R3，且中间端子14'能够配置在图1(b)的区域R4。
此处，分配给中间端子14的输入输出端子能够以中介层衬底12的基准点OA1为中心在通道CH0、CH1间点对称配置。例如，中间端子14中设置着中间端子4A_0～4C_0、4A_1～4C_1。而且，设为对于中间端子4A_0、4A_1输入各通道CH0、CH1的数据DA，对于中间端子4B_0、4B_1输入各通道CH0、CH1的时钟CK1，对于中间端子4C_0、4C_1输入各通道CH0、CH1的时钟CK2。
此时，通道CH0的中间端子4A_0与通道CH1的中间端子4A_1能够点对称配置。通道CH0的中间端子4B_0与通道CH1的中间端子4B_1能够点对称配置。通道CH0的中间端子4C_0与通道CH1的中间端子4C_1能够点对称配置。
此处，分配给外部端子11或中间端子13、14的输入输出端子是以中介层衬底12的基准点OA1为中心在通道CH0、CH1间点对称配置，由此能够使输入至输入输出端子的信号的传输特性在通道CH0、CH1间相等。因此，能够防止在通道CH0、CH1间产生输入至输入输出端子的信号的时序偏差。
(第3实施方式)
图4是表示配置在第3实施方式的半导体装置的控制器的中间端子及电路块的配置例的俯视图。
在图4中，在该半导体装置设置着控制器。该控制器例如能够作为对于NAND存储器输入输出数据时的接口运行。该控制器例如可以设置在图1(a)的半导体芯片5，也可设置在图3(a)的半导体芯片15。
控制器中被分配有2个通道CH0、CH1。在控制器设置着接口电路22A_0、22B_0、22A_1、22B_1、转换电路23_0、23_1及控制电路21。接口电路22A_0、22B_0及转换电路23_0能够与通道CH0对应。接口电路22A_1、22B_1及转换电路23_1能够与通道CH1对应。
各接口电路22A_0、22A_1能够与控制器的外部进行信号的传递。此时，各接口电路22A_0、22A_1能够将输入数据时在外部设定的数据形式转换成与NAND存储器对应的数据形式，或者将输出数据时在NAND存储器中设定的数据形式转换成外部的输出对象的数据形式。各接口电路22B_0、22B_1能够自控制器的外部接收控制信号。
各转换电路23_0、23_1能够设置数据输入用锁存电路及数据输出用多工电路。数据输入用锁存电路例如能够将自控制器的外部发送的8位数据转换成128位数据后发送至NAND存储器。数据输出用多工电路例如能够将自NAND存储器发送的128位数据转换成8位数据后发送至外部的输出对象。控制电路21能够基于自控制器的外部发送的控制信号进行控制器的内部运行的活化处理。
接口电路22A_0能够按照通道CH0的输入输出信号IO0_0～IO7_0、读取·使能信号REn_0、BREn_0及数据选通信号DQS_0、BDQS_0的每一种设置。读取·使能信号BREn_0是读取·使能信号REn_0的反相信号。数据选通信号BDQS_0是数据选通信号DQS_0的反相信号。
接口电路22B_0能够按照通道CH0的芯片使能信号CEn_0、地址·锁存·使能信号ALE_0、指令·锁存·使能信号CLE_0及写入·使能信号WEn_0的每一种设置。
此外，当接收到芯片使能信号CEn_0时，控制电路21能够使自身的控制器的通道CH0的运行活化。当接收到地址·锁存·使能信号ALE_0时，控制电路21能够将输入输出信号IO0_0～IO7_0视作地址。当接收到指令·锁存·使能信号CLE_0时，控制电路21能够将输入输出信号IO0_0～IO7_0视作指令。
接口电路22A_1能够按照通道CH1的输入输出信号IO0_1～IO7_1、读取·使能信号REn_1、BREn_1及数据选通信号DQS_1、BDQS_1的每一种设置。读取·使能信号BREn_1是读取·使能信号REn_1的反相信号。数据选通信号BDQS_1是数据选通信号DQS_1的反相信号。
接口电路22B_1能够按照通道CH1的芯片使能信号CEn_1、地址·锁存·使能信号ALE_1、指令·锁存·使能信号CLE_1及写入·使能信号WEn_1的每一种设置。
此外，当接收到芯片使能信号CEn_1时，控制电路21能够使自身的控制器的通道CH1的运行活化。当接收到地址·锁存·使能信号ALE_1时，控制电路21能够将输入输出信号IO0_1～IO7_1视作地址。当接收到指令·锁存·使能信号CLE_1时，控制电路21能够将输入输出信号IO0_1～IO7_1视作指令。
接口电路22A_0、22B_0中设置着输入驱动器IR_0。输入驱动器IR_0能够按照通道CH0的输入输出信号IO0_0～IO7_0、芯片使能信号CEn_0、地址·锁存·使能信号ALE_0、指令·锁存·使能信号CLE_0及写入·使能信号WEn_0的每一种设置。能够在读取·使能信号REn_0、BREn_0中共用1个输入驱动器IR_0，且在数据选通信号DQS_0、BDQS_0中共用1个输入驱动器IR_0。
另外，与输入输出信号IO0_0～IO7_0对应的接口电路22A_0中设置着OCD(OffChip Driver，片外驱动器)电路IO_0。OCD电路IO_0能够按照每一种输入输出信号IO0_0～IO7_0设置。
在接口电路22A_1、22B_1设置着输入驱动器IR_1。输入驱动器IR_1能够按照通道CH1的输入输出信号IO0_1～IO7_1、芯片使能信号CEn_1、地址·锁存·使能信号ALE_1、指令·锁存·使能信号CLE_1及写入·使能信号WEn_1的每一种设置。能够在读取·使能信号REn_1、BREn_1中共用1个输入驱动器IR_1，且能够在数据选通信号DQS_1、BDQS_1中共用1个输入驱动器IR_1。
另外，在与输入输出信号IO0_1～IO7_1对应的接口电路22A_1设置着OCD电路IO_1。OCD电路IO_1能够按照每一种输入输出信号IO0_1～IO7_1设置。
输入驱动器IR_0、IR_1能够对自外部发送的信号赋予驱动力，或者进行自外部发送的信号的电平位移。OCD电路IO_0、IO_1能够对发送至外部的信号赋予驱动力，或者进行发送至外部的信号的电平位移。
与输入输出信号IO0_0～IO7_0分别对应的输入驱动器IR_0经由布线DI_0连接于转换电路23_0。与数据选通信号DQS_0、BDQS_0对应的输入驱动器IR_0经由布线KI_0连接于转换电路23_0。与读取·使能信号REn_0、BREn_0对应的输入驱动器IR_0经由布线KO_0连接于与数据选通信号DQS_0、BDQS_0对应的接口电路22A_0、OCD电路IO_0。OCD电路IO_0经由布线DO_0连接于转换电路23_0。
与输入输出信号IO0_1～IO7_1分别对应的输入驱动器IR_1经由布线DI_1连接于转换电路23_1。与数据选通信号DQS_1、BDQS_1对应的输入驱动器IR_1经由布线KI_1连接于转换电路23_1。与读取·使能信号REn_1、BREn_1对应的输入驱动器IR_1经由布线KO_1连接于与数据选通信号DQS_1、BDQS_1对应的接口电路22A_1、OCD电路IO_1。OCD电路IO_1经由布线DO_1连接于转换电路23_1。
与芯片使能信号CEn_0、地址·锁存·使能信号ALE_0、指令·锁存·使能信号CLE_0及写入·使能信号WEn_0分别对应的输入驱动器IR_0经由布线CT_0连接于控制电路21。
与芯片使能信号CEn_1、地址·锁存·使能信号ALE_1、指令·锁存.使能信号CLE_1及写入·使能信号WEn_1分别对应的输入驱动器IR_1经由布线CT_1连接于控制电路21。
另外，在控制器设置着中间端子24A_0、24B_0、24A_1、24B_1、24'。在中间端子24'上配置着贯通电极26B。
转换电路23_0经由布线H_0连接于中间端子24'。转换电路23_1经由布线H_1连接于中间端子24'。控制电路21经由布线CT连接于中间端子24'。
中间端子24A_0能够按照通道CH0的输入输出信号IO0_0～IO7_0、读取·使能信号REn_0、BREn_0及数据选通信号DQS_0、BDQS_0的每一种设置。
中间端子24A_1能够按照通道CH1的输入输出信号IO0_1～IO7_1、读取·使能信号REn_1、BREn_1及数据选通信号DQS_1、BDQS_1的每一种设置。
中间端子24B_0能够按照芯片使能信号CEn_0、地址·锁存·使能信号ALE_0、指令·锁存·使能信号CLE_0及写入·使能信号WEn_0的每一种设置。
中间端子24B_1能够按照芯片使能信号CEn_1、地址·锁存·使能信号ALE_1、指令·锁存·使能信号CLE_1及写入·使能信号WEn_1的每一种设置。
中间端子24A_0、24A_1能够沿着相隔中间端子24'相互对向的边配置。中间端子24B_0、24B_1能够沿着相隔中间端子24'相互对向的边配置。
另外，能够以控制器的基准点OA2为中心，将输入输出信号IO0_0～IO7_0的中间端子24A_0与输入输出信号IO0_1～IO7_1的中间端子24A_1分别点对称地配置。基准点OA2可为控制器的中心点。能够以控制器的基准点OA2为中心，将读取·使能信号REn_0、BREn_0的中间端子24A_0与读取·使能信号REn_1、BREn_1的中间端子24A_1分别点对称配置。能够以控制器的基准点OA2为中心。将数据选通信号DQS_0、BDQS_0的中间端子24A_0与数据选通信号DQS_1、BDQS_1的中间端子24A_1分别点对称地配置。
芯片使能信号CEn_0、地址·锁存·使能信号ALE_0、指令·锁存·使能信号CLE_0及写入·使能信号WEn_0的中间端子24B_0能够相对于控制器的基准线LA2而与芯片使能信号CEn_1、地址·锁存·使能信号ALE_1、指令·锁存·使能信号CLE_1及写入·使能信号WEn_1的中间端子24B_1分别线对称地配置。控制器的基准线LA2可为控制器的中央线。
在图4的控制器例如设置在图1(b)的半导体芯片5的情况下，中间端子24A_0、24A_1能够与图1(b)的中间端子4对应，中间端子24'能够与图1(b)的中间端子4'对应，贯通电极26B能够与图1(b)的贯通电极6B对应，布线DI_0、DI_1、DO_0、DO_1、KI_0、KI_1、KO_0、KO_1能够与图1(b)的布线5A对应。
此处，分别对于输入输出信号IO0_0～IO7_0、IO0_1～IO7_1、读取·使能信号REn_0、BREn_0、REn_1、BREn_1及数据选通信号DQS_0、BDQS_0、DQS_1、BDQS_1，以控制器的基准点OA2为中心将中间端子24A_0、24A_1点对称配置，由此能够缩短这些信号的布线长度。因此，能够削减这些信号布线的布线电阻及布线电容，从而能够防止在通道CH0、CH1间产生这些信号的时序偏差，并且能够降低消耗功率。
另外，分别对于芯片使能信号CEn_0、CEn_1、地址·锁存·使能信号ALE_0、ALE_1、指令·锁存·使能信号CLE_0、CLE_1及写入·使能信号WEn_0、WEn_1，将中间端子24B_0、24B_1相对于控制器的基准线LA2线对称配置，由此能够缩短这些控制信号的布线长度。因此，能够削减这些控制信号的布线的布线电阻及布线电容，从而能够防止在通道CH0、CH1间产生这些控制信号的时序偏差，并且能够降低消耗功率。
图5(a)是表示图4的控制器的数据输出时的信号波形的时序图，图5(b)是表示图4的控制器的数据输入时的信号波形的时序图。此外，能够使读取·使能信号REn与图4的读取·使能信号REn_0、REn_1对应。能够使数据选通信号DQS、BDQS与图4的数据选通信号DQS_0、BDQS_0、DQS_1、BDQS_1对应。能够使输入输出信号I/0＜7：0＞与图4的输入输出信号IO0_0～IO7_0、IO0_1～IO7_1对应。另外，在图5(a)及图5(b)中取以DDR(Double-Data-Rate，双倍数据速率)将数据Dn～Dn+3输入输出的情况为例。
在图5(a)中，在输出数据时，将读取·使能信号REn发送至控制器。并且，基于读取·使能信号REn产生数据选通信号DQS、BDQS。
例如，当读取·使能信号REn在时刻t1上升时，数据选通信号DQS在时刻t3上升，并且数据选通信号BDQS在时刻t3下降。当读取·使能信号REn在时刻t2下降时，数据选通信号DQS在时刻t4下降，并且数据选通信号BDQS在时刻t4上升。
自NAND存储器中读出的数据Dn～Dn+3在数据选通信号DQS的两边缘的时序自控制器输出至外部。
例如，当数据选通信号DQS在时刻t3上升时，数据Dn在相同的时序自控制器输出至外部。当数据选通信号DQS在时刻t4下降时，数据Dn+1在相同的时序自控制器输出至外部。当数据选通信号DQS在时刻t5上升时，数据Dn+2在相同的时序自控制器输出至外部。当数据选通信号DQS在时刻t6下降时，数据Dn+3在相同的时序自控制器输出至外部。
另一方面，在图5(b)中，在输入数据时，在数据选通信号DQS的两边缘的时序将数据Dn～Dn+3自控制器输入至NAND存储器。
例如，当数据选通信号DQS在时刻t1上升时，将数据Dn自控制器输入至NAND存储器。当数据选通信号DQS在时刻t2下降时，将数据Dn+1自控制器输入至NAND存储器。当数据选通信号DQS在时刻t3上升时，将数据Dn+2自控制器输入至NAND存储器。当数据选通信号DQS在时刻t4下降时，将数据Dn+3自控制器输入至NAND存储器。
(第4实施方式)
图6是表示第4实施方式的半导体装置的控制器中配置的中间端子及电路块的配置例的俯视图。
在图6中，在该控制器分配着2个通道CH0、CH1。在控制器设置着接口电路32A_0、32B_0、32A_1、32B_1、转换电路33_0、33_1及控制电路31。接口电路32A_0、32B_0及转换电路33_0能够与通道CH0对应。接口电路32A_1、32B_1及转换电路33_1能够与通道CH1对应。
接口电路32A_0能够按照通道CH0的输入输出信号IO0_0～IO7_0、读取·使能信号REn_0、BREn_0及数据选通信号DQS_0、BDQS_0的每一种设置。
接口电路32B_0能够按照通道CH0的芯片使能信号CEn_0、地址·锁存·使能信号ALE_0、指令·锁存·使能信号CLE_0及写入·使能信号WEn_0的每一种设置。
接口电路32A_1能够按照通道CH1的输入输出信号IO0_1～IO7_1、读取·使能信号REn_1、BREn_1及数据选通信号DQS_1、BDQS_1的每一种设置。读取·使能信号BREn_1是读取·使能信号REn_1的反相信号。数据选通信号BDQS_1是数据选通信号DQS_1的反相信号。
接口电路32B_1能够按照通道CH1的芯片使能信号CEn_1、地址·锁存·使能信号ALE_1、指令·锁存·使能信号CLE_1及写入·使能信号WEn_1的每一种设置。
在接口电路32A_0、32B_0设置着输入驱动器IR_0'。输入驱动器IR_0'能够按照通道CH0的输入输出信号IO0_0～IO7_0、芯片使能信号CEn_0、地址·锁存·使能信号ALE_0、指令·锁存·使能信号CLE_0及写入·使能信号WEn_0的每一种设置。能够在读取·使能信号REn_0、BREn_0中共用1个输入驱动器IR_0'，且能够在数据选通信号DQS_0、BDQS_0中共用1个输入驱动器IR_0'。
另外，在与输入输出信号IO0_0～IO7_0对应的接口电路32A_0设置着OCD电路IO_0'。OCD电路IO_0'能够按照每一种输入输出信号IO0_0～IO7_0设置。
在接口电路32A_1、32B_1设置着输入驱动器IR_1'。输入驱动器IR_1'能够按照通道CH1的输入输出信号IO0_1～IO7_1、芯片使能信号CEn_1、地址·锁存·使能信号ALE_1、指令·锁存·使能信号CLE_1及写入·使能信号WEn_1的每一种设置。能够在读取·使能信号REn_1、BREn_1中共用1个输入驱动器IR_1'，且能够在数据选通信号DQS_1、BDQS_1中共用1个输入驱动器IR_1'。
另外，在与输入输出信号IO0_1～IO7_1对应的接口电路32A_1设置着OCD电路IO_1'。OCD电路IO_1'能够按照每一种输入输出信号IO0_1～IO7_1设置。
与输入输出信号IO0_0～IO7_0分别对应的输入驱动器IR_0'经由布线DI_0'连接于转换电路33_0。OCD电路IO_0'经由布线DO_0'连接于转换电路33_0。
与输入输出信号IO0_1～IO7_1分别对应的输入驱动器IR_1'经由布线DI_1'连接于转换电路33_1。OCD电路IO_1'经由布线DO_1'连接于转换电路33_1。
与芯片使能信号CEn_0、地址·锁存·使能信号ALE_0、指令·锁存·使能信号CLE_0及写入·使能信号WEn_0分别对应的输入驱动器IR_0'经由布线CT_0'连接于控制电路31。
与芯片使能信号CEn_1、地址·锁存·使能信号ALE_1、指令·锁存·使能信号CLE_1及写入·使能信号WEn_1分别对应的输入驱动器IR_1'经由布线CT_1'连接于控制电路31。
另外，在控制器设置着中间端子34A_0、34B_0、34A_1、34B_1、34'。在中间端子34'上配置着贯通电极36B。
转换电路33_0经由布线H_0'连接于中间端子34'。转换电路33_1经由布线H_1'连接于中间端子34'。控制电路31经由布线CT'连接于中间端子34'。
中间端子34A_0能够按照通道CH0的输入输出信号IO0_0～IO7_0、读取·使能信号REn_0、BREn_0及数据选通信号DQS_0、BDQS_0的每一种设置。
中间端子34A_1能够按照通道CH1的输入输出信号IO0_1～IO7_1、读取·使能信号REn_1、BREn_1及数据选通信号DQS_1、BDQS_1的每一种设置。
中间端子34B_0可按照芯片使能信号CEn_0、地址·锁存·使能信号ALE_0、指令·锁存·使能信号CLE_0及写入·使能信号WEn_0的每一种设置。
中间端子34B_1可按照芯片使能信号CEn_1、地址·锁存·使能信号ALE_1、指令·锁存·使能信号CLE_1及写入·使能信号WEn_1的每一种设置。
输入输出信号IO4_0～IO7_0及读取·使能信号REn_0、BREn_0的中间端子34A_0与输入输出信号IO0_0～IO3_0及数据选通信号DQS_0、BDQS_0的中间端子34A_0能够沿着相隔转换电路33_0相互对向的边配置。
此时，能够在输入输出信号IO4_0～IO7_0的输入驱动器IR_0'及OCD电路IO_0'与输入输出信号IO0_0～IO3_0的输入驱动器IR_0'及OCD电路IO_0'之间配置转换电路33_0。因此，能够缩短输入驱动器IR_0'与转换电路33_0之间的布线DI_0'。另外，能够缩短OCD电路IO_0'与转换电路33_0之间的布线DO_0'。
输入输出信号IO4_1～IO7_1及读取·使能信号REn_1、BREn_1的中间端子34A_1与输入输出信号IO0_1～IO3_1及数据选通信号DQS_1、BDQS_1的中间端子34A_1能够沿着相隔转换电路33_1相互对向的边配置。
此时，能够在输入输出信号IO4_1～IO7_1的输入驱动器IR_1'及OCD电路IO_1'与输入输出信号IO0_1～IO3_1的输入驱动器IR_1'及OCD电路IO_1'之间配置转换电路33_1。因此，能够缩短输入驱动器IR_1'与转换电路33_1之间的布线DI_1'。另外，能够缩短OCD电路IO_1'与转换电路33_1之间的布线DO_1'。
中间端子34B_0、34B_1能够沿着相隔中间端子34'相互对向的边配置。
另外，能够以控制器的基准点OA3为中心，将输入输出信号IO0_0～IO7_0的中间端子34A_0与输入输出信号IO0_1～IO7_1的中间端子34A_1分别点对称地配置。基准点OA3可为控制器的中心点。能够以控制器的基准点OA3为中心，将读取·使能信号REn_0、BREn_0的中间端子34A_0与读取·使能信号REn_1、BREn_1的中间端子34A_1分别点对称地配置。能够以控制器的基准点OA3为中心，将数据选通信号DQS_0、BDQS_0的中间端子34A_0与数据选通信号DQS_1、BDQS_1的中间端子34A_1分别点对称地配置。
芯片使能信号CEn_0、地址·锁存·使能信号ALE_0、指令·锁存·使能信号CLE_0及写入·使能信号WEn_0的中间端子34B_0能够相对于控制器的基准线LA3而与芯片使能信号CEn_1、地址·锁存·使能信号ALE_1、指令·锁存·使能信号CLE_1及写入·使能信号WEn_1的中间端子34B_1分别线对称地配置。控制器的基准线LA3可为控制器的中央线。
在图6的控制器例如设置在图1(b)的半导体芯片5的情况下，中间端子34A_0、34A_1能够与图1(b)的中间端子4对应，中间端子34'能够与图1(b)的中间端子4'对应，贯通电极36B能够与图1(b)的贯通电极6B对应，布线DI_0'、DI_1'、DO_0'、DO_1'能够与图1(b)的布线5A对应。
此处，分别对于输入输出信号IO0_0～IO7_0、IO0_1～IO7_1、读取·使能信号REn_0、BREn_0、REn_1、BREn_1及数据选通信号DQS_0、BDQS_0、DQS_1、BDQS_1，以控制器的基准点OA3为中心将中间端子34A_0、34A_1点对称配置，由此能够缩短这些信号的布线长度。因此，能够削减这些信号的布线的布线电阻及布线电容，从而能够防止在通道CH0、CH1间产生这些信号的时序偏差，并且能够降低消耗功率。
另外，分别对于芯片使能信号CEn_0、CEn_1、地址·锁存·使能信号ALE_0、ALE_1、指令·锁存·使能信号CLE_0、CLE_1及写入·使能信号WEn_0、WEn_1，将中间端子34B_0、34B_1相对于控制器的基准线LA3线对称配置，由此能够缩短这些控制信号的布线长度。因此，能够削减这些控制信号的布线的布线电阻及布线电容，从而能够防止在通道CH0、CH1间产生这些控制信号的时序偏差，并且能够降低消耗功率。
(第5实施方式)
图7是表示第5实施方式的半导体装置的系统构成的一例的框图。
在图7中，在母衬底BK安装着图1(a)的封装件PK及外部控制器52。外部控制器52经由主机接口连接于主机51。封装件PK能够隔着外部端子1安装在母衬底BK上。母衬底BK例如既可以装载在SD(Secure Digital，安全数字)卡等存储卡，也可以装载在eMMCTM等多媒体卡，也可以装载在SSD(Solid State Drive，固态驱动器)等外部存储装置，也可以装载在依据UFS(Universal Flash Storage，通用闪存存储)标准的存储器模块。
外部控制器52能够对NAND存储器进行特有的处理等。例如，外部控制器52能够进行读取数据或写入数据的缓存、ECC(Error Correction Code，纠错码)处理、损耗均衡处理及随机化处理等。损耗均衡处理是使数据的写入不会集中在NAND存储器的特定区的处理。随机化处理是通过使写入至NAND存储器的同一区的数据不具有周期性而不易产生单元间干扰的处理。
此时，能够在外部控制器52与半导体芯片5之间交换信号SA。例如，能够在外部控制器52与半导体芯片5之间交换芯片使能信号CEn、地址·锁存·使能信号ALE、指令·锁存·使能信号CLE、写入·使能信号WEn、读取·使能信号REn、数据选通信号DQS、数据DA、地址AD及指令CM等。
已对本发明的若干实施方式进行了说明，但这些实施方式是作为示例而提出，并非意图限定发明的范围。这些新颖的实施方式能够以其它各种方式实施，且能够在不脱离发明主旨的范围内进行各种省略、替换、变更。这些实施方式或其变化包含在发明的范围或主旨中，并且包含在权利要求书所记载的发明与其均等的范围内。
[符号的说明]
1 外部端子
2 中介层衬底
2A～2C、5A、6A 布线
6B 贯通电极
3、4、4'、7 中间端子
5、6、8 半导体芯片
9 树脂
PK 封装件

Claims (3)

1.一种半导体装置，其特征在于具备：
第1芯片，设置着贯通电极；
第2芯片，配置着与所述贯通电极电连接的第1端子；及
衬底，具有第1面及第2面，在所述第1面与所述第1芯片之间配置着电连接于所述第1端子的第2端子，在与所述第1面为相反面的所述第2面侧配置着第3端子；且
当自相对于所述衬底的所述第1面垂直的方向观察时，所述第2端子配置在较所述第3端子更靠内侧，所述第1端子配置在较所述第2端子更靠内侧，且所述贯通电极配置在较所述第1端子更靠内侧；
所述第1端子包括：第1通道用的多个第1输入输出端子、第1通道用的多个第1控制端子、第2通道用的多个第2输入输出端子及第2通道用的多个第2控制端子；
所述第3端子包括多个第3输入输出端子；
所述第1输入输出端子与所述第2输入输出端子相互点对称地配置，所述第1控制端子与所述第2控制端子相互线对称地配置；
对所述第1输入输出端子及所述第2输入输出端子，能够输入数据及时钟中的至少任1个；
对所述第1控制端子及所述第2控制端子，能够输入：芯片使能、地址·锁存·使能、指令·锁存·使能及写入·使能中的至少任1个。
2.根据权利要求1所述的半导体装置，其特征在于：所述第3输入输出端子点对称地配置。
3.根据权利要求1或2所述的半导体装置，其特征在于：
在所述第1芯片装载着存储器，
在所述第2芯片装载着能够作为所述存储器的接口运行的控制器，
所述第1端子及所述第2端子为凸块电极，
所述第1芯片及所述第2芯片被树脂密封在所述衬底上。
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