CN115083458A - 数据存储设备及其接口电路 - Google Patents

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Abstract

本申请涉及一种数据存储设备及其接口电路。该数据存储设备可以包括：存储器装置，包括用于存储数据的存储器单元；以及接口电路，联接在主机装置和存储器装置之间作为接口，并且被配置成向主机装置传送传输信号。接口电路包括被配置成生成延迟码的延迟电路，并且被配置成基于延迟码生成待与传输信号组合的附加信号。

Description

数据存储设备及其接口电路
相关申请的交叉引用
本专利文件要求于2021年3月12日提交的、申请号为10-2021-0032790的韩国申请的优先权和利益，该韩国申请通过引用整体并入本文。
技术领域
本专利文件中公开的技术和实施方式总体涉及一种半导体集成设备，并且更特别地，涉及一种数据存储设备及其接口电路。
背景技术
数据存储设备可包括其中存储数据的存储器装置和控制器，该控制器响应于来自主机的请求向存储器装置传送数据和从存储器装置接收数据。存储器装置和控制器通过接口电路和通道传送并接收数据。为了保证在存储器装置和控制器之间传送和接收的数据的完整性，已经进行了许多研究。
发明内容
在实施例中，一种数据存储设备可以包括：存储器装置，包括用于存储数据的存储器单元；以及接口电路，联接在主机装置和存储器装置之间作为接口，并且被配置成向主机装置传送传输信号。接口电路包括被配置成生成延迟码的延迟电路，并且被配置成基于该延迟码生成待与传输信号组合的附加信号。
在实施例中，一种数据存储设备可以包括：接口电路，包括输入/输出控制电路；以及存储器装置，被配置成通过接口电路向主机传送数据以及从主机接收数据。输入/输出控制电路包括：延迟电路，被配置成基于从主机传送的时钟信号生成内部时钟信号和延迟码；以及多个输入/输出电路，每个输入/输出电路被配置成接收延迟码并生成附加信号，该附加信号将与待传送到主机的传输信号组合。
在实施例中，一种接口电路，设置在包括存储器装置的存储装置中，该接口电路包括：延迟电路，被配置成基于从主机传送的时钟信号生成内部时钟信号和延迟码；以及多个输入/输出电路，每个输入/输出电路被配置成接收延迟码并生成附加信号，该附加信号将与待传送到主机的传输信号组合。
附图说明
图1是根据所公开技术的实施例的数据存储设备的配置图。
图2是根据所公开技术的实施例的接口电路的配置图。
图3是根据所公开技术的实施例的延迟锁定环电路的配置图。
图4是根据所公开技术的实施例的输入/输出电路的配置图。
图5是根据所公开技术的实施例的预加重电路的配置图。
图6A和图6B是根据所公开技术的是否执行预加重的传输信号的波形图。
图7是示出根据所公开技术的实施例的数据存储系统的示图。
图8和图9是示出根据所公开技术的实施例的数据处理系统的示图。
图10是示出包括根据所公开技术的实施例的数据存储设备的网络系统的示图。
图11是示出包括在根据所公开技术的实施例的数据存储设备中的非易失性存储器装置的框图。
具体实施方式
以下，将参照附图更详细地描述本公开的实施例。
随着数据存储设备的容量和速度的增加，在接口电路中设置的单元输入/输出电路的数量增加。因此，已经进行了更多的研究来准确和有效地生成待提供给每个输入/输出电路的信号。
图1是根据实施例的数据存储设备10的配置图。
数据存储设备10可包括主机100和通过通道300连接到主机100或与主机100通信的存储装置200。
主机100可包括用于控制存储装置200的存储器控制器110和作为主机侧接口电路IF_H的第一接口电路120。存储装置200可包括存储器装置210和作为存储器侧接口电路IF_D的第二接口电路220。
主机100可包括处理器和在处理器控制下操作的多个IP(知识产权核心)。主机100可以是片上系统(SoC)，其中操作各种功能的多个功能块，例如IP，被实施为单个芯片。第一接口电路120也是单个IP，并且可以集成到实施为SoC的主机100中。
存储器装置210可使用从诸如以下的易失性存储器元件中选择的存储器元件来实施：动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)或晶闸管随机存取存储器(TRAM)。
存储器装置210可以使用存储器元件来实施。在一些实施方案中，存储器元件可以是诸如以下的非易失性存储器元件：电可擦除可编程ROM(EEPROM)、NAND闪速存储器、NOR闪速存储器、相变RAM(PRAM)、电阻式RAM(ReRAM)、铁电RAM(FRAM)或自旋转移力矩磁性RAM(STT-MRAM)。在一些实施方案中，存储器元件可以以固态驱动器(SSD)、存储卡、通用闪存(UFS)或其他形式来实施。存储器装置210可包括多个管芯、多个芯片或多个封装。存储器装置210可以作为在一个存储器单元中存储一位数据的单层单元或在一个存储器单元中存储多位数据的多层单元来操作。
通道300提供在主机100和存储装置200之间传送和接收信号的路径。
主机100可以通过第一接口电路120向第二接口电路220传送时钟信号CLK、命令信号CMD、地址信号ADD或其它信号中的至少一种。此外，主机100可以与数据选通信号DQS同步地通过第一接口电路120向存储装置200传送数据DQ。
存储装置200可以与数据选通信号DQS同步地通过第二接口电路220向主机100传送数据DQ。
主机100向存储装置200传送数据选通信号DQS和数据DQ的路径可以与存储装置200向主机100传送数据选通信号DQS和数据DQ的路径基本相同，并且可以被共享。因此，从主机100输出到存储装置200的数据选通信号DQS和数据DQ可以被称为写入DQS和写入DQ，并且从存储装置200输出到主机100的数据选通信号DQS和数据DQ可以被称为读取DQS和读取DQ。
由于具有双倍数据速率(DDR)的高操作速度或更高的操作速度的存储器装置210使用内部时钟的上升沿和下降沿二者，因此将内部时钟的占空比保持在50％是很重要的。
为此，第二接口电路220可以执行占空比校正(DCC)训练操作，以在通电操作期间将内部时钟的占空比调整为50％，该内部时钟是由从主机100接收的外部时钟信号CLK生成的。在实施例中，第二接口电路220可以通过在DCC训练操作期间与外部时钟信号CLK同步地向存储器装置210传送读取使能信号RE_t/c来以DDR执行页面读取。
存储装置200还可以包括DLL(延迟锁定环)电路，用于通过校正时钟信号的偏斜(skew)来生成延迟锁定的内部时钟，该时钟信号的占空比是通过DCC训练来校正的。DLL电路可以校正内部时钟信号的延迟量，以便补偿在将内部时钟信号传送到半导体存储器装置内的数据输出端子的过程中生成的延迟分量。
在实施例中，第二接口电路220可以包括多个输入/输出(IO)控制电路20。DLL电路可以实施为数字电路，该数字电路根据响应于DCC训练中使用的读取使能信号RE_t而生成的延迟码来生成延迟锁定的内部时钟信号，并且可以集成到IO控制电路20中。
第二接口电路220可执行预加重操作，以便基本上防止在经由通道300将从存储器装置210读取的数据传送到主机100的过程中可能出现的信号衰减或噪声影响。已提出预加重技术以确保完整性数据，其通过将附加信号添加到其中待传送的数据的逻辑电平被转换的部分来基本上防止通过通道300的信号的失真。可通过将待传送的数据延迟预定时间来生成用于预加重的附加信号。所公开的技术的一些方面允许准确地控制延迟时间并更准确和有效地提供附加信号。
在实施例中，第二接口电路220可以执行DCC训练操作和预加重操作。因此，第二接口电路220可以基于通过操作IO控制电路20中的DLL电路生成的延迟码，通过将传输信号延迟目标时间(1单位延迟)来生成用于预加重的附加信号。附加信号将与传输信号组合。
当存储器装置210的容量增加时，IO控制电路20可以包括多个IO电路。当传输信号从IO控制电路20的外部被延迟以进行预加重并且被提供到IO控制电路20时，需要添加单独的延迟电路，因此需要用于延迟电路的附加区域，并且可能涉及诸如IP的布置的改变的附加工作。
根据所公开技术的一些实施方式，可以在IO控制电路20中生成延迟码，并且可以使用该延迟码来预加重传输数据。因此，不需要添加用于延迟传输信号的单独电路或IP，从而提高区域效率并确保高速操作的可靠性。
图2是根据所公开技术的实施例的接口电路的配置图。例如，图2所示的接口电路对应于第二接口电路220。
参照图2，根据实施例的第二接口电路220可以包括IO控制电路20，其在传输驱动器Tx1和Tx2与接收驱动器Rx1和Rx2之间传送和接收信号。
IO控制电路20可以包括DLL电路201、定时调整电路203和多个IO电路205(205-1至205-n)。
DLL电路201可以接收DCC训练操作中使用的读取使能信号RE_t以生成用于锁定内部时钟的延迟量的延迟码DLL_CODE，并输出延迟锁定的内部时钟信号DQS。
当在读取操作期间将内部时钟信号DQS传送到主机100并且与内部时钟信号DQS同步地传送数据DQ时，主机100和存储装置200的操作定时可以同步。
定时调整电路203可以接收延迟码DLL_CODE并生成延迟控制信号DL_CAL。为了在传送传输信号时执行加重传输信号的预加重操作，传输信号被延迟1单位间隔(UI)以生成附加信号。因此，定时调整电路203可以通过将与时钟的一个周期2UI相对应的延迟码DLL_CODE减半来生成与1UI相对应的延迟控制信号DL_CAL。
多个IO电路205-1至205-n中的每一个被配置成接收延迟控制信号DL_CAL，通过延迟传输信号来生成附加信号，将附加信号与传输信号进行组合，并且将组合后的信号传送到主机100。下面将参照图4和图5详细描述IO电路205-1至205-n。
图3是根据所公开技术的实施例的DLL电路201的配置图。
参照图3，根据实施例的DLL电路201可以包括内部时钟发生器2011、延迟码发生器2013、延迟锁定时钟发生器2015和比较器2017。
内部时钟发生器2011可以由DCC训练中使用的时钟信号生成初步时钟信号iRE_t，例如，读取使能信号RE_t。
延迟码发生器2013可以响应于使能信号CAL_EN和比较信号COMP，输出与用于延迟初步时钟信号iRE_t的延迟量相对应的延迟码DLL_CODE。
在实施例中，延迟码DLL_CODE可以是多位数字码，指示与最终生成的内部时钟信号DQS的一个周期相对应的时间。
延迟锁定时钟发生器2015可以通过将读取使能信号RE_t延迟与延迟码DLL_CODE相对应的时间来生成内部时钟信号DQS。例如，延迟码DLL_CODE可以将读取使能信号RE_t延迟与内部时钟信号DQS的一个周期相对应的时间。
比较器2017可被配置成将通过比较内部时钟信号DQS和读取使能信号RE_t的相位而获得的比较信号COMP传送到延迟码发生器2013，以便更新延迟码DLL_CODE。
图3所示的DLL电路201可以实施为数字电路，并且可以集成到前述IO控制电路20中。
图4是根据所公开技术的实施例的IO电路205的配置图。
参照图4，根据实施例的IO电路205可以包括预加重电路260和输出驱动器270。
预加重电路260可以接收传输数据DIN_REF、使能信号EQ_EN、第一延迟控制信号DL_ZERO和第二延迟控制信号DL_CAL。当使能信号EQ_EN处于非激活状态时，预加重电路260可以响应于第一延迟控制信号DL_ZERO，通过将非延迟传输数据DIN_REF与传输数据DIN_REF组合来生成加重信号D_EMP。当使能信号EQ_EN处于激活状态时，预加重电路260可以响应于第二延迟控制信号DL_CAL，通过将传输数据DIN_REF延迟与延迟控制信号DL-CAL相对应的延迟量1UI来生成附加信号，并且通过将附加信号与传输数据DIN_REF组合来生成加重信号D_EMP。
输出驱动器270可以驱动加重信号D_EMP以将数据信号应用到输出焊盘DOUT，并将加重信号D_EMP传送到主机100。
尽管图中未示出，但输出驱动器270可以包括根据阻抗匹配码开启/关闭的多个单元驱动器(支路，leg)。
在实施例中，预加重电路260可与输出驱动器270集成。在这种情况下，当处于关闭状态的驱动器用作构成输出驱动器270的多个单元驱动器之间的预加重电路时，无需为预加重操作添加单独的电路，从而可以减小第二接口电路220的尺寸。
图5是根据所公开技术的实施例的预加重电路260的配置图。
参照图5，根据实施例的预加重电路260可以包括第一选择电路261、第二选择电路263、旁路电路265、第二延迟电路267、第一驱动电路2691和第二驱动电路2693。
旁路电路265是无延迟电路，并且可以被配置成通过旁路来接收传输数据DIN_REF并输出传输数据DIN_REF作为源数据DIN，即，不延迟传输数据DIN_REF。
第一选择电路261可被配置成响应于使能信号EQ_EN来选择传输数据DIN_REF及其反向信号中的任意一个，并将所选择的一个提供到第二延迟电路267。在实施例中，第一选择电路261可以被配置成在使能信号EQ_EN处于非激活状态时选择传输数据DIN_REF，并且在使能信号EQ_EN处于激活状态时选择反向的传输数据DIN_REF。
第二选择电路263可以响应于使能信号EQ_EN选择第一延迟控制信号DL_ZERO和第二延迟控制信号DL_CAL中的任意一个，并将所选择的一个提供到第二延迟电路267。在实施例中，第二选择电路263可以被配置成在使能信号EQ_EN处于非激活状态时选择延迟量为0的第一延迟控制信号DL_ZERO，并且在使能信号EQ_EN处于激活状态时选择延迟量为1UI的第二延迟控制信号DL_CAL。
第二延迟电路267可以通过基于从第二选择电路263提供的第一延迟控制信号DL_ZERO或第二延迟控制信号DL_CAL，延迟从第一选择电路261提供的信号，即传输数据DIN_REF或其反向信号，来生成附加信号DIN_ZM。
第一驱动电路2691可放大并输出从旁路电路265提供的源数据DIN。第二驱动电路2693可驱动附加信号DIN_ZM，将附加信号DIN_ZM与源数据DIN组合，并输出加重信号D_EMP。
由于第二延迟控制信号DL_CAL是从设置在IO控制电路20中的DLL电路201生成并且被提供给各个IO电路205，因此即使不添加单独的延迟电路，也可以生成不依赖于PVT变化的附加信号。
因此，可以确保数据完整性而不浪费用于延迟电路的区域。
图6A和图6B是根据是否执行预加重的传输信号的波形图。
图6A是在不执行预加重时，即在使能信号EQ_EN处于非激活状态时的传输信号的波形图。
由于使能信号EQ_EN处于非激活状态，因此第一选择电路261输出非反向的传输数据DIN-REF，第二选择电路263选择并输出第一延迟控制信号DL_ZERO。由于第一延迟控制信号DL_ZERO是延迟量为0的信号，因此从第二延迟电路267输出的附加信号DIN_ZM的相位和逻辑电平与从旁路电路265输出的源数据DIN的相位和逻辑电平基本相同。
源数据DIN由第一驱动电路2691驱动，并且附加信号DIN_ZM由第二驱动电路2693驱动，使得可以输出加重信号D_EMP，其中源数据DIN的高电平VH和低电平VL分别增强为VCCQ和VSSQ。
图6B是在执行预加重时，即在使能信号EQ_EN处于激活状态时的传输数据的波形图。
由于使能信号EQ_EN处于激活状态，因此第一选择电路261输出反向的传输数据DIN_REF，第二选择电路263选择并输出第二延迟控制信号DL_CAL。由于第二延迟控制信号DL_CAL是延迟量为1UI的信号，因此第二延迟电路267将反向的传输数据DIN_REF延迟1UI，并从源数据DIN输出延迟1UI的附加信号DIN_ZM。
源数据DIN由第一驱动电路2691驱动，并且附加信号DIN_ZM由第二驱动电路2693驱动，使得增强到VCCQ和VSSQ的加重信号D_EMP可以在源数据DIN的高电平VH和附加信号DIN_ZM的高电平VH重叠的部分和源数据DIN的低电平VL和附加信号DIN_ZM的低电平VL重叠的部分(即，在源数据DIN的逻辑电平转换的时间点)输出。
通过在源数据DIN的比特值被切换的高频部分通过附加信号来加重传输信号，可以基本上防止经由通道传送的传输信号被衰减。
图7是示出根据实施例的数据存储系统1000的示图。
参照图7，数据存储系统1000可以包括主机装置1100和数据存储设备1200。在实施例中，数据存储设备1200可以被配置为固态驱动器(SSD)。
数据存储设备1200可以包括控制器1210、多个非易失性存储器装置1220-0至1220-n、缓冲存储器装置1230、电源1240、信号连接器1101和电源连接器1103。
控制器1210可以控制数据存储设备1200的一般操作。控制器1210可以包括主机接口单元、控制单元、用作工作存储器的随机存取存储器、错误校正码(ECC)单元和存储器接口单元。在实施例中，控制器1210可以被配置为图1和2所示的存储器控制器110。
主机装置1100可通过信号连接器1101与数据存储设备1200交换信号。该信号可包括命令、地址、数据等。
控制器1210可以分析和处理从主机装置1100接收的信号。控制器1210可以根据用于驱动数据存储设备1200的固件或软件来控制内部功能块的操作。
缓冲存储器装置1230可以临时存储待存储在非易失性存储器装置1220-0至1220-n中的至少一个中的数据。此外，缓冲存储器装置1230可以临时存储从非易失性存储器装置1220-0至1220-n中的至少一个中读取的数据。根据控制器1210的控制，可以将临时存储在缓冲存储器装置1230中的数据传送到主机装置1100或非易失性存储器装置1220-0至1220-n中的至少一个。
非易失性存储器装置1220-0至1220-n可用作数据存储设备1200的存储介质。非易失性存储器装置1220-0至1220-n可分别通过多个通道CH0至CHn与控制器1210联接。一个或多个非易失性存储器装置可以联接到一个通道。联接到每个通道的非易失性存储器装置可以联接到相同的信号总线和数据总线。
电源1240可以向数据存储设备1200的控制器1210、非易失性存储器装置1220-0至1220-n和缓冲存储器装置1230提供通过电源连接器1103输入的电力。电源1240可以包括辅助电源。辅助电源可以供电以允许数据存储设备1200在发生突然断电时正常终止。辅助电源可包括足以存储所需电荷的大容量电容器。
根据主机装置1100和数据存储设备1200之间的接口方案，信号连接器1101可以被配置为各种类型的连接器中的一种或多种。
根据主机装置1100的电源方案，电源连接器1103可以被配置为各种类型的连接器中的一种或多种。
图8是示出根据实施例的数据处理系统3000的示图。参照图8，数据处理系统3000可以包括主机装置3100和存储器系统3200。
主机装置3100可以以诸如印刷电路板的板的形式来配置。尽管未示出，但是主机装置3100可以包括用于执行主机装置的功能的内部功能块。
主机装置3100可以包括连接端子3110，诸如插座、插槽或连接器。存储器系统3200可以与连接端子3110配合。
存储器系统3200可以以诸如印刷电路板的板的形式来配置。存储器系统3200可以被称为存储器模块或存储卡。存储器系统3200可以包括控制器3210、缓冲存储器装置3220、非易失性存储器装置3231和3232、电源管理集成电路(PMIC)3240和连接端子3250。
控制器3210可以控制存储器系统3200的一般操作。控制器3210可以以与图1和图2所示的存储器控制器110相同的方式来配置。
缓冲存储器装置3220可以临时存储待存储在非易失性存储器装置3231和3232中的数据。此外，缓冲存储器装置3220可以临时存储从非易失性存储器装置3231和3232读取的数据。根据控制器3210的控制，可以将临时存储在缓冲存储器装置3220中的数据传送到主机装置3100或非易失性存储器装置3231和3232。
非易失性存储器装置3231和3232可用作存储器系统3200的存储介质。
PMIC 3240可将通过连接端子3250输入的电力提供到存储器系统3200的内部。PMIC 3240可根据控制器3210的控制来管理存储器系统3200的电力。
连接端子3250可联接到主机装置3100的连接端子3110。通过连接端子3250，可以在主机装置3100和存储器系统3200之间传送诸如命令、地址、数据等的信号以及电力。根据主机装置3100和存储器系统3200之间的接口方案，连接端子3250可以被配置为各种类型中的一种或多种。连接端子3250可以设置在存储器系统3200的一侧，如图所示。
图9是示出根据实施例的数据处理系统4000的示图。参照图9，数据处理系统4000可以包括主机装置4100和存储器系统4200。
主机装置4100可以以诸如印刷电路板的板的形式来配置。尽管未示出，但是主机装置4100可以包括用于执行主机装置的功能的内部功能块。
存储器系统4200可以以表面安装型封装的形式来配置。存储器系统4200可以通过焊球4250安装到主机装置4100。存储器系统4200可以包括控制器4210、缓冲存储器装置4220和非易失性存储器装置4230。
控制器4210可以控制存储器系统4200的一般操作。控制器4210可以以与图1和图2所示的存储器控制器110相同的方式来配置。
缓冲存储器装置4220可以临时存储待存储在非易失性存储器装置4230中的数据。此外，缓冲存储器装置4220可以临时存储从非易失性存储器装置4230读取的数据。根据控制器4210的控制，可以将临时存储在缓冲存储器装置4220中的数据传送到主机装置4100或非易失性存储器装置4230。
非易失性存储器装置4230可用作存储器系统4200的存储介质。
图10是示出包括根据实施例的数据存储设备的网络系统5000的示图。参照图10，网络系统5000可以包括通过网络5500联接的服务器系统5300以及多个客户端系统5410、5420和5430。
服务器系统5300可以响应于来自多个客户端系统5410至5430的请求来服务数据。例如，服务器系统5300可以存储由多个客户端系统5410至5430提供的数据。再例如，服务器系统5300可以向多个客户端系统5410至5430提供数据。
服务器系统5300可包括主机装置5100和存储器系统5200。存储器系统5200可被配置为图1所示的数据存储设备10、图7所示的数据存储设备1200、图8所示的存储器系统3200或图9所示的存储器系统4200。
图11是示出包括在根据实施例的诸如数据存储设备10的数据存储设备中的非易失性存储器装置300的框图。参照图11，非易失性存储器装置300可以包括存储器单元阵列310、行解码器320、数据读取/写入块330、列解码器340、电压生成器350和控制逻辑360。
存储单元阵列310可以包括存储器单元MC，存储器单元MC布置在字线WL1至WLm和位线BL1至BLn彼此相交的区域。
存储器单元阵列310可以包括三维存储器阵列。例如，三维存储器阵列具有垂直于半导体衬底的平坦表面的方向的堆叠结构。此外，三维存储器阵列是指包括NAND串的结构，其中包含在NAND串中的存储器单元垂直于半导体衬底的平坦表面进行堆叠。
三维存储器阵列的结构不限于上述实施例。存储器阵列结构可以以具有水平方向性和垂直方向性的高度集成的方式形成。在实施例中，在三维存储器阵列的NAND串中，存储器单元相对于半导体衬底的表面布置在水平和垂直方向上。存储器单元可以被不同地间隔开，以提供不同程度的集成。
行解码器320可以通过字线WL1至WLm与存储器单元阵列310联接。行解码器320可以根据控制逻辑360的控制来操作。行解码器320可以对由外部装置(未示出)提供的地址进行解码。行解码器320可以基于解码结果选择并驱动字线WL1至WLm。例如，行解码器320可以向字线WL1至WLm提供由电压生成器350提供的字线电压。
数据读取/写入块330可以通过位线BL1至BLn与存储器单元阵列310联接。数据读取/写入块330可以包括分别与位线BL1至BLn相对应的读取/写入电路RW1至RWn。数据读取/写入块330可以根据控制逻辑360的控制来操作。数据读取/写入块330可以根据操作模式作为写入驱动器或读出放大器来操作。例如，在写入操作中，数据读取/写入块330可以作为将由外部装置提供的数据存储在存储器单元阵列310中的写入驱动器来操作。再例如，在读取操作中，数据读取/写入块330可以作为从存储器单元阵列310读出数据的读出放大器来操作。
列解码器340可以根据控制逻辑360的控制来操作。列解码器340可以对由外部装置提供的地址进行解码。列解码器340可以基于解码结果，将分别与位线BL1至BLn相对应的数据读取/写入块330的读取/写入电路RW1至RWn与数据输入/输出线或数据输入/输出缓冲器联接。
电压生成器350可生成待用于非易失性存储器装置300的内部操作的电压。由电压生成器350生成的电压可被施加到存储器单元阵列310的存储器单元。例如，在编程操作中生成的编程电压可以被施加到待对其执行编程操作的存储器单元的字线。再例如，在擦除操作中生成的擦除电压可以被施加到待对其执行擦除操作的存储器单元的阱区。又例如，在读取操作中生成的读取电压可以被施加到待对其执行读取操作的存储器单元的字线。
控制逻辑360可以基于由外部装置提供的控制信号来控制非易失性存储器装置300的一般操作。例如，控制逻辑360可以控制非易失性存储器装置300的操作，诸如非易失性存储器装置300的读取操作、写入操作和擦除操作。
尽管已经说明和描述了所公开技术的各个实施例，但是可以基于所公开和/或说明的内容对所公开的实施例和其他实施例进行修改。

Claims (19)

1.一种数据存储设备，所述数据存储设备在单独的主机装置的存储器控制器控制下存储数据，包括：
存储器装置，包括存储数据的存储器单元；以及
接口电路，联接在所述主机装置和所述存储器装置之间作为接口，并且向所述主机装置传送传输信号，
其中所述接口电路包括生成延迟码的延迟电路，并且基于所述延迟码生成待与所述传输信号组合的附加信号。
2.根据权利要求1所述的数据存储设备，其中所述接口电路包括：
预加重电路，通过将所述传输信号按基于所述延迟码确定的延迟时间进行延迟来生成所述附加信号，并且将所述传输信号和所述附加信号进行组合。
3.根据权利要求2所述的数据存储设备，其中所述延迟时间对应于所述传输信号的一个单位间隔，即一个UI。
4.根据权利要求2所述的数据存储设备，其中所述接口电路包括多个输入/输出电路，每个输入/输出电路包括所述预加重电路，并且
所述延迟电路与所述多个输入/输出电路集成在一起。
5.根据权利要求1所述的数据存储设备，其中所述延迟电路基于在通电后的占空比校正中使用的时钟信号来生成所述延迟码。
6.根据权利要求1所述的数据存储设备，其中所述接口电路包括多个输入/输出电路，并且
所述延迟码被提供到所述多个输入/输出电路中的每一个。
7.根据权利要求2所述的数据存储设备，其中所述预加重电路包括旁路电路和另外的延迟电路，所述旁路电路接收传输数据并且无延迟地输出相应的信号，所述另外的延迟电路从所述延迟电路接收输出信号并且输出所述附加信号。
8.一种数据存储设备，包括：
接口电路，包括输入/输出控制电路；以及
存储器装置，通过所述接口电路向主机传送数据以及从所述主机接收数据，
其中所述输入/输出控制电路包括：
延迟电路，基于从所述主机传送的时钟信号来生成内部时钟信号和延迟码；以及
多个输入/输出电路，每个输入/输出电路接收所述延迟码并生成附加信号，所述附加信号将与待传送到所述主机的传输信号组合。
9.根据权利要求8所述的数据存储设备，其中所述多个输入/输出电路中的每一个包括：
预加重电路，通过将所述传输信号按基于所述延迟码确定的延迟时间进行延迟来生成所述附加信号。
10.根据权利要求9所述的数据存储设备，其中所述预加重电路包括旁路电路和另外的延迟电路，所述旁路电路接收传输数据并且无延迟地输出相应的信号，所述另外的延迟电路从所述延迟电路接收输出信号并且输出所述附加信号。
11.根据权利要求9所述的数据存储设备，其中所述延迟时间对应于所述传输信号的一个单位间隔，即一个UI。
12.根据权利要求8所述的数据存储设备，其中所述延迟电路与所述多个输入/输出电路集成在一起。
13.根据权利要求8所述的数据存储设备，其中所述延迟电路基于在通电后的占空比校正中使用的时钟信号来生成所述延迟码。
14.一种接口电路，所述接口电路设置在包括存储器装置的存储装置中，所述接口电路包括：
延迟电路，基于从主机传送的时钟信号生成内部时钟信号和延迟码；以及
多个输入/输出电路，每个输入/输出电路接收所述延迟码并生成附加信号，所述附加信号将与待传送到所述主机的传输信号组合。
15.根据权利要求14所述的接口电路，其中所述多个输入/输出电路中的每一个包括：
预加重电路，通过将所述传输信号按基于所述延迟码确定的延迟时间进行延迟来生成所述附加信号。
16.根据权利要求14所述的接口电路，其中所述预加重电路包括旁路电路和另外的延迟电路，所述旁路电路接收传输数据并且无延迟地输出相应的信号，所述另外的延迟电路从所述延迟电路接收输出信号并且输出所述附加信号。
17.根据权利要求15所述的接口电路，其中所述延迟时间对应于所述传输信号的一个单位间隔，即一个UI。
18.根据权利要求15所述的接口电路，其中所述延迟电路与所述多个输入/输出电路集成在一起。
19.根据权利要求15所述的接口电路，其中所述延迟电路基于在通电操作之后的占空比校正中使用的时钟信号来生成所述延迟码。
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