CN113889161A - 配置存储器子系统的多个寄存器时钟驱动器 - Google Patents

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Abstract

本申请涉及配置存储器子系统的多个寄存器时钟驱动器。在一些实例中，以不同配置信息对两个RCD装置的配置可以包含使用串行数据总线来接收和存储第一RCD配置数据，所述配置数据被提供给两个所述RCD装置以配置每个相应RCD装置的一或多个参数。所述RCD装置中的一个能够经由命令和地址总线接收第二配置数据以独立地更新所述两个RCD装置中的一个的所述一或多个配置参数。

Description

配置存储器子系统的多个寄存器时钟驱动器
技术领域
本申请涉及一种存储器系统，特别涉及配置存储器子系统的多个寄存器时钟驱动器。
背景技术
高数据可靠性、高存储器存取速度、低功耗和芯片/封装尺寸减小是半导体存储器所要求的特征。在一些存储器模块实施方案中，可支持的存储器管芯的数量可能受到模块上的信令驱动器的限制。例如，寄存器时钟驱动器的子通道驱动器电路系统可能仅具有将命令和地址总线信息驱动到存储器模块的固定数量的存储器装置的物理容量。此外，现有的存取器模块架构仅支持单个寄存器时钟驱动器芯片。因此，寄存器时钟驱动器电路可能会限制可支持的存储器装置的数量，这可能会限制存储器模块的尺寸。
发明内容
根据本申请的一个方面，提供了一种设备。所述设备包括：第一寄存器时钟驱动器，其被配置成经由第一命令和地址总线从存储器控制器接收与通道相对应的第一子通道命令和地址信息中的第一配置数据；第二寄存器时钟驱动器，其被配置成经由第二命令和地址总线从所述存储器控制器接收与所述通道相对应的第二子通道命令和地址信息中的所述第一配置数据；和控制平面集线器，其被配置成经由串行数据总线接收第一配置数据并将所述第一配置数据提供给所述第一寄存器时钟驱动器和所述第二寄存器时钟驱动器。
根据本申请的另一个方面，提供了一种存储器子系统。所述存储器子系统包括：第一存储器封装，其包含第一寄存器时钟驱动器，所述第一寄存器时钟驱动器被配置成经由第一总线接收与通道相对应的第一子通道命令和地址信息；第二存储器封装，其包含第二寄存器时钟驱动器，所述第二寄存器时钟驱动器被配置成经由第二总线接收与所述通道相对应的第二子通道命令和地址信息；和控制平面集线器，其被配置成经由第三总线接收所述第一配置数据并将所述第一配置数据提供给所述第一寄存器时钟驱动器和所述第二寄存器时钟驱动器。
根据本申请的又一个方面，提供了一种方法。所述方法包括：在存储器子系统的控制平面集线器处，经由第一总线从存储器控制器接收第一配置数据；将所述第一配置数据提供给所述存储器子系统的第一寄存器时钟驱动器和第二寄存器时钟驱动器，其中所述第一寄存器时钟驱动器和所述第二寄存器时钟驱动器各自基于所述第一配置数据将相应配置参数设置为第一值；和在所述第一寄存器时钟驱动器处，经由第二总线从所述存储器控制器接收第二配置数据，其中所述第一寄存器时钟驱动器基于所述第二配置数据将所述相应配置参数设置为第二值。
附图说明
图1是根据本公开的一个实施例的包含存储器子系统的存储器系统的框图。
图2是根据本公开的一个实施例的包含耦合到存储器控制器的存储器子系统的存储器系统的框图。
图3A和3B分别是根据本公开的实施例的双堆叠存储器封装和单堆叠存储器封装的框图。
图4是根据本公开的一个实施例的包含耦合到存储器控制器的存储器子系统的存储器系统的框图。
图5是根据本公开的一个实施例的半导体装置的框图。
图6是根据本公开的一个实施例的用于配置存储器子系统的双寄存器时钟驱动器的时序图。
图7是根据本公开的一个实施例的用于配置存储器子系统的双寄存器时钟驱动器的方法的流程图。
具体实施方式
本公开描述了用于用不同配置信息在单个存储器子系统上配置双寄存器时钟驱动器(RCD)装置的方法、系统和设备。一些存储器装置标准考虑了单个RCD装置存储子系统架构以及单个RCD装置的相对应配置程序。在基于这些标准的一些实例中，用不同配置信息对两个RCD装置进行的配置可以包含使用串行数据总线(例如，包含串行时钟信号SCL和串行数据信号SDA)来接收和存储第一RCD配置数据，所述配置数据被提供给两个RCD装置以配置每个相应RCD装置的一或多个参数。随后，RCD装置中的一个可以经由命令和地址总线接收第二配置数据以更新两个RCD装置中的一个的所述一或多个配置参数。在一些实例中，串行数据总线可以包含SM总线或I2C总线。所述一或多个配置参数可以与接收器组件的配置(例如，判决反馈均衡器(DFE)的一或多个系数)、发射器组件的配置(例如，前馈均衡器(FFE)的一或多个系数)、定时参数、功率水平等或其任何组合有关。
在一些架构中，对于单个通道，存储器控制器(例如，或主机、中央处理器单元、一或多个其它处理器单元等)可以通过两个独立的子通道(例如，使用相应不同组的C/A信号线)连同用于同步两个子通道的定时的单个时钟信号并行地提供相应命令和地址(C/A)信息，使得每个子通道的相应C/A信息被同时提供给存储器(例如，管芯、装置等)的相应组(例如，存储器排(rank)、存储器封装或一些其它分组)。因此，在一个双RCD装置实施方案中，时钟信号可以被分离(例如，经由时钟三通(tee))，使得时钟信号被同时提供给两个RCD装置以减少两个RCD装置之间的异步定时的可能性。在一个实例中，第一和第二RCD装置可以被配置成分别向存储器子系统的相应第一和第二组存储器提供第一子通道C/A信息和第二子通道C/A信息。然而，每个RCD装置相对于相应C/A总线和相应存储器组的布置的物理差异以及每个RCD装置或所连接的存储器内的工艺差异可能导致两个RCD装置之间的不同配置。因此，为了适应不同的配置，可以根据经由控制平面集线器(例如，芯片、装置、电路等)经由串行数据总线接收的第一配置数据来配置两个RCD装置，然后可以根据经由第一C/A总线接收的第一子通道C/A信息中接收的第二配置数据配置RCD中的第一个。如前所述，在存储器子系统上独立地配置多于一个RCD装置的能力改善了双RCD装置存储器子系统架构的可靠性。
图1是根据本公开的一个实施例的包含存储器子系统104的存储器系统100的框图。存储器子系统104可以耦合到串行数据总线SCL/SDA、C/A A总线、C/A B总线和提供时钟信号CLK的时钟总线以从存储器系统100的存储器控制器(例如，或主机、中央处理器单元、一或多个其它处理器单元或控制器、DRAM控制器等)(未示出)接收命令和地址信息。存储器子系统104可以包含控制平面集线器116、存储器封装110(1)和存储器封装110(2)。存储器子系统104可以包含存储器模块，例如双列直插式存储器模块(DIMM)(例如，寄存DIMM、负载降低DIMM(LRDIMM)、微型DIMM、非易失性DIMM(NVDIMM)(例如，包含非易失性存储器和控制器(未示出))或任何其它类型的DIMM)。在一些实例中，存储器子系统104可以包含不同于存储器模块和/或DIMM的焊接存储器子系统。
控制平面集线器116被配置成经由SCL/SDA总线从存储器控制器接收和存储配置数据并提供控制平面通信以促进向存储器子系统104的组件和/或存储器封装110(1)和存储器封装110(2)中的一或两个提供配置数据。在一些实例中，SCL/SDA总线可以包含SM总线或I2C总线。配置数据可以包含与存储器子系统104的操作和存储器封装110(1)和110(2)的操作有关的配置数据，例如定时参数、寻址参数、功率水平、接收器和发射器组件系数等或其任何组合。控制平面集线器116可以在操作期间向存储器封装110(1)和110(2)提供配置数据。控制平面集线器116可以包含芯片、装置、电路等。在一些实例中，控制平面集线器116可以包含电可擦除可编程只读存储器(EEPROM)，其在一些实例中被配置成存储配置数据。
存储器封装110(1)可以包含耦合到存储器114(1)的寄存器时钟驱动器电路112(1)，并且存储器封装110(2)可以包含耦合到存储器114(2)的寄存器时钟驱动器电路112(2)。寄存器时钟驱动器电路112(1)和寄存器时钟驱动器电路112(2)可以被配置成从控制平面集线器116接收配置数据以设置用于操作的一或多个可配置参数。所述一或多个可配置参数可以包含定时参数、功率水平、寻址参数、接收器和发射器组件系数(例如，DFE或FFE系数)等或其任何组合。
寄存器时钟驱动器电路112(1)还可以被配置成从C/A A总线和CLK信号接收第一子通道C/A信息，并且寄存器时钟驱动器电路112(2)还可以被配置成从C/A B总线和CLK信号接收第二子通道C/A信息。第一和第二子通道C/A信息可以对应于单个通道的C/A信息。第一子通道C/A信息和第二子通道C/A信息可以包含分别对应于第一和第二子通道的存储器存取命令和地址、芯片选择信号等。寄存器时钟驱动器电路112(1)可以响应于CLK信号并行地向C/A A1-A4总线中的每一个提供第一子通道C/A信息，并且寄存器时钟驱动器电路112(2)可以响应于CLK信号并行地向C/A B1-B4总线中的每一个提供第二子通道C/A信息。
在一些实例中，第一子通道C/A信息还可以包含用于配置存储器封装110(1)的组件的信息。例如，第一子通道C/A信息可以包含用于设置寄存器时钟驱动器电路112(1)的一或多个可配置参数的第二配置数据。
存储器114(1)中的每个存储器可以耦合到C/A A1-A4总线中的相应一个以接收第一子通道C/A信息，并且存储器114(2)中的每个存储器可以耦合到C/A B1-B4总线中的相应一个以接收第二子通道C/A信息。存储器114(1)中的每个存储器还可以耦合到相应数据总线以响应于第一子通道C/A信息从存储器控制器接收写入数据和向存储器控制器提供读取数据。另外，存储器114(2)中的每个存储器可以耦合到相应数据总线以响应于第二子通道C/A信息从存储器控制器接收写入数据和向存储器控制器提供读取数据。存储器114(1)和/或存储器114(2)可以各自包含一或多个存储器装置、封装和/或存储器管芯。在一些实例中，所述一或多个存储器装置或封装可以各自包含一或多个存储管芯堆叠。在一些实例中，存储器114(1)和/或存储器114(2)可以各自包含动态随机存取存储器(DRAM)(例如，双倍数据速率(DDR)4DRAM、DDR5 DRAM、DDR6 DRAM等)。
在操作中，对于给定通信通道，存储器系统100的存储器控制器可以分别经由C/AA总线和C/A B总线通过两个独立子通道连同用于将两个子通道的定时同步到存储器子系统104的单个时钟信号同时提供相应的第一和第二子通道C/A信息。
在一些实例中，存储器子系统104可以进一步包含控制平面集线器116，其被配置成经由SCL/SDA总线从存储器控制器接收和存储配置数据并提供控制平面通信以促进向存储器子系统104的组件(例如，热感应器、电源管理集成电路等)和/或存储器封装110(1)和存储器封装110(2)中的一或两个提供配置数据。配置数据可以包含与存储器子系统104的操作和存储器封装110(1)和110(2)的操作有关的配置数据，例如定时参数、寻址参数、接收器和发射器组件系数、操作模式等或其任何组合。控制平面集线器116可以在操作期间和/或初始化期间向存储器封装110(1)和110(2)提供配置数据。
具体地，控制平面集线器116可以被配置成向寄存器时钟驱动器电路112(1)和寄存器时钟驱动器电路112(2)同时提供配置数据中的至少一些。配置数据可以用于配置寄存器时钟驱动器电路112(1)和寄存器时钟驱动器电路112(2)的一或多个参数，例如定时参数、寻址参数、接收器和发射器组件系数、操作模式等或其任何组合。在一些实例中，配置数据可以是来自控制平面集线器116的相同配置数据。然而，寄存器时钟驱动器电路112(1)和寄存器时钟驱动器电路112(2)中的每一个相对于相应C/A A或B总线和相应存储器114(1)或114(2)的布置的物理差异以及寄存器时钟驱动器电路112(1)和寄存器时钟驱动器电路112(2)中的每一个或所连接的存储器114(1)和114(2)内的工艺差异可能导致寄存器时钟驱动器电路112(1)和寄存器时钟驱动器电路112(2)之间的不同配置。因此，为了适应不同的配置，寄存器时钟驱动器电路112(1)可以被配置成经由第一子通道C/A信息接收第二配置数据，并且可以基于第二配置数据来更新寄存器时钟驱动器电路112(1)的一或多个参数。
存储器封装110(1)被配置成接收和响应第一子通道C/A信息以在存储器114(1)处接收和存储写入数据并经由相应数据总线将读取数据从所述存储器提供给存储器控制器，并且存储器封装110(2)被配置成接收和响应第二子通道C/A信息以在存储器114(2)处接收和存储写入数据并经由相应数据总线将读取数据从所述存储器提供给存储器控制器。
寄存器时钟驱动器电路112(1)和寄存器时钟驱动器电路112(2)可以各自被配置成响应于CLK信号将分别从C/A A总线和C/A B总线接收的第一和第二子通道C/A信息分别驱动到C/A A1-A4总线和C/A B1-B4总线。CLK信号可以被分离(例如，经由时钟三通)，使得其同时被路由到寄存器时钟驱动器电路112(1)和寄存器时钟驱动器电路112(2)并在其处被接收。时钟三通可以被布置(例如，阻抗匹配、迹线长度和形状等)成减少寄存器时钟驱动器电路112(1)和寄存器时钟驱动器电路112(2)的定时差异的可能性。寄存器时钟驱动器电路112(1)和寄存器时钟驱动器电路112(2)中的每一个可以包含双(例如，A和B)独立子通道驱动器电路，其各自被配置成将相应子通道C/A信息驱动到C/AA1-A4总线中的相应两个或C/A B1-B4总线中的相应两个。例如，响应于CLK信号，寄存器时钟驱动器电路112(1)的第一子通道驱动器电路可以向C/A A1-A2总线提供第一子通道C/A信息，并且寄存器时钟驱动器电路112(1)的第二子通道驱动器电路可以向C/A A3-A4总线提供第一子通道C/A信息。寄存器时钟驱动器电路112(2)的子通道驱动器电路可以各自类似地响应于CLK信号向C/A B1-B4总线中的相应两个提供第二子通道C/A信息。
存储器114(1)可以被分成四个子集，其中每个子集的存储器耦合到C/A A1-A4总线中的单独一个以接收第一子通道C/A信息。类似地，存储器114(2)可以被分成四个子集，其中每个子集的存储器耦合到C/A B1-B4总线中的单独一个以接收第二子通道C/A信息。存储器114(1)中的一或多个可以响应于第一子通道C/A信息经由相应数据总线从存储器控制器接收写入数据或向存储器控制器提供读取数据以及进行其它操作。类似地，存储器114(2)中的一或多个可以响应于第二子通道C/A信息经由相应数据总线从存储器控制器接收写入数据或向存储器控制器提供读取数据以及进行其它操作。
应当理解，在不脱离本公开的范围的情况下，存储器子系统104可以被缩放以包含多于两个存储器封装、多于两个RCD电路和/或多于两组存储器，例如以支持另外的子通道。还应当理解，寄存器时钟驱动器电路112(1)和寄存器时钟驱动器电路112(2)中的每一个可以配置有另外的驱动器电路以支持多于四个独立C/A总线。在一些实例中，在不脱离本公开的范围的情况下，控制平面集线器116可以包含在存储器封装110(1)和110(2)中的一个中。此外，并不是存储器子系统104上的单个控制平面集线器116，存储器封装110(1)和110(2)中的每一个可以包含相应的控制平面集线器，所述控制平面集线器在不脱离本公开的范围的情况下用来自SCL/SDA总线的公共数据同时编程。在存储器子系统104上支持多于一个RCD电路的能力可以增加输出驱动器的数量，与单RCD装置存储器子系统实施方案相比，这可以相对应地对在存储器子系统104上增加存储器的数量提供支持。
图2是根据本公开的一个实施例的包含耦合到存储器控制器202的存储器子系统204的存储器系统200的框图。存储器子系统204可以耦合到C/A A总线、C/A B总线和由存储器控制器202驱动的时钟信号CLK。存储器控制器202可以包含主机、中央处理器单元、一或多个其它处理器单元或控制器、DRAM控制器等。存储器子系统204可以包含具有迹线的印刷电路板205以支持C/A A总线、C/A B总线和CLK信号的信号线，并且可以包含基础设施以支持存储器封装210(1)、存储器封装210(2)和/或控制平面集线器216的安装。在一些实例中，印刷电路板205可以包含存储器模块印刷电路板，例如DIMM印刷电路木板。在其它实例中，印刷电路板205包含母板印刷电路板或任何其它类型的印刷电路板。在一些实例中，存储器子系统204可以包含存储器模块，例如DIMM(例如，包含寄存DIMM、LRDIMM、微型DIMM、NVDIMM或任何其它类型的DIMM)。在一些实例中，存储器子系统204可以包含不同于存储器模块和/或DIMM的焊接存储器子系统。在一些实例中，图1的存储器子系统104可以实施存储器子系统204。
控制平面集线器216被配置成经由SCL/SDA总线从存储器控制器202接收和存储配置数据并提供控制平面通信以促进向存储器子系统204的组件和/或存储器封装210(1)和存储器封装210(2)中的一或两个提供配置数据。在一些实例中，SCL/SDA总线可以包含SM总线或I2C总线。配置数据可以包含与存储器子系统204的操作和存储器封装210(1)和210(2)的操作有关的配置数据，例如定时参数、寻址参数、功率水平、接收器和发射器组件系数等或其任何组合。控制平面集线器216可以在操作期间向存储器封装210(1)和210(2)提供配置数据。控制平面集线器216可以包含芯片、装置、电路等。在一些实例中，控制平面集线器216可以包含电可擦除可编程只读存储器(EEPROM)，其在一些实例中被配置成存储配置数据。
存储器封装210(1)可以包含耦合到存储器214(1)的寄存器时钟驱动器电路212(1)，并且存储器封装210(2)可以包含耦合到存储器214(2)的寄存器时钟驱动器电路212(2)。寄存器时钟驱动器电路212(1)和寄存器时钟驱动器电路212(2)可以被配置成从控制平面集线器216接收配置数据以设置用于操作的一或多个可配置参数。所述一或多个可配置参数可以包含定时参数、功率水平、寻址参数、接收器和发射器组件系数(例如，DFE或FFE系数)等或其任何组合。
寄存器时钟驱动器电路212(1)还可以被配置成从C/A A总线和CLK信号接收第一子通道C/A信息，并且寄存器时钟驱动器电路212(2)还可以被配置成从C/A B总线和CLK信号接收第二子通道C/A信息。第一和第二子通道C/A信息可以对应于单个通道的C/A信息。第一子通道C/A信息和第二子通道C/A信息可以包含分别对应于第一和第二子通道的存储器存取命令和地址、芯片选择信号等。第一和/或第二子通道C/A信息还可以包含用于配置存储器子系统204和/或存储器封装210(1)和/或存储器封装210(2)的组件的信息。寄存器时钟驱动器电路212(1)可以响应于CLK信号并行地(例如，同时)向C/A A1-A4总线中的每一个提供第一子通道C/A信息，并且寄存器时钟驱动器电路212(2)可以响应于CLK信号并行地向C/A B1-B4总线中的每一个提供第二子通道C/A信息。
寄存器时钟驱动器电路212(1)可以包含第一驱动器电路240(1)和第二驱动器电路242(1)，其各自被配置成经由232(1)从C/A A总线并行地(例如，同时)接收第一子通道C/A信息；和时钟驱动器电路244(1)，其被配置成接收CLK信号。响应于从时钟驱动器电路244(1)驱动的CLK信号，第一驱动器电路240(1)可以被配置成将第一子通道C/A信息驱动到C/AA1-A2总线，并且第二驱动器电路242(1)可以被配置成将第一子通道C/A信息驱动到C/AA3-A4总线。
在一些实例中，第一子通道C/A信息还可以包含用于配置存储器封装210(1)的组件的信息。例如，第一子通道C/A信息可以包含用于设置寄存器时钟驱动器电路212(1)的一或多个可配置参数的第二配置数据。
类似地，寄存器时钟驱动器电路212(2)可以包含第一驱动器电路240(2)和第二驱动器电路242(2)，其各自被配置成经由232(2)从C/A B总线并行地(例如，同时)接收第二子通道C/A信息；和时钟驱动器电路244(2)，其被配置成接收CLK信号。响应于从时钟驱动器电路244(1)驱动的CLK信号，第一驱动器电路240(1)可以被配置成将第二子通道C/A信息驱动到C/A B1-B2总线，并且第二驱动器电路242(1)可以被配置成将第二子通道C/A信息驱动到C/A B3-B4总线。
存储器214(1)中的每个存储器可以耦合到C/A A1-A4总线中的相应一个以接收第一子通道C/A信息，并且存储器214(2)中的每个存储器可以耦合到C/A B1-B4总线中的相应一个以接收第二子通道C/A信息。存储器214(1)中的每个存储器还可以耦合到相应数据总线以响应于第一子通道C/A信息从存储器控制器接收写入数据和向存储器控制器提供读取数据。另外，存储器214(2)中的每个存储器可以耦合到相应数据总线以响应于第二子通道C/A信息从存储器控制器接收写入数据和向存储器控制器提供读取数据。存储器214(1)和/或存储器214(2)可以各自包含一或多个存储器装置、封装和/或存储器管芯。在一些实例中，所述一或多个存储器装置或封装可以各自包含一或多个存储管芯堆叠。在一些实例中，存储器214(1)和/或存储器214(2)可以各自包含动态随机存取存储器(DRAM)(例如，双倍数据速率(DDR)4DRAM、DDR5 DRAM、DDR6 DRAM等)。
在操作中，对于给定通信通道，存储器控制器202的C/A A和C/A B驱动器可以分别经由C/A A总线和C/A B总线通过两个独立子通道同时提供相应的第一和第二子通道C/A信息，并且CLK驱动器可以通过时钟信号线提供用于将两个子通道的定时同步到存储器子系统204的单个时钟信号。
在一些实例中，存储器子系统204可以进一步包含控制平面集线器216，其被配置成经由SCL/SDA总线从存储器控制器202接收和存储配置数据并提供控制平面通信以促进向存储器子系统204的组件(例如，热感应器、电源管理集成电路等)和/或存储器封装210(1)和存储器封装210(2)中的一或两个提供配置数据。配置数据可以包含与存储器子系统204的操作和存储器封装210(1)和210(2)的操作有关的配置数据，例如定时参数、寻址参数、接收器和发射器组件系数、操作模式等或其任何组合。控制平面集线器216可以在操作期间和/或初始化期间向存储器封装210(1)和210(2)提供配置数据。
具体地，控制平面集线器216可以被配置成向寄存器时钟驱动器电路212(1)和寄存器时钟驱动器电路212(2)同时提供配置数据中的至少一些。配置数据可以用于配置寄存器时钟驱动器电路212(1)和寄存器时钟驱动器电路212(2)的一或多个参数，例如定时参数、寻址参数、接收器和发射器组件系数、操作模式等或其任何组合。在一些实例中，配置数据可以是来自控制平面集线器216的相同配置数据。然而，寄存器时钟驱动器电路212(1)和寄存器时钟驱动器电路212(2)中的每一个相对于相应C/A A或B总线和相应存储器214(1)或214(2)的布置的物理差异以及寄存器时钟驱动器电路212(1)和寄存器时钟驱动器电路212(2)中的每一个或所连接的存储器214(1)和214(2)内的工艺差异可能导致寄存器时钟驱动器电路212(1)和寄存器时钟驱动器电路212(2)之间的不同配置。因此，为了适应不同的配置，寄存器时钟驱动器电路212(1)可以被配置成经由第一子通道C/A信息接收第二配置数据，并且可以基于第二配置数据来更新寄存器时钟驱动器电路212(1)的一或多个参数。
存储器封装210(1)被配置成接收和响应第一子通道C/A信息以在存储器214(1)处接收和存储写入数据并经由相应数据总线将读取数据从所述存储器提供给存储器控制器，并且存储器封装210(2)被配置成接收和响应第二子通道C/A信息以在存储器214(2)处接收和存储写入数据并经由相应数据总线将读取数据从所述存储器提供给存储器控制器。
寄存器时钟驱动器电路212(1)和寄存器时钟驱动器电路212(2)可以各自被配置成响应于CLK信号将分别从C/A A总线和C/A B总线接收的第一和第二子通道C/A信息分别驱动到C/A A1-A4总线和C/A B1-B4总线。CLK信号可以被分离(例如，经由时钟三通)，使得其同时被路由到寄存器时钟驱动器电路212(1)和寄存器时钟驱动器电路212(2)并在其处被接收。时钟三通可以被布置(例如，阻抗匹配、迹线长度和形状等)成减少寄存器时钟驱动器电路212(1)和寄存器时钟驱动器电路212(2)的定时差异的可能性。
寄存器时钟驱动器电路212(1)的第一驱动器电路240(1)和第二驱动器电路242(1)可以各自从C/A A总线并行地(例如，同时)接收第一子通道C/A信息，并且时钟驱动器电路244(1)可以接收CLK信号。C/A A总线可以经由三通230(1)分离以向第一驱动器电路240(1)和第二驱动器电路242(1)中的每一个提供第一子通道C/A信息。响应于从时钟驱动器电路244(1)驱动的CLK信号，第一驱动器电路240(1)可以将第一子通道C/A信息驱动到C/AA1-A2总线，并且第二驱动器电路242(1)可以将第一子通道C/A信息驱动到C/A A3-A4总线。
寄存器时钟驱动器电路212(2)的第一驱动器电路240(2)和第二驱动器电路242(2)可以从C/A B总线并行地(例如，同时)接收第二子通道C/A信息，并且时钟驱动器电路244(2)可以接收CLK信号。C/A B总线可以经由三通230(2)分离以向第一驱动器电路240(2)和第二驱动器电路242(2)中的每一个提供第一子通道C/A信息。响应于从时钟驱动器电路244(1)驱动的CLK信号，第一驱动器电路240(1)可以将第二子通道C/A信息驱动到C/A B1-B2总线，并且第二驱动器电路242(1)可以将第二子通道C/A信息驱动到C/A B3-B4总线。第二驱动器电路242(1)、时钟驱动器电路244(1)、第二驱动器电路242(2)和时钟驱动器电路244(2)可以基于公共CLK信号以定时同步方式进行所有操作。
存储器214(1)可以被分成四个子集，其中每个子集的存储器耦合到C/A A1-A4总线中的单独一个以接收第一子通道C/A信息。类似地，存储器214(2)可以被分成四个子集，其中每个子集的存储器耦合到C/A B1-B4总线中的单独一个以接收第二子通道C/A信息。存储器214(1)中的一或多个可以响应于第一子通道C/A信息经由相应数据总线从存储器控制器接收写入数据或向存储器控制器提供读取数据以及进行其它操作。类似地，存储器214(2)中的一或多个可以响应于第二子通道C/A信息经由相应数据总线从存储器控制器接收写入数据或向存储器控制器提供读取数据以及进行其它操作。
应当理解，在不脱离本公开的范围的情况下，存储器子系统204可以被缩放以包含多于两个存储器封装、多于两个RCD电路和/或多于两组存储器，例如以支持另外的子通道。还应当理解，寄存器时钟驱动器电路212(1)和寄存器时钟驱动器电路212(2)中的每一个可以配置有另外的驱动器电路以支持多于四个独立C/A总线。在一些实例中，在不脱离本公开的范围的情况下，控制平面集线器216可以包含在存储器封装210(1)和210(2)中的一个中，而不是在印刷电路板206上。此外，并不是存储器子系统204上的单个控制平面集线器216，存储器封装210(1)和210(2)中的每一个可以包含相应的控制平面集线器，所述控制平面集线器在不脱离本公开的范围的情况下用来自SCL/SDA总线的公共数据同时编程。在存储器子系统204上支持多于一个RCD电路的能力可以增加输出驱动器的数量，与单RCD装置存储器子系统实施方案相比，这可以相对应地对在存储器子系统204上增加存储器的数量提供支持。
图3A和3B分别是根据本公开的实施例的双堆叠存储器封装310和单堆叠存储器封装311的框图。在一些实例中，图1的存储器封装110(1)和/或存储器封装110(2)和/或图2的存储器封装210(1)和/或存储器封装210(2)可以实施双堆叠存储器封装310和/或单堆叠存储器封装311。
图3A包含双堆叠存储器封装310的侧视图301和顶(例如，平面)视图302。侧视图301从图3A中的存储器封装310的侧面305(即，顶视图302的右侧)的角度描绘了存储器封装310。双堆叠存储器封装310可以包含寄存器时钟驱动器电路312、存储器314和控制平面集线器316。寄存器时钟驱动器电路312可以被配置成进行参考图1的寄存器时钟驱动器电路112(1)或寄存器时钟驱动器电路112(2)和/或图2的寄存器时钟驱动器电路212(1)或寄存器时钟驱动器电路212(2)描述的操作。双堆叠存储器封装310可以耦合到C/A总线(例如，图1和/或2的C/A A1-A4总线中的一个或C/A B1-B4总线中的一个)以接收相应子通道C/A信息；耦合到时钟信号线以接收时钟信号CLK(例如，图1和/或2的CLK信号)；并耦合到相应数据总线以接收写入数据和提供读取数据。
存储器314可以包含管芯堆叠342(1)和管芯堆叠342(2)，其各自包含以叠瓦(shingle)或级联堆叠布置堆叠的10个存储器管芯360(例如，存储器管芯360中的每一个与相邻的存储器管芯360水平偏移)。在一些实例中，存储器管芯360中的每一个可以包含DRAM架构，例如DDR4 DRAM、DDR5 DRAM、DDR6 DRAM等。管芯堆叠342(1)和管芯堆叠342(2)的存储器管芯360中的每一个可以耦合到其它电路系统以经由相应引线键合350进行存储器存取操作。应当理解，在不脱离本公开的范围的情况下，管芯堆叠342(1)和管芯堆叠342(2)可以包含多于或少于10个存储器管芯360。还应当理解，在一些实例中，管芯堆叠342(1)可以包含与管芯堆叠342(2)不同数量的存储器管芯360。还应当理解，在不脱离本公开的范围的情况下，管芯堆叠342(1)和/或管芯堆叠342(2)可以被布置成使用其它堆叠和连接实施方案，例如3D硅穿孔堆叠。
双堆叠存储器封装310可以进一步包含控制平面集线器316，其被配置成经由SCL/SDA总线从存储器控制器接收和存储配置数据并提供控制平面通信以促进向双堆叠存储器封装310的组件提供配置数据。配置数据可以包含与双堆叠存储器封装310的操作有关的配置数据，例如定时参数、寻址参数、接收器和发射器组件系数、操作模式等或其任何组合。控制平面集线器316可以在操作期间和/或初始化期间向寄存器时钟驱动器电路312和/或存储器314提供配置数据。
具体地，控制平面集线器316可以被配置成向寄存器时钟驱动器电路312提供配置数据中的至少一些。配置数据可以用于配置寄存器时钟驱动器电路312的一或多个参数，例如定时参数、寻址参数、接收器和发射器组件系数、操作模式等或其任何组合。此外，寄存器时钟驱动器电路312可以被配置成经由C/A总线上提供的第一子通道C/A信息接收第二配置数据，并且可以基于第二配置数据来更新寄存器时钟驱动器电路312的一或多个参数。控制平面集线器316可以包含芯片、装置、电路等。在一些实例中，控制平面集线器316可以包含电可擦除可编程只读存储器(EEPROM)，其在一些实例中被配置成存储配置数据。
图3B包含单堆叠存储器封装311的侧视图303和顶(例如，平面)视图304。侧视图303从图3B中的存储器封装310的侧面306(即，顶视图304的右侧)的角度描绘了存储器封装311。单堆叠存储器封装311可以包含寄存器时钟驱动器电路312和存储器315。寄存器时钟驱动器电路312可以被配置成进行参考图1的寄存器时钟驱动器电路112(1)或寄存器时钟驱动器电路112(2)和/或图2的寄存器时钟驱动器电路212(1)或寄存器时钟驱动器电路212(2)描述的操作。单堆叠存储器封装311可以耦合到C/A总线(例如，图1和/或2的C/A A1-A4总线中的一个或C/A B1-B4总线中的一个)以接收相应子通道C/A信息；耦合到时钟信号线以接收时钟信号CLK(例如，图1和/或2的CLK信号)；并耦合到相应数据总线以接收写入数据和提供读取数据。
存储器315可以包含管芯堆叠343，其包含以叠瓦或级联堆叠布置堆叠的20个存储器管芯360(例如，存储器管芯360中的每一个与相邻的存储器管芯360水平偏移)。管芯堆叠343的存储器管芯360中的每一个可以耦合到其它电路系统以经由相应引线键合350进行存储器存取操作。应当理解，在不脱离本公开的范围的情况下，管芯堆叠343可以包含多于或少于20个存储器管芯360。还应当理解，在不脱离本公开的范围的情况下，管芯堆叠343可以被布置成使用其它堆叠和连接实施方案，例如3D硅穿孔堆叠。
单堆叠存储器封装311可以进一步包含控制平面集线器316，其被配置成经由SCL/SDA总线从存储器控制器接收和存储配置数据并提供控制平面通信以促进向单堆叠存储器封装311的组件提供配置数据。配置数据可以包含与单堆叠存储器封装311的操作有关的配置数据，例如定时参数、寻址参数、接收器和发射器组件系数、操作模式等或其任何组合。控制平面集线器316可以在操作期间和/或初始化期间向寄存器时钟驱动器电路312和/或存储器315提供配置数据。
具体地，控制平面集线器316可以被配置成向寄存器时钟驱动器电路312提供配置数据中的至少一些。配置数据可以用于配置寄存器时钟驱动器电路312的一或多个参数，例如定时参数、寻址参数、接收器和发射器组件系数、操作模式等或其任何组合。此外，寄存器时钟驱动器电路312可以被配置成经由C/A总线上提供的第一子通道C/A信息接收第二配置数据，并且可以基于第二配置数据来更新寄存器时钟驱动器电路312的一或多个参数。控制平面集线器316可以包含芯片、装置、电路等。在一些实例中，控制平面集线器316可以包含电可擦除可编程只读存储器(EEPROM)，其在一些实例中被配置成存储配置数据。
图4是根据本公开的一个实施例的包含耦合到存储器控制器402的存储器子系统404的存储器系统400的框图。存储器子系统404可以包含存储器模块，例如DIMM(例如，寄存DIMM、负载降低DIMM(LRDIMM)、微型DIMM、NVDIMM或任何其它类型的DIMM)。在一些实例中，存储器子系统404可以包含不同于存储器模块和/或DIMM的焊接存储器子系统。在一些实例中，图1的存储器子系统104和/或图2的存储器子系统204可以实施存储器子系统404。
存储器子系统404可以被配置成与存储器控制器402通信以经由SCL/SDA总线接收和存储配置数据。在一些实例中，SCL/SDA总线可以包含SM总线或I2C总线。配置数据可以包含与存储器子系统404的操作有关的配置数据，例如定时参数、寻址参数、功率水平、接收器和发射器组件系数等或其任何组合。存储器子系统404还可以被配置成与存储器控制器402通信以基于时钟信号CLK、来自C/A/A总线的第一子通道C/A信息、来自C/A/B总线的第二子通道C/A信息和/或通过相应数据总线经由信号传输的数据来进行存储器存取操作。在一些实例中，存储器控制器402可以包含被配置成将配置数据驱动到SCL/SDA总线的SCL/SDA驱动器468、被配置成将第一子通道C/A信息驱动到C/A A总线的C/A A总线驱动器462、被配置成将第二子通道C/A信息驱动到C/A/B总线的C/A B总线驱动器464以及被配置成通过时钟信号线驱动CLK信号的时钟驱动器466。存储器控制器402可以进一步包含耦合到相应数据总线以分别提供写入数据和接收读取数据的驱动器和接收器(未示出)。
存储器子系统404可以包含控制平面集线器416、存储器414(1)-(16)、寄存器时钟驱动器电路412(1)和寄存器时钟驱动器电路412(2)。控制平面集线器416可以被配置成经由SCL/SDA总线从存储器控制器接收和存储配置数据并提供控制平面通信以促进向存储器子系统404的组件提供配置数据。控制平面集线器416可以在操作期间向存储器414(1)-(16)、寄存器时钟驱动器电路412(1)和/或寄存器时钟驱动器电路412(2)提供配置数据。控制平面集线器416可以包含芯片、装置、电路等。在一些实例中，控制平面集线器416可以包含电可擦除可编程只读存储器(EEPROM)，其在一些实例中被配置成存储配置数据。
存储器414(1)-(8)可以耦合到寄存器时钟驱动器电路412(1)，并且存储器414(9)-(16)可以耦合到寄存器时钟驱动器电路412(2)。寄存器时钟驱动器电路412(1)和寄存器时钟驱动器电路412(2)可以被配置成从控制平面集线器416接收配置数据以设置用于操作的一或多个可配置参数。所述一或多个可配置参数可以包含定时参数、功率水平、寻址参数、接收器和发射器组件系数(例如，DFE或FFE系数)等或其任何组合。
寄存器时钟驱动器电路412(1)还可以被配置成从C/A A总线和CLK信号接收第一子通道C/A信息，并且寄存器时钟驱动器电路412(2)还可以被配置成从C/A B总线和CLK信号接收第二子通道C/A信息。第一和第二子通道C/A信息可以对应于单个通道的C/A信息。第一子通道C/A信息和第二子通道C/A信息可以包含分别对应于第一和第二子通道的存储器存取命令和地址、芯片选择信号等。第一和/或第二子通道C/A信息还可以包含用于配置存储器子系统404和/或存储器子系统404的组件的信息。寄存器时钟驱动器电路412(1)可以响应于CLK信号并行地向C/A A1-A2总线中的每一个提供第一子通道C/A信息，并且寄存器时钟驱动器电路412(2)可以响应于CLK信号并行地向C/A B1-B2总线中的每一个提供第二子通道C/A信息。应当理解，图4的存储器子系统404可以包含双侧存储器子系统，其中存储器子系统404的相对侧(未示出)包含与存储器414(0)-(15)类似布置的另外的存储器；并且在不脱离本公开的范围的情况下，寄存器时钟驱动器电路412(1)和寄存器时钟驱动器电路412(2)可以分别在另外的C/A A3-A4总线和C/A B3-B4总线上分别提供第一和第二子通道C/A信息。
在一些实例中，第一子通道C/A信息还可以包含用于配置寄存器时钟驱动器电路412(1)的组件的信息。例如，第一子通道C/A信息可以包含用于设置寄存器时钟驱动器电路412(1)的一或多个可配置参数的第二配置数据。
在一些实例中，存储器414(1)-(16)可以都是相同类型的存储器。在其它实例中，存储器414(1)-(16)可以是不同类型的存储器的混合。在一些实例中，存储器414(1)-(16)可以在图1的存储器114(1)和/或存储器114(2)、图1的存储器214(1)和/或存储器214(2)、图3A的存储器314和/或一或多个存储器管芯360、图3B的存储器315和/或一或多个存储器管芯360或其任何组合中实施。尽管图4中示出的存储器模块404具有16个存储器414(1)-(16)，但在其它实施例中，可以使用更多或更少的存储器。在一些实例中，存储器子系统404可以包含用于纠错码(ECC)存储的另外的存储器(未示出)。存储器414(1)-(16)中的每一者可以包含一或多个存储器装置、封装和/或存储器管芯。在一些实例中，所述一或多个存储器装置或封装可以各自包含一或多个存储管芯堆叠。存储器414(1)-(16)可以包含DRAM架构，例如DDR4 DRAM、DDR5 DRAM、DDR6 DRAM等。
存储器414(1)-(4)中的每一个可以耦合到C/A A1总线，并且存储器414(5)-(8)中的每一个可以耦合到C/A A2总线以接收第一子通道C/A信息。存储器414(9)-(12)中的每一个可以耦合到C/A B1总线，并且存储器414(13)-(16)中的每一个可以耦合到C/A B2总线以接收第二子通道C/A信息。存储器414(1)-(16)中的每一个也可以耦合到相应数据总线以响应于第一子通道C/A信息或第二子通道C/A信息从存储器控制器202接收写入数据和向所述存储器控制器提供读取数据。
在一些实施例中，存储器414(1)-(16)可以被组织成不同的物理排和/或可以包含在存储器子系统404的一或两侧上。在一些实施例中，每个物理排可以存在4、8、16或更多个存储器，并且存储器子系统404可以存在一或多个物理排。例如，存储器子系统404可以包含存储器子系统404的第一侧上的第一物理排(例如，16个存储器414(1)-(16))和存储器子系统404的后侧上的第二物理排(例如，存储器子系统404的背侧上的另外16个存储器)。
在操作中，对于给定通信通道，402的C/A A总线驱动器462和C/A B总线驱动器464可以分别经由C/A A总线和C/A B总线通过两个独立子通道同时提供相应的第一和第二子通道C/A信息，并且时钟驱动器466可以通过时钟信号线提供用于将两个子通道的定时同步到存储器子系统404的单个时钟信号。
在一些实例中，存储器子系统404可以进一步包含控制平面集线器416，其被配置成经由SCL/SDA总线从存储器控制器402接收和存储配置数据并提供控制平面通信以促进向存储器子系统404的组件(例如，热感应器、电源管理集成电路等)和/或存储器414(1)-(16)和寄存器时钟驱动器电路412(1)和412(2)提供配置数据。配置数据可以包含与存储器子系统404(包含存储器414(1)-(16)和寄存器时钟驱动器电路412(1)和412(2))的操作有关的配置数据，例如定时参数、寻址参数、接收器和发射器组件系数、操作模式等或其任何组合。控制平面集线器416可以在操作期间和/或初始化期间向存储器414(1)-(16)和寄存器时钟驱动器电路412(1)和412(2)提供配置数据。
具体地，控制平面集线器416可以被配置成向寄存器时钟驱动器电路412(1)和寄存器时钟驱动器电路412(2)同时提供配置数据中的至少一些。配置数据可以用于配置寄存器时钟驱动器电路412(1)和寄存器时钟驱动器电路412(2)的一或多个参数，例如定时参数、寻址参数、接收器和发射器组件系数、操作模式等或其任何组合。在一些实例中，配置数据可以是来自控制平面集线器416的相同配置数据。然而，寄存器时钟驱动器电路412(1)和寄存器时钟驱动器电路412(2)中的每一个相对于相应C/A A或B总线和相应存储器414(1)-(16)的布置的物理差异以及寄存器时钟驱动器电路412(1)和寄存器时钟驱动器电路412(2)中的每一个或所连接的存储器414(1)-(16)内的工艺差异可能导致寄存器时钟驱动器电路412(1)和寄存器时钟驱动器电路412(2)之间的不同配置。因此，为了适应不同的配置，寄存器时钟驱动器电路412(1)可以被配置成经由第一子通道C/A信息接收第二配置数据，并且可以基于第二配置数据来更新寄存器时钟驱动器电路412(1)的一或多个参数。
寄存器时钟驱动器电路412(1)和寄存器时钟驱动器电路412(2)可以各自被配置成响应于CLK信号将分别从C/A A总线和C/A B总线接收的第一和第二子通道C/A信息分别驱动到C/A A1-A2总线和C/A B1-B2总线。CLK信号可以被分离(例如，经由时钟三通)，使得其同时被路由到寄存器时钟驱动器电路412(1)和寄存器时钟驱动器电路412(2)并在其处被接收。时钟三通可以被布置(例如，阻抗匹配、迹线长度和形状等)成减少寄存器时钟驱动器电路212(1)和寄存器时钟驱动器电路212(2)的定时差异的可能性。
存储器414(1)-(4)中的每一个可以经由C/A A1总线接收第一子通道C/A信息，并且存储器414(5)-(8)中的每一个可以经由C/A A2总线接收第一子通道C/A信息。存储器414(1)-(8)中的一或多个可以响应于第一子通道C/A信息进行存储器存取操作以从与存储器控制器402通信的相应数据总线接收数据和向其提供数据。
存储器414(9)-(12)中的每一个可以经由C/A B1总线接收第二子通道C/A信息，并且存储器414(13)-(16)中的每一个可以经由C/A B2总线接收第二子通道C/A信息。存储器414(9)-(16)中的一或多个可以响应于第二子通道C/A信息进行存储器存取操作以从与存储器控制器402通信的相应数据总线接收数据和向其提供数据。
应当理解，在不脱离本公开的范围的情况下，存储器子系统404可以被缩放以包含多于16(或32)个存储器、多于两个寄存器时钟驱动器电路和/或多于两组存储器，例如以支持另外的子通道。还应当理解，寄存器时钟驱动器电路412(1)和寄存器时钟驱动器电路412(2)中的每一个可以配置有另外的驱动器电路以支持多于四个独立C/A总线。在存储器子系统404上支持多于一个寄存器时钟驱动器电路的能力可以增加输出驱动器的数量，与单RCD装置存储器子系统实施方案相比，这可以相对应地对在存储器子系统404上增加存储器的数量提供支持。
图5是根据本公开的至少一个实施例的半导体装置500的框图。半导体装置500可以是集成在单个半导体芯片上的半导体存储器装置，例如DRAM装置(例如，双倍数据速率(DDR)4DRAM、DDR5 DRAM、DDR6 DRAM等)。图5的示范性装置500可以包含存储器封装，例如位于衬底523上的存储器管芯堆叠，其可以用作(并且可以被称为)接口。尽管在存储器管芯堆叠的存储器管芯中示出了某些组件并且在衬底523上示出了某些组件，但是在其它示范性实施例中，存储器管芯堆叠和衬底523之间的装置500的组件的其它布置也是可能的。在一些实施例中，装置500可以包含多个存储器管芯堆叠。在其它实施例中，存储器管芯堆叠可以包含单个存储器管芯。在一些实例中，图1的存储器封装110(1)和/或存储器封装110(2)、图2的存储器封装210(1)和/或存储器封装210(2)、图3A的双堆叠存储器封装310和/或管芯堆叠342(1)和管芯堆叠342(2)中的一或两个、图3B的单堆叠存储器封装311和/或管芯堆叠343、图4的存储器寄存器时钟驱动器电路412(1)-(16)中的任何一个或其任何组合可以实施半导体装置500。
为了说明的简洁和清楚，图5中仅示出了存储器管芯堆叠中的一个存储器管芯的组件。通常，存储器管芯堆叠的不同存储器管芯可以各自具有彼此相似的组件。在一些实施例中，存储器管芯堆叠的每个存储器管芯可以在物理上彼此相同。衬底523可以充当接口，并且可以向外部发送和从外部接收信息(例如，数据、命令)，同时存储器管芯堆叠中的存储器管芯与衬底的组件通信。如本文所述，由衬底523发送的命令和其它信号可以被发送到存储器管芯堆叠中的所有存储器管芯或者可以被单独地寻址到存储器管芯堆叠的各个存储器管芯。
半导体装置500包含存储器阵列518。存储器阵列518可以位于存储器管芯堆叠的管芯中。存储器阵列518被示出为包含多个存储器存储体。在图5的实施例中，存储器阵列518被示出为包含N+1个存储器存储体BANK0-N，其中N是任何整数值，例如2、4、8、16、32等。存储器存储体BANK0-N中的每一个可以包含多个字线WL、多个位线BL和/BL以及布置在多个字线WL和多个位线BL和/BL的交叉点处的多个存储器胞元MC。字线WL的选择由行译码器508进行，并且位线BL和/BL的选择由列译码器510进行。行和列译码器508和510也可以位于存储器管芯堆叠的存储器管芯中。在图5的实施例中，行解码器508包含每个存储器存储体的相应行解码器，并且列解码器510包含每个存储器存储体的相应列解码器。位线BL和/BL耦合到相应感测放大器(SAMP)。来自位线BL或/BL的读取数据被感测放大器SAMP放大，并通过互补局部数据线(LIOT/B)、传输门(TG)和互补主数据线(MIOT/B)传输到读取/写入放大器520。相反，从读取/写入放大器520输出的写入数据通过互补主数据线MIOT/B、传输门TG和互补局部数据线LIOT/B传输到感测放大器SAMP，并写入耦合到位线BL或/BL的存储器胞元MC中。
半导体装置500可以采用多个外部端子，其包含耦合到命令和地址总线以接收命令和地址以及CS信号的命令和地址(C/A)端子、用于接收时钟CK和/CK的时钟端子、用于接收和提供数据(例如，经由多通道数据总线)的数据端子DQ以及用于接收电源电位VDD、VSS、VDDQ和VSSQ的电源端子。外部端子可以位于衬底523上。
时钟端子被供应有提供给输入电路514的外部时钟CK和/CK。外部时钟可以是互补的。输入电路514基于CK和/CK时钟生成内部时钟ICLK。ICLK时钟被提供给命令解码器510和内部时钟生成器512。内部时钟生成器512基于ICLK时钟提供各种内部时钟LCLK。LCLK时钟可以用于各种内部电路的定时操作。内部数据时钟LCLK被提供给输入/输出电路522以对包含在输入/输出电路522中的电路的操作进行定时(例如，提供给数据接收器以对写入数据的接收进行定时)。
C/A端子可以被供应有存储器地址。供应给C/A端子的存储器地址经由命令/地址输入电路502传输到地址解码器504。地址解码器504接收所述地址，并且将经解码的行地址XADD供应给行解码器508并将经解码的列地址YADD供应到列解码器510。地址解码器504还可以供应经解码的存储体地址BADD，其可以指示含有经解码的行地址XADD和列地址YADD的存储器阵列518的存储体。在一些实施例中，地址解码器504还可以指示用于激活的存储器管芯堆叠的特定存储器管芯。C/A端子可以被供应有命令。命令的实例包含用于控制各种操作的定时的定时命令、用于对存储器进行存取的存取命令(例如，用于进行读取操作的读取命令和用于进行写入操作的写入命令)以及其它命令和操作。存取命令可以与一或多个行地址XADD、列地址YADD和存储体地址BADD相关联以指示待存取的一或多个存储器胞元。
命令可以作为内部命令信号经由命令/地址输入电路502提供给命令解码器506。命令解码器506包含用于解码内部命令信号以生成用于进行操作的各种内部信号和命令的电路。例如，命令解码器506可以提供用于选择字线的行命令信号和用于选择位线的列命令信号。
半导体装置500可以接收作为读取命令的存取命令。当接收读取命令并且适时地随读取命令供应存储体地址、行地址和列地址(以及任选的管芯地址)时，从与行地址和列地址相对应的存储器阵列518中的存储器胞元读取读取数据。读取命令由命令解码器506接收，所述命令解码器提供内部命令，使得来自存储器阵列518的读取数据被提供给读取/写入放大器520。读取数据经由输入/输出电路522从数据端子DQ输出到外部。
半导体装置500可以接收作为写入命令的存取命令。当接收写入命令并且适时地随写入命令供应存储体地址、行地址和列地址(以及任选的管芯地址)时，将供应给数据端子DQ的写入数据写入与行地址和列地址相对应的存储器阵列518中的存储器胞元。写入命令由命令译码器506接收，所述命令译码器提供内部命令，使得写入数据被输入/输出电路522中的数据接收器接收。写入时钟也可以提供给外部时钟端子，用于对输入/输出电路522的数据接收器接收写入数据进行定时。写入数据经由输入/输出电路522供应给读取/写入放大器520，并且由读取/写入放大器520供应给存储器阵列518以被写入到存储器胞元MC中。
电源端子被供应有电源电位VDD和VSS。电源电位VDD和VSS被供应给内部电压生成器电路524。内部电压生成器电路524基于供应给电源端子的电源电位VDD和VSS生成各种内部电位VPP、VOD、VARY、VPERI等。内部电位VPP主要用在行译码器508中，内部电位VOD和VARY主要用在存储器阵列518中包含的感测放大器SAMP中，并且内部电位VPERI用在许多外围电路块中。
电源端子还被供应有电源电位VDDQ和VSSQ。电源电位VDDQ和VSSQ被供应给输入/输出电路522。本公开的一个实施例中，供应给电源端子的电源电位VDDQ和VSSQ可以是与供应给电源端子的电源电位VDD和VSS相同的电位。在本公开的另一个实施例中，供应给电源端子的电源电位VDDQ和VSSQ可以是与供应给电源端子的电源电位VDD和VSS不同的电位。供应给电源端子的电源电位VDDQ和VSSQ用于输入/输出电路522，使得由输入/输出电路522生成的电源噪声不会传播到其它电路块。
图6是根据本公开的一个实施例的用于配置存储器子系统的双寄存器时钟驱动器电路的时序图600。时序图600可以由存储器控制器610、控制平面集线器620、第一寄存器时钟驱动器电路630和第二寄存器时钟驱动器电路640来进行。控制平面集线器620、第一寄存器时钟驱动器电路630和第二寄存器时钟驱动器电路640可以被包含作为单个存储器子系统(例如，图1的存储器子系统104、图2的存储器子系统204、图4的存储器子系统404或其任何组合)的一部分。存储器控制器610可以包含图1的存储器系统的存储器控制器、图2的存储器控制器202、图4的存储器控制器402或其任何组合。控制平面集线器620可以包含图1的控制平面集线器116、图2的控制平面集线器216、图3A和/或3B的控制平面集线器316、图4的控制平面集线器416或其任何组合。第一寄存器时钟驱动器电路630可以包含图1的寄存器时钟驱动器112(1)、图2的寄存器时钟驱动器212(1)、图3A和/或3B的寄存器时钟驱动器312、图4的寄存器时钟驱动器412(1)或其任何组合。第二寄存器时钟驱动器电路640可以包含图1的寄存器时钟驱动器112(2)、图2的寄存器时钟驱动器212(2)、图3A和/或3B的寄存器时钟驱动器312、图4的寄存器时钟驱动器412(2)或其任何组合。
如时序图600中所示，存储器控制器610可以被配置成经由SCL/SDA总线向控制平面集线器620提供第一配置数据。控制平面集线器620可以被配置成接收和存储配置数据。在一些实例中，SCL/SDA总线可以包含SM总线或I2C总线。配置数据可以包含与第一寄存器时钟驱动器电路630和第二寄存器时钟驱动器电路640的操作有关的配置数据，例如定时参数、寻址参数、功率水平、接收器和发射器组件系数等或其任何组合。
控制平面集线器620可以被配置成向第一寄存器时钟驱动器电路630和第二寄存器时钟驱动器电路640同时提供第一配置数据。配置数据可以用于配置寄存器时钟驱动器电路112(1)和寄存器时钟驱动器电路112(2)的一或多个参数，例如定时参数、寻址参数、接收器和发射器组件系数、操作模式等或其任何组合。
然而，第一寄存器时钟驱动器电路630和第二寄存器时钟驱动器电路640中的每一个相对于相应C/A A或B总线和相应存储器(未示出)的布置的物理差异以及第一寄存器时钟驱动器电路630和第二寄存器时钟驱动器电路640中的每一个或所连接的存储器内的工艺差异可能导致第一寄存器时钟驱动器电路630和第二寄存器时钟驱动器电路640之间的不同配置。因此，为了适应不同的配置，第一寄存器时钟驱动器电路630可以被配置成经由C/A A总线从存储器控制器610接收第一子通道C/A信息中的第二配置数据，并且可以基于第二配置数据来更新第一寄存器时钟驱动器电路630的一或多个参数。
图7是根据本公开的一个实施例的用于配置存储器子系统的双寄存器时钟驱动器的方法700的流程图。方法700可以至少部分地由图1的存储器子系统104、图2的存储器子系统204、图3A的双堆叠存储器封装310、图3B的单堆叠存储器封装311、图4的存储器子系统404或其任何组合进行。
方法700可以包含在710在存储器子系统的控制平面集线器处经由第一总线从存储器控制器接收第一配置数据。控制平面集线器可以包含图1的控制平面集线器116、图2的控制平面集线器216、图3A和3B的控制平面集线器316、图4的控制平面集线器416、图6的控制平面集线器620或其任何组合。存储器控制器可以包含图1的存储器控制器、图2的存储器控制器202、图4的存储器控制器402、图6的存储器控制器610或其任何组合。配置数据可以用于配置存储器子系统的一或多个参数，例如定时参数、寻址参数、接收器和发射器组件系数、操作模式等或其任何组合。第一总线可以包含图1-4中的任一个的SCL/SDA。
方法700可以包含在720将第一配置数据提供给存储器子系统的第一寄存器时钟驱动器和第二寄存器时钟驱动器。第一寄存器时钟驱动器和第二寄存器时钟驱动器可以各自基于第一配置数据来将相应配置参数设置为第一值。第一和/或第二寄存器时钟驱动器可以包含图1的寄存器时钟驱动器电路112(1)和/或寄存器时钟驱动器电路112(2)、图2的寄存器时钟驱动器电路212(1)和/或寄存器时钟驱动器电路212(2)、图3A和3B的寄存器时钟驱动器电路312、图4的寄存器时钟驱动器电路412(1)和/或寄存器时钟驱动器电路412(2)、图6的第一寄存器时钟驱动器电路630和/或第二寄存器时钟驱动器电路640或其任何组合。第一寄存器时钟驱动器和第二时钟驱动器中的每一个的相应配置参数包含定时参数、寻址参数、接收器或发射器组件系数或操作模式中的至少一个。在一些实例中，方法700可以包含响应于第一配置数据由第一寄存器时钟驱动器将相应配置参数设置为第一值。在一些实例中，方法700可以进一步包含响应于第一配置数据由第二寄存器时钟驱动器将相应配置参数设置为第一值。
方法700可以包含在730在第一寄存器时钟驱动器处经由第二总线从存储器控制器接收第二配置数据。第一寄存器时钟驱动器基于第二配置数据来将相应配置参数设置为第二值。在一些实例中，方法700可以包含响应于第二配置数据由第一寄存器时钟驱动器将相应配置参数设置为第二值。
在一些实例中，方法700可以包含基于具有第二值的相应配置参数经由第一寄存器时钟驱动器解码经由第一命令和地址总线从存储器控制器接收的通道的第一子通道命令和地址信息，并将经解码的第一子通道命令和地址信息提供给第一组存储器。在一些实例中，方法700可以进一步包含基于具有第一值的相应配置参数经由第二寄存器时钟驱动器解码经由第二命令和地址总线从存储器控制器接收的通道的第二子通道命令和地址信息，并将经解码的第二子通道命令和地址信息提供给第二组存储器。
第二和第三总线可以包含图1的C/A A和/或C/AB总线、图2的C/A A和/或C/A B总线、图3A和3B的C/A总线、图4的C/A A和/或C/A B总线信号或其任何组合。第一组存储器和/或第二组存储器可以包含图1的存储器114(1)和/或存储器114(2)、图1的存储器114(1)和/或存储器114(2)、图3A的存储器314、图3B的存储器315、图4的存储器414(1)-(16)或其任何组合。在一些实例中，第一子通道命令和地址信息可以经由第一多个内部命令和地址总线提供给第一组存储器，并且第二子通道命令和地址信息可以经由第二多个内部命令和地址总线提供给第二组存储器。第一多个内部命令和地址总线可以包含图1的C/A A1-A4总线、图2的C/A A1-A4总线、图3A和3B的C/A总线、图4的C/A A1-A2(和A3-A4，未示出)或其任何组合。第二多个内部命令和地址总线可以包含图1的C/AB1-B4总线、图2的C/AB1-B4总线、图3A和3B的C/A总线、图4的C/AB1-B2(和B3-B4，未示出)或其任何组合。第一和第二组存储器包含DRAM(例如DDR4、DDR5、DDR6等)。在一些实例中，向第一多个内部命令和地址总线提供第一子通道命令和地址信息与向第二多个内部命令和地址总线提供子通道命令和地址信息同时。
当然，应当理解，本文描述的实例、实施例或过程中的任何一个可以与一或多个其它实例、实施例和/或过程组合，或者可以在根据本系统、装置和方法的分开的装置或装置部分中分开和/或进行。
某些实施例的前述描述本质上仅是示范性的并且决不旨在限制本公开或其应用或用途的范围。在以下的本系统和方法的实施例的详细描述中，参考了构成其一部分的附图，并且所述附图通过说明示出了可以实践所描述的系统和方法的具体实施例。这些实施例被足够详细地描述以使得本领域技术人员能够实践当前公开的系统和方法，并且应当理解，可以利用其它实施例，并且在不脱离本公开的精神和范围的情况下，可以进行结构和逻辑改变。此外，为了清楚起见，当某些特征对本领域技术人员来说是显而易见的时，将不讨论它们的详细描述，以免混淆本公开的实施例的描述。因此，以下详细描述不应被视为是限制性的，并且本公开的范围仅由所附权利要求限定。
最后，以上讨论仅旨在说明本系统，并且不应被解释为将所附权利要求限制为任何特定实施例或实施例组。因此，尽管已经参考示范性实施例特别详细地描述了本系统，但是还应当理解，本领域普通技术人员可以在不脱离随后的权利要求中阐述的本系统的更广泛和预期精神和范围的情况下设计出许多修改和替代实施例。因此，说明书和附图被认为是说明性的，而不是旨在限制所附权利要求的范围。

Claims (22)

1.一种设备，其包括：
第一寄存器时钟驱动器，其被配置成经由第一命令和地址总线从存储器控制器接收与通道相对应的第一子通道命令和地址信息中的第一配置数据；
第二寄存器时钟驱动器，其被配置成经由第二命令和地址总线从所述存储器控制器接收与所述通道相对应的第二子通道命令和地址信息中的所述第一配置数据；和
控制平面集线器，其被配置成经由串行数据总线接收第一配置数据并将所述第一配置数据提供给所述第一寄存器时钟驱动器和所述第二寄存器时钟驱动器。
2.根据权利要求1所述的设备，其中所述控制平面集线器被配置成向所述第一寄存器时钟驱动器和所述第二寄存器时钟驱动器同时提供所述第一配置数据。
3.根据权利要求1所述的设备，其中所述第一配置数据和所述第二配置数据各自包含定时参数、寻址参数、接收器或发射器组件系数或操作模式或其任何组合中的至少一个。
4.根据权利要求1所述的设备，其中所述第一寄存器时钟驱动器的所述第一配置参数和所述第二寄存器时钟驱动器的所述第一配置参数各自包含定时参数、寻址参数、接收器或发射器组件系数或操作模式中的至少一个。
5.根据权利要求1所述的设备，其中所述第一寄存器时钟驱动器的所述第一配置参数和所述第二寄存器时钟驱动器的所述第一配置参数是相同类型的参数。
6.根据权利要求1所述的设备，其中所述第一寄存器时钟驱动器被配置成基于具有所述第二值的所述第一寄存器时钟驱动器的所述第一配置参数来接收或发射所述第一命令和地址信息，并且所述第二寄存器时钟驱动器被配置成基于具有所述第一值的所述第二寄存器时钟驱动器的所述第一配置参数来接收或发射所述第二命令和地址信息。
7.根据权利要求1所述的设备，其中所述第一寄存器时钟驱动器是第一半导体装置，并且所述第二寄存器时钟驱动器是第二半导体装置。
8.根据权利要求1所述的设备，其中所述第一寄存器时钟驱动器的操作与所述第二寄存器时钟驱动器的操作同步。
9.根据权利要求1所述的设备，其中所述第一寄存器时钟驱动器被配置成经由第一内部命令和地址总线向第一组存储器提供所述第一子通道命令和地址信息，并且所述第二寄存器时钟驱动器被配置成经由第二内部命令和地址总线向第二组存储器提供所述第二子通道命令和地址信息。
10.根据权利要求1所述的设备，其中所述第一寄存器时钟驱动器被配置成基于所述第一配置数据来将第一配置参数设置为第一值，其中所述第一寄存器时钟驱动器被进一步配置成经由所述第一命令和地址总线接收所述第一子通道命令和地址信息的第二配置数据；并基于所述第二配置数据来将所述第一配置参数设置为第二值，并且其中所述第二寄存器时钟驱动器被配置成基于所述第一配置数据来将第一配置参数设置为所述第一值。
11.一种存储器子系统，其包括：
第一存储器封装，其包含第一寄存器时钟驱动器，所述第一寄存器时钟驱动器被配置成经由第一总线接收与通道相对应的第一子通道命令和地址信息；
第二存储器封装，其包含第二寄存器时钟驱动器，所述第二寄存器时钟驱动器被配置成经由第二总线接收与所述通道相对应的第二子通道命令和地址信息；和
控制平面集线器，其被配置成经由第三总线接收所述第一配置数据并将所述第一配置数据提供给所述第一寄存器时钟驱动器和所述第二寄存器时钟驱动器。
12.根据权利要求11所述的存储器子系统，其中所述第一存储器封装包含第一组存储器，所述第一组存储器被配置成响应于经由第一多个内部命令和地址总线中的一个来自所述第一寄存器时钟驱动器的所述第一子通道命令和地址信息进行存储器存取操作，其中所述第二存储器封装包含第二组存储器，所述第二组存储器被配置成响应于经由第二多个内部命令和地址总线中的一个来自所述第二寄存器时钟驱动器的所述第二子通道命令和地址信息进行存储器存取操作。
13.根据权利要求11所述的存储器子系统，其中所述第一寄存器时钟驱动器包含在第一半导体装置中，并且所述第二寄存器时钟驱动器包含在第二半导体装置中。
14.根据权利要求11所述的存储器子系统，其中所述第一总线是第一命令和地址总线，所述第二是是第二命令和地址总线，并且所述第三总线是串行数据总线。
15.根据权利要求11所述的存储器子系统，其中所述第一寄存器时钟驱动器被配置成基于具有所述第二值的所述第一寄存器时钟驱动器的所述配置参数来解码所述第一子通道命令和地址信息，并且所述第二寄存器时钟驱动器被配置成基于具有所述第一值的所述第二寄存器时钟驱动器的所述配置参数来解码所述第二子通道命令和地址信息。
16.根据权利要求11所述的存储器子系统，其中所述第一寄存器时钟驱动器被配置成基于第一配置数据来将配置参数设置为第一值并基于经由所述第一总线在所述第一子通道命令和地址信息中接收的第二配置数据来将所述第一配置参数设置为第二值，并且其中所述第二寄存器时钟驱动器被配置成基于所述第一配置数据来将配置参数设置为第一值。
17.一种方法，其包括：
在存储器子系统的控制平面集线器处，经由第一总线从存储器控制器接收第一配置数据；
将所述第一配置数据提供给所述存储器子系统的第一寄存器时钟驱动器和第二寄存器时钟驱动器，其中所述第一寄存器时钟驱动器和所述第二寄存器时钟驱动器各自基于所述第一配置数据将相应配置参数设置为第一值；和
在所述第一寄存器时钟驱动器处，经由第二总线从所述存储器控制器接收第二配置数据，其中所述第一寄存器时钟驱动器基于所述第二配置数据将所述相应配置参数设置为第二值。
18.根据权利要求17所述的方法，其进一步包括：
所述第一寄存器时钟驱动器响应于所述第一配置数据将所述相应配置参数设置为所述第一值；和
所述第一寄存器时钟驱动器响应于所述第二配置数据将所述相应配置参数设置为所述第二值。
19.根据权利要求18所述的方法，其进一步包括所述第二寄存器时钟驱动器响应于所述第一配置数据将所述相应配置参数设置为所述第一值。
20.根据权利要求17所述的方法，其中所述第一寄存器时钟驱动器和所述第二时钟驱动器中的每一个的所述相应配置参数包含定时参数、寻址参数、接收器或发射器组件系数或操作模式中的至少一个。
21.根据权利要求17所述的方法，其进一步包括：
经由所述第一寄存器时钟驱动器基于具有所述第二值的所述相应配置参数来解码经由所述第二总线从所述存储器控制器接收的通道的第一子通道命令和地址信息；
将所述经解码的第一子通道命令和地址信息提供给第一组存储器；和
经由所述第二寄存器时钟驱动器基于具有所述第一值的所述相应配置参数来解码经由第三总线从所述存储器控制器接收的所述通道的第二子通道命令和地址信息；和
将所述经解码的第二子通道命令和地址信息提供给第二组存储器。
22.根据权利要求21所述的方法，其中所述第一和第二组存储器包含动态随机存取存储器。
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