TW201836028A - 半導體裝置 - Google Patents

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Abstract

本發明之實施形態提供一種可縮短貫通電極與外部端子之間之配線長度之半導體裝置。 根據本發明之一實施形態，具備第1晶片、第2晶片及基板。第1晶片設置有貫通電極。第2晶片配置有與上述貫通電極電性連接之第1端子。基板於第1面配置有電性連接於上述1端子之第2端子。自相對於上述基板之第1面垂直之方向觀察時，上述第1端子配置於較上述第2端子更靠內側，且上述貫通電極配置於較上述第1端子更靠內側。上述第1端子具備複數個第1輸入輸出端子。上述第2端子具備複數個第2輸入輸出端子。對上述第1輸入輸出端子及上述第2輸入輸出端子可輸入資料及時脈中之至少任1者。

Description

半導體裝置
本發明之實施形態涉及一種半導體裝置。
為實現半導體裝置之省空間化，有時將半導體晶片積層。為獲得積層所得之半導體晶片之電性連接，存於使用被稱為TSV(Through Silicon Via，矽穿孔)之貫通電極之技術。此時，貫通電極有時經由介面晶片連接於外部端子。
本發明之實施形態提供一種可縮短貫通電極與外部端子之間之配線長度之半導體裝置。 根據本發明之一實施形態，具備第1晶片、第2晶片及基板。第1晶片設置有貫通電極。第2晶片配置有與上述貫通電極電性連接之第1端子。基板於第1面配置有電性連接於上述1端子之第2端子。自相對於上述基板之第1面垂直之方向觀察時，上述第1端子配置於較上述第2端子更靠內側，且上述貫通電極配置於較上述第1端子更靠內側。上述第1端子具備複數個第1輸入輸出端子。上述第2端子具備複數個第2輸入輸出端子。對上述第1輸入輸出端子及上述第2輸入輸出端子可輸入資料及時脈中之至少任1者。
以下，參照圖式對實施形態之半導體裝置詳細地進行說明。再者，本發明並不受這些實施形態限定。 (第1實施形態) 圖1(a)係表示第1實施形態之半導體裝置之概略構成之剖視圖，圖1(b)係表示第1實施形態之半導體裝置之電極之配置例的俯視圖。 於圖1(a)中，於半導體裝置設置有半導體晶片5、6、8及中介板2。 於中介板2上隔著中間端子3覆晶安裝有半導體晶片5。於半導體晶片6上隔著中間端子7積層有半導體晶片8。又，於半導體晶片6隔著中間端子4、4'覆晶安裝有半導體晶片5。半導體晶片5之安裝面可設置於半導體晶片8之安裝面之相反側。 半導體晶片6、8可使橫向、縱向及高度方向各自之尺寸相等。半導體晶片6、8中可搭載記憶體。記憶體既可為NAND(Not AND，反及)快閃記憶體或ReRAM(Resistive Random Access Memory，阻變式記憶體)等非揮發性記憶體，亦可為DRAM(Dynamic Random Access Memory，動態隨機存取記憶體)等揮發性記憶體。 半導體晶片5可較半導體晶片6、8更縮小橫向、縱向及高度方向各自之尺寸。半導體晶片5上可搭載控制器。控制器例如可作為對於NAND記憶體輸入輸出資料時之介面動作。該控制器中可設置例如資料輸入用驅動器、資料輸出用驅動器、資料輸入用閂鎖電路及資料輸出用多工電路等。 於半導體晶片6設置有配線6A及貫通電極6B。於半導體晶片5設置有配線5A。於中介板2設置有第1面M1與第2面M2。第2面M2係第1面M1之相反面。於圖1(a)之例中示出第1面M1為中介板2之表面，且第2面M2為中介板2之背面之情形。於中介板2設置有配線2A～2C。於中介板2之背面設置有外部端子1。配線2A設置於中介板2之背面，配線2B設置於中介板2之內部，配線2C設置於中介板2之表面。配線2A、2C係經由配線2B連接。 外部端子1係經由配線2A～2C連接於中間端子3。中間端子3係經由配線6A連接於中間端子4。中間端子4係經由配線5A連接於中間端子4'。中間端子4'連接於貫通電極6B。 外部端子1及中間端子3、4、4'、7例如可使用凸塊電極。凸塊電極可為焊球。外部端子1之直徑可設為大於中間端子3之直徑。中間端子3之直徑可設為大於中間端子4、4'之直徑。中間端子4、4'之直徑可設為相等。 半導體晶片5、6、8係利用樹脂9密封於中介板2上，藉此構成封裝件PK。封裝件PK可隔著外部端子1安裝於母基板上。 此處，將來自外部之信號SA之信號路徑設為外部端子1→中間端子3→中間端子4→貫通電極6B。該外部可為可將NAND記憶體用作外部記憶裝置之主機，亦可為對NAND記憶體進行特有之處理等之外部控制器。 此時，對於信號SA，可自中介板2之外側朝向內側依序配置外部端子1、中間端子3、中間端子4、貫通電極6B。即，自相對於中介板2之第1面M1垂直之方向觀察時，中間端子3配置於較外部端子1更靠中介板2之內側，中間端子4配置於較中間端子3更靠中介板2之內側，貫通電極6B配置於較中間端子4更靠中介板2之內側。例如圖1(b)所示，外部端子1可配置於中介板2之區域R1，中間端子3可配置於中介板2之區域R2，中間端子4可配置於中介板2之區域R3，貫通電極6B可配置於中介板2之區域R4。 信號SA可較控制信號更為提高傳輸速度。信號SA例如為時脈CK及資料DA等。該資料DA例如為讀取資料或寫入資料。 例如，作為自NAND記憶體中讀出資料時之時脈CK1，可使用讀取賦能信號REn。作為將資料寫入NAND記憶體時之時脈CK2，可使用資料選通信號DQS。 控制信號例如為晶片賦能信號CEn、位址閂鎖賦能信號ALE、指令閂鎖賦能信號CLE及寫入賦能信號WEn等。 對於電源SA'等，無須介置半導體晶片5便能夠以外部端子1→中間端子3→貫通電極6B之路徑自外部供給至半導體晶片6、8。 此處，自相對於中介板2之第1面M1垂直之方向觀察時，中間端子3配置於較外部端子1更靠中介板2之內側，中間端子4配置於較中間端子3更靠中介板2之內側，貫通電極6B配置於較中間端子4更靠中介板2之內側，藉此，可縮短信號SA之信號路徑。因此，可縮短外部端子1至貫通電極6B之配線長度，從而可削減配線電阻及配線電容。其結果，可降低信號SA之延遲量，從而可減少複數個信號SA間之時序偏差。 圖2(a)係表示第1實施形態之半導體裝置之外部端子與中間端子之間之配線路徑之一例的俯視圖，圖2(b)係表示第1實施形態之半導體裝置之中間端子間之配線路徑之一例的俯視圖，圖2(c)係表示第1實施形態之半導體裝置之中間端子與貫通電極之間之配線路徑之一例的俯視圖。 於圖2(a)中，外部端子1設置有外部端子1A～1C。例如，設為對於外部端子1A輸入資料DA，對於外部端子1B輸入時脈CK1，對於外部端子1C輸入時脈CK2。中間端子3設置有中間端子3A～3C。 此時，各外部端子1A～1C可經由配線2A～2C分別連接於各外部端子1A～1C之內側之中間端子3A～3C。 於圖2(b)中，中間端子4設置有中間端子4A～4C。此時，各中間端子3A～3C可經由配線6A分別連接於各中間端子3A～3C之內側之中間端子4A～4C。 於圖2(c)中，於貫通電極6B設置有貫通電極6BA～6BC。此時，各中間端子4A～4C可經由配線5A分別連接於各中間端子4A～4C之內側之貫通電極6BA～6BC。 再者，於圖1(b)之構成中，示出將形成有記憶體之半導體晶片6、8以2層積層而成之示例，但形成有記憶體之半導體晶片以N(N為2以上之整數)層積層即可。 (第2實施形態) 圖3(a)係表示第2實施形態之半導體裝置之中介板之背面側之外部端子之配置例的俯視圖，圖3(b)及圖3(c)係表示第2實施形態之半導體裝置之中介板之表面側之中間端子之配置例的俯視圖。再者，圖3(c)係將圖3(b)之區域RA放大地表示。 於圖3(a)中，於中介板12上配置有半導體晶片15。半導體晶片15上可搭載控制器。於中介板12之背面設置有外部端子11。再者，中介板12上之構成可設為與圖1(a)之中介板2上之構成相同。於該半導體裝置中，可設置2個通道CH0、CH1。 再者，此處所言之通道係指其本身可獨立地進行通信之系統。此時，控制器可於每一通道具有通信路徑。例如，晶片賦能信號CEn、位址閂鎖賦能信號ALE、指令閂鎖賦能信號CLE、寫入賦能信號WEn、讀取賦能信號REn、資料選通信號DQS、資料DA、位址AD及指令CM可獨立地設定於每一通道。 外部端子11可於通道CH0、CH1間對稱配置於中介板12上。於圖3(a)之例中，將通道CH0之外部端子11配置於中介板12之左半邊，將通道CH1之外部端子11配置於中介板12之右半邊。 外部端子11中可分配輸入輸出端子、控制端子及電源端子等。輸入輸出端子中可輸入資料DA、位址AD、指令CM及時脈CK1、CK2中之至少任1個。控制端子中可輸入控制信號。控制信號例如為晶片賦能信號CEn、位址閂鎖賦能信號ALE、指令閂鎖賦能信號CLE及寫入賦能信號WEn。 此處，分配給外部端子11之輸入輸出端子可以中介板12之基準點OA1為中心於通道CH0、CH1間點對稱配置。基準點OA1可為中介板12之中心點。例如，於外部端子11設置有外部端子1A_0～1C_0、1A_1～1C_1。而且，設為對於外部端子1A_0、1A_1輸入各通道CH0、CH1之資料DA，對於外部端子1B_0、1B_1輸入各通道CH0、CH1之時脈CK1，對於外部端子1C_0、1C_1輸入各通道CH0、CH1之時脈CK2。 此時，通道CH0之外部端子1A_0與通道CH1之外部端子1A_1可點對稱配置。通道CH0之外部端子1B_0與通道CH1之外部端子1B_1可點對稱配置。通道CH0之外部端子1C_0與通道CH1之外部端子1C_1可點對稱配置。 於圖3(b)中，於中介板12上設置有中間端子13。中間端子13中可被分配輸入輸出端子、控制端子及電源端子等。中間端子13可連接於外部端子11。 此處，分配給中間端子13之輸入輸出端子可以中介板12之基準點OA1為中心於通道CH0、CH1間點對稱配置。例如，於中間端子13設置有中間端子3A_0～3C_0、3A_1～3C_1。而且，設為對於中間端子3A_0、3A_1輸入各通道CH0、CH1之資料DA，對於中間端子3B_0、3B_1輸入各通道CH0、CH1之時脈CK1，對於中間端子3C_0、3C_1輸入各通道CH0、CH1之時脈CK2。 此時，通道CH0之中間端子3A_0與通道CH1之中間端子3A_1可點對稱配置。通道CH0之中間端子3B_0與通道CH1之中間端子3B_1可點對稱地配置。通道CH0之中間端子3C_0與通道CH1之中間端子3C_1可點對稱地配置。 於圖3(b)及圖3(c)中，於中介板12上設置有中間端子14、14'。中間端子14、14'中可被分配輸入輸出端子、控制端子及電源端子等。中間端子14可連接於中間端子13、14'。於中間端子14'上可配置圖1(a)之貫通電極6B。中間端子14可配置於圖1(b)之區域R3，且中間端子14'可配置於圖1(b)之區域R4。 此處，分配給中間端子14之輸入輸出端子可以中介板12之基準點OA1為中心於通道CH0、CH1間點對稱配置。例如，中間端子14中設置有中間端子4A_0～4C_0、4A_1～4C_1。而且，設為對於中間端子4A_0、4A_1輸入各通道CH0、CH1之資料DA，對於中間端子4B_0、4B_1輸入各通道CH0、CH1之時脈CK1，對於中間端子4C_0、4C_1輸入各通道CH0、CH1之時脈CK2。 此時，通道CH0之中間端子4A_0與通道CH1之中間端子4A_1可點對稱配置。通道CH0之中間端子4B_0與通道CH1之中間端子4B_1可點對稱配置。通道CH0之中間端子4C_0與通道CH1之中間端子4C_1可點對稱配置。 此處，分配給外部端子11或中間端子13、14之輸入輸出端子係以中介板12之基準點OA1為中心於通道CH0、CH1間點對稱配置，藉此可使輸入至輸入輸出端子之信號之傳輸特性於通道CH0、CH1間相等。因此，可防止於通道CH0、CH1間產生輸入至輸入輸出端子之信號之時序偏差。 (第3實施形態) 圖4係表示配置於第3實施形態之半導體裝置之控制器之中間端子及電路塊之配置例的俯視圖。 於圖4中，於該半導體裝置設置有控制器。該控制器例如可作為對於NAND記憶體輸入輸出資料時之介面動作。該控制器例如可設置於圖1(a)之半導體晶片5，亦可設置於圖3(a)之半導體晶片15。 控制器中被分配有2個通道CH0、CH1。於控制器設置有介面電路22A_0、22B_0、22A_1、22B_1、轉換電路23_0、23_1及控制電路21。介面電路22A_0、22B_0及轉換電路23_0可與通道CH0對應。介面電路22A_1、22B_1及轉換電路23_1可與通道CH1對應。 各介面電路22A_0、22A_1可與控制器之外部進行信號之交遞。此時，各介面電路22A_0、22A_1可將輸入資料時於外部設定之資料格式轉換成與NAND記憶體對應之資料格式，或者將輸出資料時於NAND記憶體中設定之資料格式轉換成外部之輸出對象之資料格式。各介面電路22B_0、22B_1可自控制器之外部接收控制信號。 各轉換電路23_0、23_1可設置資料輸入用閂鎖電路及資料輸出用多工電路。資料輸入用閂鎖電路例如可將自控制器之外部發送之8位資料轉換成128位資料而發送至NAND記憶體。資料輸出用多工電路例如可將自NAND記憶體發送之128位資料轉換成8位資料而發送至外部之輸出對象。控制電路21可基於自控制器之外部發送之控制信號，進行控制器之內部動作之啟動處理。 介面電路22A_0可按照通道CH0之輸入輸出信號IO0_0～IO7_0、讀取賦能信號REn_0、BREn_0及資料選通信號DQS_0、BDQS_0之每一者而設置。讀取賦能信號BREn_0係讀取賦能信號REn_0之反相信號。資料選通信號BDQS_0係資料選通信號DQS_0之反相信號。 介面電路22B_0可按照通道CH0之晶片賦能信號CEn_0、位址閂鎖賦能信號ALE_0、指令閂鎖賦能信號CLE_0及寫入賦能信號WEn_0之每一者而設置。 再者，當接收到晶片賦能信號CEn_0時，控制電路21可將自身之控制器之通道CH0之動作啟動。當接收到位址閂鎖賦能信號ALE_0時，控制電路21可將輸入輸出信號IO0_0～IO7_0視作位址。當接收到指令閂鎖賦能信號CLE_0時，控制電路21可將輸入輸出信號IO0_0～IO7_0視作指令。 介面電路22A_1可按照通道CH1之輸入輸出信號IO0_1～IO7_1、讀取賦能信號REn_1、BREn_1及資料選通信號DQS_1、BDQS_1之每一者而設置。讀取賦能信號BREn_1係讀取賦能信號REn_1之反相信號。資料選通信號BDQS_1係資料選通信號DQS_1之反相信號。 介面電路22B_1可按照通道CH1之晶片賦能信號CEn_1、位址閂鎖賦能信號ALE_1、指令閂鎖賦能信號CLE_1及寫入賦能信號WEn_1之每一者而設置。 再者，當接收到晶片賦能信號CEn_1時，控制電路21可使自身之控制器之通道CH1之動作啟動。當接收到位址·閂鎖賦能信號ALE_1時，控制電路21可將輸入輸出信號IO0_1～IO7_1視作位址。當接收到指令閂鎖賦能信號CLE_1時，控制電路21可將輸入輸出信號IO0_1～IO7_1視作指令。 介面電路22A_0、22B_0中設置有輸入驅動器IR_0。輸入驅動器IR_0可按照通道CH0之輸入輸出信號IO0_0～IO7_0、晶片賦能信號CEn_0、位址閂鎖賦能信號ALE_0、指令閂鎖賦能信號CLE_0及寫入賦能信號WEn_0之每一者而設置。可於讀取賦能信號REn_0、BREn_0中共用1個輸入驅動器IR_0，且於資料選通信號DQS_0、BDQS_0中共用1個輸入驅動器IR_0。 又，於與輸入輸出信號IO0_0～IO7_0對應之介面電路22A_0設置有OCD(Off Chip Driver，片外驅動器)電路IO_0。OCD電路IO_0可按照每一種輸入輸出信號IO0_0～IO7_0而設置。 於介面電路22A_1、22B_1設置有輸入驅動器IR_1。輸入驅動器IR_1可按照通道CH1之輸入輸出信號IO0_1～IO7_1、晶片賦能信號CEn_1、位址閂鎖賦能信號ALE_1、指令閂鎖賦能信號CLE_1及寫入賦能信號WEn_1之每一者而設置。可於讀取賦能信號REn_1、BREn_1中共用1個輸入驅動器IR_1，且可於資料選通信號DQS_1、BDQS_1中共用1個輸入驅動器IR_1。 又，於與輸入輸出信號IO0_1～IO7_1對應之介面電路22A_1設置有OCD電路IO_1。OCD電路IO_1可按照每一種輸入輸出信號IO0_1～IO7_1而設置。 輸入驅動器IR_0、IR_1可對自外部發送之信號賦予驅動力，或者進行自外部發送之信號之位準位移。OCD電路IO_0、IO_1可對發送至外部之信號賦予驅動力，或者進行發送至外部之信號之位準位移。 與輸入輸出信號IO0_0～IO7_0分別對應之輸入驅動器IR_0經由配線DI_0連接於轉換電路23_0。與資料選通信號DQS_0、BDQS_0對應之輸入驅動器IR_0經由配線KI_0連接於轉換電路23_0。與讀取賦能信號REn_0、BREn_0對應之輸入驅動器IR_0經由配線KO_0連接於與資料選通信號DQS_0、BDQS_0對應之介面電路22A_0、OCD電路IO_0。OCD電路IO_0經由配線DO_0連接於轉換電路23_0。 與輸入輸出信號IO0_1～IO7_1分別對應之輸入驅動器IR_1經由配線DI_1連接於轉換電路23_1。與資料選通信號DQS_1、BDQS_1對應之輸入驅動器IR_1經由配線KI_1連接於轉換電路23_1。與讀取賦能信號REn_1、BREn_1對應之輸入驅動器IR_1經由配線KO_1連接於與資料選通信號DQS_1、BDQS_1對應之介面電路22A_1、OCD電路IO_1。OCD電路IO_1經由配線DO_1連接於轉換電路23_1。 與晶片賦能信號CEn_0、位址閂鎖賦能信號ALE_0、指令閂鎖賦能信號CLE_0及寫入賦能信號WEn_0分別對應之輸入驅動器IR_0經由配線CT_0連接於控制電路21。 與晶片賦能信號CEn_1、位址閂鎖賦能信號ALE_1、指令閂鎖賦能信號CLE_1及寫入賦能信號WEn_1分別對應之輸入驅動器IR_1經由配線CT_1連接於控制電路21。 又，於控制器設置有中間端子24A_0、24B_0、24A_1、24B_1、24'。於中間端子24'上配置有貫通電極26B。 轉換電路23_0經由配線H_0連接於中間端子24'。轉換電路23_1經由配線H_1連接於中間端子24'。控制電路21經由配線CT連接於中間端子24'。 中間端子24A_0可按照通道CH0之輸入輸出信號IO0_0～IO7_0、讀取賦能信號REn_0、BREn_0及資料選通信號DQS_0、BDQS_0之每一者而設置。 中間端子24A_1可按照通道CH1之輸入輸出信號IO0_1～IO7_1、讀取賦能信號REn_1、BREn_1及資料選通信號DQS_1、BDQS_1之每一者而設置。 中間端子24B_0可按照晶片賦能信號CEn_0、位址閂鎖賦能信號ALE_0、指令閂鎖賦能信號CLE_0及寫入賦能信號WEn_0之每一者而設置。 中間端子24B_1可按照晶片賦能信號CEn_1、位址閂鎖賦能信號ALE_1、指令閂鎖賦能信號CLE_1及寫入賦能信號WEn_1之每一者而設置。 中間端子24A_0、24A_1可沿著相隔中間端子24'相互對向之邊配置。中間端子24B_0、24B_1可沿著相隔中間端子24'相互對向之邊配置。 又，可以控制器之基準點OA2為中心，將輸入輸出信號IO0_0～IO7_0之中間端子24A_0與輸入輸出信號IO0_1～IO7_1之中間端子24A_1分別點對稱地配置。基準點OA2可為控制器之中心點。可以控制器之基準點OA2為中心，將讀取賦能信號REn_0、BREn_0之中間端子24A_0與讀取賦能信號REn_1、BREn_1之中間端子24A_1分別點對稱配置。可以控制器之基準點OA2為中心，將資料選通信號DQS_0、BDQS_0之中間端子24A_0與資料選通信號DQS_1、BDQS_1之中間端子24A_1分別點對稱地配置。 晶片賦能信號CEn_0、位址閂鎖賦能信號ALE_0、指令閂鎖賦能信號CLE_0及寫入賦能信號WEn_0之中間端子24B_0可相對於控制器之基準線LA2而與晶片賦能信號CEn_1、位址閂鎖賦能信號ALE_1、指令閂鎖賦能信號CLE_1及寫入賦能信號WEn_1之中間端子24B_1分別線對稱地配置。控制器之基準線LA2可為控制器之中央線。 於圖4之控制器例如設置於圖1(b)之半導體晶片5之情形時，中間端子24A_0、24A_1可與圖1(b)之中間端子4對應，中間端子24'可與圖1(b)之中間端子4'對應，貫通電極26B可與圖1(b)之貫通電極6B對應，配線DI_0、DI_1、DO_0、DO_1、KI_0、KI_1、KO_0、KO_1可與圖1(b)之配線5A對應。 此處，分別對於輸入輸出信號IO0_0～IO7_0、IO0_1～IO7_1、讀取賦能信號REn_0、BREn_0、REn_1、BREn_1及資料選通信號DQS_0、BDQS_0、DQS_1、BDQS_1，以控制器之基準點OA2為中心將中間端子24A_0、24A_1點對稱配置，藉此可縮短該等信號之配線長度。因此，可削減該等信號配線之配線電阻及配線電容，從而可防止於通道CH0、CH1間產生該等信號之時序偏差，並且可降低消耗功率。 又，分別對於晶片賦能信號CEn_0、CEn_1、位址閂鎖賦能信號ALE_0、ALE_1、指令閂鎖賦能信號CLE_0、CLE_1及寫入賦能信號WEn_0、WEn_1，將中間端子24B_0、24B_1相對於控制器之基準線LA2線對稱配置，藉此可縮短該等控制信號之配線長度。因此，可削減該等控制信號之配線之配線電阻及配線電容，從而可防止於通道CH0、CH1間產生該等控制信號之時序偏差，並且可降低消耗功率。 圖5(a)係表示圖4之控制器之資料輸出時之信號波形的時序圖，圖5(b)係表示圖4之控制器之資料輸入時之信號波形的時序圖。再者，可使讀取賦能信號REn與圖4之讀取賦能信號REn_0、REn_1對應。可使資料選通信號DQS、BDQS與圖4之資料選通信號DQS_0、BDQS_0、DQS_1、BDQS_1對應。可使輸入輸出信號I/O＜7：0＞與圖4之輸入輸出信號IO0_0～IO7_0、IO0_1～IO7_1對應。又，於圖5(a)及圖5(b)中取以DDR(Double-Data-Rate，雙倍資料速率)將資料Dn～Dn＋3輸入輸出之情形為例。 於圖5(a)中，於輸出資料時，將讀取賦能信號REn發送至控制器。並且，基於讀取賦能信號REn產生資料選通信號DQS、BDQS。 例如，當讀取賦能信號REn於時刻t1上升時，資料選通信號DQS於時刻t3上升，並且資料選通信號BDQS於時刻t3下降。當讀取賦能信號REn於時刻t2下降時，資料選通信號DQS於時刻t4下降，並且資料選通信號BDQS於時刻t4上升。 自NAND記憶體中讀出之資料Dn～Dn＋3於資料選通信號DQS之兩邊緣之時序自控制器輸出至外部。 例如，當資料選通信號DQS於時刻t3上升時，資料Dn於相同之時序自控制器輸出至外部。當資料選通信號DQS於時刻t4下降時，資料Dn＋1於相同之時序自控制器輸出至外部。當資料選通信號DQS於時刻t5上升時，資料Dn＋2於相同之時序自控制器輸出至外部。當資料選通信號DQS於時刻t6下降時，資料Dn＋3於相同之時序自控制器輸出至外部。 另一方面，於圖5(b)中，於輸入資料時，於資料選通信號DQS之兩邊緣之時序將資料Dn～Dn＋3自控制器輸入至NAND記憶體。 例如，當資料選通信號DQS於時刻t1上升時，將資料Dn自控制器輸入至NAND記憶體。當資料選通信號DQS於時刻t2下降時，將資料Dn＋1自控制器輸入至NAND記憶體。當資料選通信號DQS於時刻t3上升時，將資料Dn＋2自控制器輸入至NAND記憶體。當資料選通信號DQS於時刻t4下降時，將資料Dn＋3自控制器輸入至NAND記憶體。 (第4實施形態) 圖6係表示第4實施形態之半導體裝置之控制器中配置之中間端子及電路塊之配置例之俯視圖。 於圖6中，於該控制器分配有2個通道CH0、CH1。於控制器設置有介面電路32A_0、32B_0、32A_1、32B_1、轉換電路33_0、33_1及控制電路31。介面電路32A_0、32B_0及轉換電路33_0可與通道CH0對應。介面電路32A_1、32B_1及轉換電路33_1可與通道CH1對應。 介面電路32A_0可按照通道CH0之輸入輸出信號IO0_0～IO7_0、讀取賦能信號REn_0、BREn_0及資料選通信號DQS_0、BDQS_0之每一者而設置。 介面電路32B_0可按照通道CH0之晶片賦能信號CEn_0、位址閂鎖賦能信號ALE_0、指令閂鎖賦能信號CLE_0及寫入賦能信號WEn_0之每一者而設置。 介面電路32A_1可按照通道CH1之輸入輸出信號IO0_1～IO7_1、讀取賦能信號REn_1、BREn_1及資料選通信號DQS_1、BDQS_1之每一者而設置。讀取賦能信號BREn_1係讀取賦能信號REn_1之反相信號。資料選通信號BDQS_1係資料選通信號DQS_1之反相信號。 介面電路32B_1可按照通道CH1之晶片賦能信號CEn_1、位址閂鎖賦能信號ALE_1、指令閂鎖賦能信號CLE_1及寫入賦能信號WEn_1之每一者而設置。 於介面電路32A_0、32B_0設置有輸入驅動器IR_0'。輸入驅動器IR_0'可按照通道CH0之輸入輸出信號IO0_0～IO7_0、晶片賦能信號CEn_0、位址閂鎖賦能信號ALE_0、指令閂鎖賦能信號CLE_0及寫入賦能信號WEn_0之每一者而設置。可於讀取賦能信號REn_0、BREn_0中共用1個輸入驅動器IR_0'，且可於資料選通信號DQS_0、BDQS_0中共用1個輸入驅動器IR_0'。 又，於與輸入輸出信號IO0_0～IO7_0對應之介面電路32A_0設置有OCD電路IO_0'。OCD電路IO_0'可按照每一種輸入輸出信號IO0_0～IO7_0而設置。 於介面電路32A_1、32B_1設置有輸入驅動器IR_1'。輸入驅動器IR_1'可按照通道CH1之輸入輸出信號IO0_1～IO7_1、晶片賦能信號CEn_1、位址閂鎖賦能信號ALE_1、指令閂鎖賦能信號CLE_1及寫入賦能信號WEn_1之每一者而設置。可於讀取賦能信號REn_1、BREn_1中共用1個輸入驅動器IR_1'，且可於資料選通信號DQS_1、BDQS_1中共用1個輸入驅動器IR_1'。 又，於與輸入輸出信號IO0_1～IO7_1對應之介面電路32A_1設置有OCD電路IO_1'。OCD電路IO_1'可按照每一種輸入輸出信號IO0_1～IO7_1而設置。 與輸入輸出信號IO0_0～IO7_0分別對應之輸入驅動器IR_0'經由配線DI_0'連接於轉換電路33_0。OCD電路IO_0'經由配線DO_0'連接於轉換電路33_0。 與輸入輸出信號IO0_1～IO7_1分別對應之輸入驅動器IR_1'經由配線DI_1'連接於轉換電路33_1。OCD電路IO_1'經由配線DO_1'連接於轉換電路33_1。 與晶片賦能信號CEn_0、位址·閂鎖·賦能信號ALE_0、指令·閂鎖·賦能信號CLE_0及寫入·賦能信號WEn_0分別對應之輸入驅動器IR_0'經由配線CT_0'連接於控制電路31。 與晶片賦能信號CEn_1、位址·閂鎖·賦能信號ALE_1、指令·閂鎖·賦能信號CLE_1及寫入·賦能信號WEn_1分別對應之輸入驅動器IR_1'經由配線CT_1'連接於控制電路31。 又，於控制器設置有中間端子34A_0、34B_0、34A_1、34B_1、34'。於中間端子34'上配置有貫通電極36B。 轉換電路33_0經由配線H_0'連接於中間端子34'。轉換電路33_1經由配線H_1'連接於中間端子34'。控制電路31經由配線CT'連接於中間端子34'。 中間端子34A_0可按照通道CH0之輸入輸出信號IO0_0～IO7_0、讀取賦能信號REn_0、BREn_0及資料選通信號DQS_0、BDQS_0之每一者而設置。 中間端子34A_1可按照通道CH1之輸入輸出信號IO0_1～IO7_1、讀取·賦能信號REn_1、BREn_1及資料選通信號DQS_1、BDQS_1之每一者而設置。 中間端子34B_0可按照晶片賦能信號CEn_0、位址閂鎖賦能信號ALE_0、指令閂鎖賦能信號CLE_0及寫入賦能信號WEn_0之每一者而設置。 中間端子34B_1可按照晶片賦能信號CEn_1、位址閂鎖賦能信號ALE_1、指令閂鎖賦能信號CLE_1及寫入賦能信號WEn_1之每一者而設置。 輸入輸出信號IO4_0～IO7_0及讀取·賦能信號REn_0、BREn_0之中間端子34A_0與輸入輸出信號IO0_0～IO3_0及資料選通信號DQS_0、BDQS_0之中間端子34A_0可沿著相隔轉換電路33_0相互對向之邊配置。 此時，可於輸入輸出信號IO4_0～IO7_0之輸入驅動器IR_0'及OCD電路IO_0'與輸入輸出信號IO0_0～IO3_0之輸入驅動器IR_0'及OCD電路IO_0'之間配置轉換電路33_0。因此，可縮短輸入驅動器IR_0'與轉換電路33_0之間之配線DI_0'。又，可縮短OCD電路IO_0'與轉換電路33_0之間之配線DO_0'。 輸入輸出信號IO4_1～IO7_1及讀取·賦能信號REn_1、BREn_1之中間端子34A_1與輸入輸出信號IO0_1～IO3_1及資料選通信號DQS_1、BDQS_1之中間端子34A_1可沿著相隔轉換電路33_1相互對向之邊配置。 此時，可於輸入輸出信號IO4_1～IO7_1之輸入驅動器IR_1'及OCD電路IO_1'與輸入輸出信號IO0_1～IO3_1之輸入驅動器IR_1'及OCD電路IO_1'之間配置轉換電路33_1。因此，可縮短輸入驅動器IR_1'與轉換電路33_1之間之配線DI_1'。又，可縮短OCD電路IO_1'與轉換電路33_1之間之配線DO_1'。 中間端子34B_0、34B_1可沿著相隔中間端子34'相互對向之邊配置。 又，可以控制器之基準點OA3為中心，將輸入輸出信號IO0_0～IO7_0之中間端子34A_0與輸入輸出信號IO0_1～IO7_1之中間端子34A_1分別點對稱地配置。基準點OA3可為控制器之中心點。可以控制器之基準點OA3為中心，將讀取·賦能信號REn_0、BREn_0之中間端子34A_0與讀取·賦能信號REn_1、BREn_1之中間端子34A_1分別點對稱地配置。可以控制器之基準點OA3為中心，將資料選通信號DQS_0、BDQS_0之中間端子34A_0與資料選通信號DQS_1、BDQS_1之中間端子34A_1分別點對稱地配置。 晶片賦能信號CEn_0、位址·閂鎖·賦能信號ALE_0、指令·閂鎖·賦能信號CLE_0及寫入·賦能信號WEn_0之中間端子34B_0可相對於控制器之基準線LA3而與晶片賦能信號CEn_1、位址·閂鎖·賦能信號ALE_1、指令·閂鎖·賦能信號CLE_1及寫入·賦能信號WEn_1之中間端子34B_1分別線對稱地配置。控制器之基準線LA3可為控制器之中央線。 於圖6之控制器例如設置於圖1(b)之半導體晶片5之情形時，中間端子34A_0、34A_1可與圖1(b)之中間端子4對應，中間端子34'可與圖1(b)之中間端子4'對應，貫通電極36B可與圖1(b)之貫通電極6B對應，配線DI_0'、DI_1'、DO_0'、DO_1'可與圖1(b)之配線5A對應。 此處，分別對於輸入輸出信號IO0_0～IO7_0、IO0_1～IO7_1、讀取·賦能信號REn_0、BREn_0、REn_1、BREn_1及資料選通信號DQS_0、BDQS_0、DQS_1、BDQS_1，以控制器之基準點OA3為中心將中間端子34A_0、34A_1點對稱配置，藉此可縮短該等信號之配線長度。因此，可削減該等信號之配線之配線電阻及配線電容，從而可防止於通道CH0、CH1間產生該等信號之時序偏差，並且可降低消耗功率。 又，分別對於晶片賦能信號CEn_0、CEn_1、位址·閂鎖·賦能信號ALE_0、ALE_1、指令·閂鎖·賦能信號CLE_0、CLE_1及寫入·賦能信號WEn_0、WEn_1，將中間端子34B_0、34B_1相對於控制器之基準線LA3線對稱配置，藉此可縮短該等控制信號之配線長度。因此，可削減該等控制信號之配線之配線電阻及配線電容，從而可防止於通道CH0、CH1間產生該等控制信號之時序偏差，並且可降低消耗功率。 (第5實施形態) 圖7係表示第5實施形態之半導體裝置之系統構成之一例之方塊圖。 於圖7中，於母基板BK安裝有圖1(a)之封裝件PK及外部控制器52。外部控制器52經由主機介面連接於主機51。封裝件PK可隔著外部端子1安裝於母基板BK上。母基板BK例如既可以搭載於SD(Secure Digital，安全數位)卡等記憶卡，亦可搭載於eMMCTM 等多媒體卡，亦可搭載於SSD(Solid State Drive，固態驅動器)等外部記憶裝置，亦可搭載於依據UFS(Universal Flash Storage，通用快閃記憶體存儲)標準之記憶體模組。 外部控制器52可對NAND記憶體進行特有之處理等。例如，外部控制器52可進行讀取資料或寫入資料之緩存、ECC(Error Correction Code，糾錯碼)處理、損耗均衡處理及隨機化處理等。損耗均衡處理係使資料之寫入不會集中於NAND記憶體之特定區之處理。隨機化處理係藉由使寫入至NAND記憶體之同一區之資料不具有週期性而不易產生單元間干擾之處理。 此時，可於外部控制器52與半導體晶片5之間交換信號SA。例如，可於外部控制器52與半導體晶片5之間交換晶片賦能信號CEn、位址·閂鎖·賦能信號ALE、指令·閂鎖·賦能信號CLE、寫入·賦能信號WEn、讀取·賦能信號REn、資料選通信號DQS、資料DA、位址AD及指令CM等。 已對本發明之若干實施形態進行了說明，但該等實施形態係作為示例而提出，並非意圖限定發明之範圍。該等新穎之實施形態可以其他各種形態加以實施，且可於不脫離發明主旨之範圍內進行各種省略、替換、變更。該等實施形態或其變化包含於發明之範圍或主旨中，並且包含於申請專利範圍所記載之發明與其均等之範圍內。 [相關申請案] 本申請案享有以日本專利申請2017-55239號(申請日：2017年3月22日)為基礎申請案之優先權。本申請案係藉由參照該基礎申請案而包含基礎申請案之全部內容。
1‧‧‧外部端子
1A‧‧‧外部端子
1A_0‧‧‧外部端子
1A_1‧‧‧外部端子
1B‧‧‧外部端子
1B_0‧‧‧外部端子
1B_1‧‧‧外部端子
1C‧‧‧外部端子
1C_0‧‧‧外部端子
1C_1‧‧‧外部端子
2‧‧‧中介板
2A‧‧‧配線
2B‧‧‧配線
2C‧‧‧配線
3‧‧‧中間端子
3A‧‧‧中間端子
3A_0‧‧‧中間端子
3A_1‧‧‧中間端子
3B‧‧‧中間端子
3B_0‧‧‧中間端子
3B_1‧‧‧中間端子
3C‧‧‧中間端子
3C_0‧‧‧中間端子
3C_1‧‧‧中間端子
4‧‧‧中間端子
4'‧‧‧中間端子
4A‧‧‧中間端子
4A_0‧‧‧中間端子
4A_1‧‧‧中間端子
4B‧‧‧中間端子
4B_0‧‧‧中間端子
4B_1‧‧‧中間端子
4C‧‧‧中間端子
4C_0‧‧‧中間端子
4C_1‧‧‧中間端子
5‧‧‧半導體晶片
5A‧‧‧配線
6‧‧‧半導體晶片
6A‧‧‧配線
6B‧‧‧貫通電極
6BA‧‧‧貫通電極
6BB‧‧‧貫通電極
6BC‧‧‧貫通電極
7‧‧‧中間端子
8‧‧‧半導體晶片
9‧‧‧樹脂
11‧‧‧外部端子
12‧‧‧中介板
13‧‧‧中間端子
14‧‧‧中間端子
14'‧‧‧中間端子
15‧‧‧半導體晶片
21‧‧‧控制電路
22A_0‧‧‧介面電路
22A_1‧‧‧介面電路
22B_0‧‧‧介面電路
22B_1‧‧‧介面電路
23_0‧‧‧轉換電路
23_1‧‧‧轉換電路
24'‧‧‧中間端子
24A_0‧‧‧中間端子
24A_1‧‧‧中間端子
24B_0‧‧‧中間端子
24B_1‧‧‧中間端子
26B‧‧‧貫通電極
31‧‧‧控制電路
32A_0‧‧‧介面電路
32A_1‧‧‧介面電路
32B_0‧‧‧介面電路
32B_1‧‧‧介面電路
33_0‧‧‧轉換電路
33_1‧‧‧轉換電路
34'‧‧‧中間端子
34A_0‧‧‧中間端子
34A_1‧‧‧中間端子
34B_0‧‧‧中間端子
34B_1‧‧‧中間端子
36B‧‧‧貫通電極
51‧‧‧主機
52‧‧‧外部控制器
ALE_0‧‧‧位址閂鎖賦能信號
ALE_1‧‧‧位址閂鎖賦能信號
BDQS‧‧‧資料選通信號
BDQS_0‧‧‧資料選通信號
BDQS_1‧‧‧資料選通信號
BK‧‧‧母基板
BREn_0‧‧‧讀取賦能信號
BREn_1‧‧‧讀取賦能信號
CEn_0‧‧‧晶片賦能信號
CEn_1‧‧‧晶片賦能信號
CH0‧‧‧通道
CH1‧‧‧通道
CLE_0‧‧‧指令閂鎖賦能信號
CLE_1‧‧‧指令閂鎖賦能信號
CT'‧‧‧配線
CT_0‧‧‧配線
CT_0'‧‧‧配線
CT_1‧‧‧配線
CT_1'‧‧‧配線
DI_0‧‧‧配線
DI_0'‧‧‧配線
DI_1‧‧‧配線
DI_1'‧‧‧配線
Dn‧‧‧資料
Dn＋1‧‧‧資料
Dn＋2‧‧‧資料
Dn＋3‧‧‧資料
DQS‧‧‧資料選通信號
DQS_0‧‧‧資料選通信號
DQS_1‧‧‧資料選通信號
DO_0‧‧‧配線
DO_0'‧‧‧配線
DO_1‧‧‧配線
DO_1'‧‧‧配線
H_0‧‧‧配線
H_0'‧‧‧配線
H_1‧‧‧配線
H_1'‧‧‧配線
IR_0‧‧‧輸入驅動器
IR_0'‧‧‧輸入驅動器
IR_1‧‧‧輸入驅動器
IR_1'‧‧‧輸入驅動器
IO_0‧‧‧OCD電路
IO_0'‧‧‧OCD電路
IO_1‧‧‧OCD電路
IO_1'‧‧‧OCD電路
IO0_0‧‧‧輸入輸出信號
IO0_1‧‧‧輸入輸出信號
IO1_0‧‧‧輸入輸出信號
IO1_1‧‧‧輸入輸出信號
IO2_0‧‧‧輸入輸出信號
IO2_1‧‧‧輸入輸出信號
IO3_0‧‧‧輸入輸出信號
IO3_1‧‧‧輸入輸出信號
IO4_0‧‧‧輸入輸出信號
IO4_1‧‧‧輸入輸出信號
IO5_0‧‧‧輸入輸出信號
IO5_1‧‧‧輸入輸出信號
IO6_0‧‧‧輸入輸出信號
IO6_1‧‧‧輸入輸出信號
IO7_0‧‧‧輸入輸出信號
IO7_1‧‧‧輸入輸出信號
KI_0‧‧‧配線
KI_1‧‧‧配線
KO_0‧‧‧配線
KO_1‧‧‧配線
LA2‧‧‧基準線
LA3‧‧‧基準線
M1‧‧‧第1面
M2‧‧‧第2面
OA1‧‧‧基準點
OA2‧‧‧基準點
OA3‧‧‧基準點
PK‧‧‧封裝件
RA‧‧‧區域
REn‧‧‧讀取賦能信號
REn_0‧‧‧讀取賦能信號
REn_1‧‧‧讀取賦能信號
R1‧‧‧區域
R2‧‧‧區域
R3‧‧‧區域
R4‧‧‧區域
SA‧‧‧信號
SA'‧‧‧電源
t1‧‧‧時刻
t2‧‧‧時刻
t3‧‧‧時刻
t4‧‧‧時刻
t5‧‧‧時刻
t6‧‧‧時刻
WEn_0‧‧‧寫入賦能信號
WEn_1‧‧‧寫入賦能信號
圖1(a)係表示第1實施形態之半導體裝置之概略構成之剖視圖，圖1(b)係表示第1實施形態之半導體裝置之電極之配置例之俯視圖。 圖2(a)係表示第1實施形態之半導體裝置之外部端子與中間端子之間之配線路徑之一例的俯視圖，圖2(b)係表示第1實施形態之半導體裝置之中間端子間之配線路徑之一例的俯視圖，圖2(c)係表示第1實施形態之半導體裝置之中間端子與貫通電極之間之配線路徑之一例的俯視圖。 圖3(a)係表示第2實施形態之半導體裝置之中介板之背面側之外部端子之配置例的俯視圖，圖3(b)及圖3(c)係表示第2實施形態之半導體裝置之中介板之表面側之中間端子之配置例的俯視圖。 圖4係表示配置於第3實施形態之半導體裝置之控制器之中間端子及電路塊之配置例的俯視圖。 圖5(a)係表示圖4之控制器之資料輸出時之信號波形的時序圖，圖5(b)係表示圖4之控制器之資料輸入時之信號波形的時序圖。 圖6係表示配置於第4實施形態之半導體裝置之控制器之中間端子及電路塊之配置例的俯視圖。 圖7係表示第5實施形態之半導體裝置之系統構成之一例的方塊圖。

Claims (5)

  1. 一種半導體裝置，其具備： 第1晶片，其設置有貫通電極； 第2晶片，其配置有與上述貫通電極電性連接之第1端子；及 基板，其於第1面配置有電性連接於上述1端子之第2端子； 自相對於上述基板之第1面垂直之方向觀察時，上述第1端子配置於較上述第2端子更靠內側，且上述貫通電極配置於較上述第1端子更靠內側， 上述第1端子具備複數個第1輸入輸出端子， 上述第2端子具備複數個第2輸入輸出端子，且 對上述第1輸入輸出端子及上述第2輸入輸出端子可輸入資料及時脈中之至少任1者。
  2. 如請求項1之半導體裝置，其具備配置於上述基板之與第1面為相反面之第2面側之第3端子， 上述第2端子配置於上述第1晶片與上述基板之間， 自相對於上述基板之上述第1面垂直之方向觀察時，上述第2端子配置於較上述第3端子更靠內側， 上述第3端子具備複數個第3輸入輸出端子，且 對上述第3輸入輸出端子可輸入資料及時脈中之至少任1者。
  3. 如請求項2之半導體裝置，其實現上述第1輸入輸出端子點對稱地配置之狀態、上述第2輸入輸出端子點對稱地配置之狀態、及上述第3輸入輸出端子點對稱地配置之狀態中之至少任1種狀態。
  4. 一種半導體裝置，其具備： 第1晶片，其設置有貫通電極； 第2晶片，其配置有與上述貫通電極電性連接之第1端子；及 基板，其於第1面配置有電性連接於上述1端子之第2端子； 上述第1端子具備第1通道用之複數個第1輸入輸出端子、第1通道用之複數個第1控制端子、第2通道用之複數個第2輸入輸出端子、及第2通道用之複數個第2控制端子， 對上述第1輸入輸出端子及上述第2輸入輸出端子可輸入資料及時脈中之至少任1者，且 上述第1輸入輸出端子與上述第2輸入輸出端子相互點對稱地配置，上述第1控制端子與上述第2控制端子相互線對稱地配置。
  5. 如請求項1至4中任一項之半導體裝置，其於上述第1晶片搭載記憶體， 於上述第2晶片搭載可作為上述記憶體之介面而動作之控制器， 上述第1端子及上述第2端子為凸塊電極， 將上述第1晶片及上述第2晶片樹脂密封於上述基板上。
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