CN103022021A - 半导体装置及其制造方法 - Google Patents

半导体装置及其制造方法 Download PDF

Info

Publication number
CN103022021A
CN103022021A CN2012103501722A CN201210350172A CN103022021A CN 103022021 A CN103022021 A CN 103022021A CN 2012103501722 A CN2012103501722 A CN 2012103501722A CN 201210350172 A CN201210350172 A CN 201210350172A CN 103022021 A CN103022021 A CN 103022021A
Authority
CN
China
Prior art keywords
chip
stacks
die
semiconductor
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN2012103501722A
Other languages
English (en)
Other versions
CN103022021B (zh
Inventor
三浦正幸
加本拓
佐藤隆夫
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Japanese Businessman Panjaya Co ltd
Kioxia Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Publication of CN103022021A publication Critical patent/CN103022021A/zh
Application granted granted Critical
Publication of CN103022021B publication Critical patent/CN103022021B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13025—Disposition the bump connector being disposed on a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/141—Disposition
    • H01L2224/1418—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/14181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73207—Bump and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73253—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/0651—Wire or wire-like electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06517—Bump or bump-like direct electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06589—Thermal management, e.g. cooling
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15788—Glasses, e.g. amorphous oxides, nitrides or fluorides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Abstract

本发明提供半导体装置及其制造方法。在一个实施方式中，半导体装置具备配置在内插基板上的芯片层叠体和搭载在芯片层叠体上的接口芯片。芯片层叠体，经由在除了位于层叠顺序的最下层的半导体芯片外的半导体芯片内设置的贯通电极以及凸起电极而电连接。接口芯片，经由在位于层叠顺序的最上层的半导体芯片的表面形成的再布线层或者在接口芯片内设置的贯通电极，与内插基板电连接。

Description

半导体装置及其制造方法
技术领域
在此所公开的实施方式通常涉及半导体装置及其制造方法。
背景技术
在内置有NAND型闪速存储器等存储器芯片的半导体存储装置中，为了实现小型、高容量化，而适用在内插（interposer）基板上配置有芯片层叠体的结构，该芯片层叠体是多层层叠有薄厚化了的存储器芯片而成的。进而，为了高速地发送接收存储器芯片之间的电信号，分别在多个存储器芯片内设置贯通电极，并且用凸起（bump）电极连接贯通电极之间，由此对按多层层叠了的存储器芯片之间进行电连接。
半导体存储装置中，需要在存储器芯片与外部器件之间进行数据通信的接口（IF）电路。IF电路，搭载于例如位于芯片层叠体的最下层的存储器芯片。最下层的存储器芯片与其他存储器芯片相比其尺寸无可避免地增大，所以装置尺寸会大型化。进而，需要2种存储器芯片，所以会产生开发效率降低和/或制造成本增加等问题。正在研究将搭载有IF电路的半导体芯片（IF芯片）配置于芯片层叠体上。在这样的情况下，要求通过改善IF芯片的配置位置、IF芯片与存储器芯片和/或内插基板的连接结构等，实现制造成本的降低和/或与外部器件的数据通信速度的提高。
发明内容
本发明的实施方式提供能够抑制芯片层叠体尺寸增加、并且实现制造成本的降低和/或与外部器件之间的数据传输速度的提高等的层叠型半导体装置及其制造方法。
根据一个实施方式，提供一种半导体装置，其具备：内插基板，其具有具备外部连接端子的第1面和具备内部连接端子的第2面；芯片层叠体，其配置在所述内插基板的所述第2面上，具有按顺序层叠的多个半导体芯片；和接口芯片，其搭载在所述芯片层叠体中的位于层叠顺序的最上层的半导体芯片上。多个半导体芯片，经由在除了位于层叠顺序的最下层的半导体芯片外的半导体芯片内设置的第1贯通电极以及连接第1贯通电极之间的第1凸起电极而电连接。最下层的半导体芯片，与内插基板经由设置有贯通电极的半导体芯片中的至少一个而电连接。接口芯片与最上层的半导体芯片经由第2凸起电极而电连接。接口芯片，经由在最上层的半导体芯片的表面形成的再布线层或者设置于接口芯片内的第2贯通电极，与内插基板的内部连接端子电连接。
根据本发明的实施方式，能够提供能够抑制芯片层叠体尺寸增加、并且实现制造成本的降低和/或与外部器件之间的数据传输速度的提高等的层叠型半导体装置及其制造方法。
附图说明
图1为表示第1实施方式的半导体装置的剖视图。
图2为表示第2实施方式的半导体装置的剖视图。
图3A到图3C为表示图2所示的半导体装置的制造方法的剖视图。
图4为图3B所示的半导体装置的制造工序的俯视图。
图5A到图5F为第3实施方式的半导体装置及其制造方法的剖视图。
图6为表示第4实施方式的半导体装置的剖视图。
图7A到图7C为表示图6所示的半导体装置的第1制造方法的剖视图。
图8A以及图8B为表示图6所示的半导体装置的第2制造方法的剖视图。
图9为表示第5实施方式的半导体装置的剖视图。
图10A以及图10B为表示图9所示的半导体装置的第1制造方法的剖视图。
图11A以及图11B为表示图9所示的半导体装置的第2制造方法的剖视图。
图12为表示第6实施方式的半导体装置的剖视图。
图13为表示第7实施方式的半导体装置的剖视图。
图14A到图14H为表示第8实施方式的半导体装置的制造方法的剖视图。
具体实施方式
底面，关于实施方式的半导体装置及其制造方法，参照图面进行说明。在底面的实施方式中，作为半导体芯片，主要关于使用NAND型闪速存储器等非易失性存储器那样的存储器芯片的半导体存储装置进行说明，但实施方式的半导体装置及其制造方法并不限定于此。
（第1实施方式）
图1示出第1实施方式的半导体装置。图1所示的半导体装置1为作为半导体芯片使用存储器芯片的半导体存储装置。半导体存储装置1具备内插基板2。内插基板2，例如为在绝缘树脂基板的表面和/或内部设有布线网3的基板，具体而言，适用使用玻璃环氧树脂和/或BT树脂（双马来酰亚胺-三嗪树脂）等绝缘树脂的印制布线板（多层印制基板等）。内插基板2具有成为外部连接端子的形成面的第1面2a和成为芯片层叠体的配置面的第2面2b。
在内插基板2的第1面2a形成有外部连接端子4。在将半导体存储装置1作为BGA封装体使用的情况下，外部连接端子4包括突起端子，该突起端子包括焊料球、焊料镀敷体、Au镀敷体等。在使用半导体存储装置1作为LGA封装体的情况下，作为外部连接端子4设置金属接合区（land）。在内插基板2的第2面2b设有内部连接端子5。内部连接端子5，在与芯片层叠体连接时作为连接部（连接焊盘（pad））发挥作用，经由内插基板2的布线网3与外部连接端子4电连接。
在内插基板2的第2面2b上配置有具有多个存储器芯片6（6A～6H）的芯片层叠体7。芯片层叠体7，通过在位于最下层的存储器芯片6A上顺序层叠多个存储器芯片6B～6H而构成。多个存储器芯片6A～6H具有相同的矩形形状。图1是以8个存储器芯片6A～6H构成芯片层叠体7，但存储器芯片6的数量不限定于此。存储器芯片6的数量根据1个存储器芯片6的存储容量、半导体存储装置1的存储容量和/或使用用途等适宜地设定。
所谓芯片层叠体7中的最下层以及最上层，是以多个存储器芯片6A～6H的层叠顺序为基准而言的，不一定与内插基板2上的配置位置一致。所谓第几层的存储器芯片的情况也同样。所谓最下层的存储器芯片6A是表示在层叠多个存储器芯片6A～6H时位于最下层的存储器芯片。所谓最上层的存储器芯片6H是指在层叠多个存储器芯片6A～6H时位于最上层的存储器芯片。
芯片层叠体7，通过将最下层的存储器芯片6A的底面（非电路面）通过粘接剂层8粘接于内插基板2的第2面2b，而安装于内插基板2的第2面2b上。芯片层叠体7的层叠顺序中的最下层的存储器芯片6A，仅与内插基板2的第2面2b通过包含绝缘性树脂等的粘接剂层8而粘接，不与在内插基板2的第2面2b设置的布线（内部连接端子5等）直接电连接。最下层的存储器芯片6A经由多个存储器芯片6B～6H与在内插基板2的第2面2b设置的布线电连接。
芯片层叠体7，经由在从第二层到最上层的存储器芯片6B～6H内部分别设置的贯通电极（Through Silicon Via：TSV，硅通孔）9和连接这些贯通电极9之间的凸起电极10，使得分别相邻的存储器芯片6之间电连接。存储器芯片6B～6H例如在粘接于内插基板2的存储器芯片6A上顺序层叠。最下层的存储器芯片6A，与内插基板2的第2面2b仅通过粘接剂层8粘接，仅与第二层的存储器芯片6B电连接。因此，最下层的存储器芯片6A也可以没有贯通电极。最下层的存储器芯片6A没有贯通电极。
多个存储器芯片6A～6H，经由在除最下层的存储器芯片6A外的存储器芯片6B～6H设置的贯通电极9和凸起电极10而电连接。图1简化示出相邻的存储器芯片6之间的电连接结构。具体而言，通过使在下层侧的存储器芯片6的顶面（电路面）形成得与贯通电极9电连接的第1电极端子与在上层侧的存储器芯片6的底面（非电路面）形成得与贯通电极9电连接的第2电极端子接触，将至少一方电极端子熔融而一体化，从而使得相邻的存储器芯片6之间电连接。图1所示的凸起电极10示出第1电极端子与第2电极端子的连接体。存储器芯片6B～6H经由第1以及第2电极端子的连接体即凸起电极10电连接相邻的存储器芯片6之间，并且在粘接于内插基板2的存储器芯片6A上顺序层叠。
作为第1以及第2电极端子的形成材料，可以举出包含在Sn中添加了Cu、Ag、Bi、In等而成的Sn合金的焊料材料和/或Au、Cu、Ni、Sn、Pd、Ag等金属材料。作为焊料材料（无Pb焊料）的具体例，可以举出Sn-Cu合金、Sn-Ag合金、Sn-Ag-Cu合金等。金属材料不限于单层膜，也可以是Ni／Au和/或Ni／Pd／Au等多个金属膜的层叠膜。进而，金属材料也可以是含有上述那样的金属的合金。作为第1电极端子与第2电极端子的组合，可以举出焊料／焊料、金属／焊料、焊料／金属、金属／金属等。作为第1以及第2电极端子的形状，可以举出半球状和/或柱状等突起形状彼此的组合、突起形状与焊盘那样的平坦形状的组合。
优选，第1以及第2电极端子的至少一方含有焊料材料。进而，若考虑到制造芯片层叠体7时的存储器芯片6的处理性等，则优选，在存储器芯片6的顶面（电路面）形成含有Ni／Au和/或Ni／Pd／Au等金属材料的第1电极端子，在存储器芯片6的底面（非电路面）形成含有Sn-Cu合金、Sn-Ag合金、Sn-Ag-Cu合金等焊料材料的第2电极端子。该情况下，优选，使得含有金属材料的第1电极端子为平坦形状，使得含有焊料材料的第2电极端子为突起形状。通过保持具有平坦的第1电极端子的顶面使存储器芯片6的处理性提高，由此能够提高存储器芯片6之间的位置对合精度和/或由凸起电极10实现的连接性。
构成芯片层叠体7的存储器芯片6A～6H的外形，如上述那样设为相同的矩形状。关于存储器芯片6A～6H的厚度，虽然可以分别设为同一厚度，但是优选，将最下层的存储器芯片6A的厚度设得比其他存储器芯片6B～6H的厚度厚。通过使得最下层的存储器芯片6A的厚度较厚，能够抑制由于内插基板2与存储器芯片6的热膨胀系数之差而产生的应力、存储器芯片6的翘曲、基于这些产生的存储器芯片6之间的连接不良（凸起电极的连接不良），进而实现芯片层叠体7的制造成本的降低和/或可靠性的提高。在其他实施方式中也同样。
即，在将最下层的存储器芯片6A粘接于内插基板2时，若为了使粘接剂层8固化而实施固化（cure）处理，则由于存储器芯片6A与内插基板2的热膨胀系数之差，容易发生翘曲。构成存储器芯片6A的Si的热膨胀系数为3ppm／℃，相对于此，作为内插基板2使用的树脂基板的热膨胀系数为10ppm／℃以上，所以粘接剂层8的固化处理时（加热处理时）的膨胀，与存储器芯片6A相比内插基板2的更大。因此，由于固化处理后的冷却工序中的收缩，在内插基板2与存储器芯片6A的粘接体，芯片顶面侧容易发生凸状的翘曲。
若将最下层的存储器芯片6A粘接于内插基板2时的翘曲大，则第2层以后的存储器芯片6B～6H的层叠变得困难。若粘接后的最下层的存储器芯片6A的翘曲量相对于凸起电极10的高度大，则在层叠第2层以后的存储器芯片6B～6H时，下层侧芯片表面的电极端子与上层侧芯片背面的电极端子不接触，会导致连接不良。若在存储器芯片6层叠时加热，并且/或者在层叠后的回流（焊）（reflow）工序中暴露于高温之中，则由于加热时翘曲量会减小，所以在高温下进行连接。但是，若之后冷却到常温则会发生翘曲，可能因该翘曲而破坏凸起电极的连接，并且/或者发生以连接部为起点的芯片裂纹。
发生的翘曲量，还与粘接剂的特性和/或固化温度、存储器芯片6和/或内插件2的厚度等相关，但是最能起到支配作用的因素为存储器芯片（半导体芯片）6的厚度。最下层的存储器芯片6A的厚度越薄则翘曲量越大。通过使得最下层的存储器芯片6A的厚度较厚，能够降低粘接于内插基板2后的翘曲量。因此，优选，最下层的存储器芯片6A的厚度与其他存储器芯片6B～6H的厚度相比较厚。由此，能够提高第2层以后的存储器芯片6B～6H的层叠成品率。
除最下层的存储器芯片6A外的存储器芯片6B～6H，为了降低芯片层叠体7的厚度、乃至半导体存储装置1的厚度，优选，为薄厚化加工后的芯片。具体而言，优选，使用厚度为20～40μm的范围的存储器芯片6B～6H。优选，最下层的存储器芯片6A具有100～300μm的范围的厚度。若最下层的存储器芯片6A的厚度不足100μm，则不能够充分获得翘曲的抑制效果。若过度增大最下层的存储器芯片6A的厚度，则芯片层叠体7的厚度会变厚，进而半导体存储装置1的尺寸会变得过大。优选，存储器芯片6A的厚度为300μm以下。最下层的存储器芯片6A不需要贯通电极，所以能够容易地增大芯片厚度。
取代厚的存储器芯片6A，使用将具有与存储器芯片6的变厚了的厚度量相当的厚度的支持板通过粘接剂粘接于非电路面的半导体芯片，也是有效的。在使用了支持板的情况下，对于最下层的存储器芯片6A，能够适用与第2层以后的存储器芯片6B～6H同样薄厚化了的存储器芯片。作为支持板，适用例如Si板和/或具有与Si同等的物理参数的金属板。从减少翘曲的观点出发，优选，使用热膨胀率与Si同等且拉伸弹性模量大的金属板。作为这样的金属板，可以举出例如42合金那样的Fe-Ni系合金板，从成本的观点来看，与Si相比更有利。优选，支持板包含拉伸弹性模量大的材料。拉伸弹性模量越大，越能通过薄的板厚获得更大的翘曲减小效果。
上述芯片层叠体7的制作工序，不限于将多个存储器芯片6在内插基板2上直接层叠的情况，在玻璃基板那样的支持基板上通过粘接剂临时粘接而层叠的情况下也是有效的。在支持基板上制作芯片层叠体7的情况下，将从支持基板剥离下来的芯片层叠体7安装到内插基板2上。在这样的情况下，最下层的厚的存储器芯片6A和/或在非电路面粘接有支持板的存储器芯片，也有效地起作用。进而，也可以在包括金属基板和/或Si基板等的支持基板上制作芯片层叠体7，将粘接于支持基板上的芯片层叠体7安装到内插基板2上。该情况下，支持基板不仅成为层叠多个存储器芯片6时的基座，而且能够作为抑制存储器芯片6翘曲的支持板起作用。关于使用了支持基板的芯片层叠体7的制造工序，详情后述。
在位于芯片层叠体7的最上层的存储器芯片6H上，搭载有用于在构成芯片层叠体7的多个存储器芯片6A～6H与外部器件之间进行数据通信的、具备接口（IF）电路的接口芯片（IF芯片）11。IF芯片11具有与芯片层叠体7电连接的、与各存储器芯片6A～6H进行数据通信的内部连接用电极12。IF芯片11的内部连接用电极12，与最上层的存储器芯片6H的贯通电极9经由凸起电极13而电连接。IF芯片11相对于最上层的存储器芯片6H、乃至芯片层叠体7，进行倒装芯片连接（FC连接）。
IF芯片11具有经由内插基板2与外部器件进行数据通信的外部连接用电极14。为了将IF芯片11的外部连接用电极14与内插基板2的内部连接端子5电连接，在最上层的存储器芯片6H的表面（IF芯片11的搭载面）形成有再布线层15。再布线层15的一方端部，与IF芯片11的外部连接用电极14经由凸起电极16电连接。再布线层15的另一方端部与内插基板2的内部连接端子5，经由接合线（Au线等金属线）17电连接。
即，IF芯片11的外部连接用电极14经由凸起电极16、再布线层15以及接合线17，与内插基板2的内部连接端子5电连接。接合线17的一方的端部，例如配置于最上层的存储器芯片6H的表面外周侧，连接于与再布线层15电连接的接合焊盘（未图示）。该情况下，再布线层15形成为，连接接合焊盘与IF芯片11的外部连接用电极14的连接部。接合焊盘也可以形成于位于再布线层15的芯片外周侧的端部。
图1中关于在芯片层叠体7上搭载了具备IF电路的IF芯片11的例子进行了说明，但在芯片层叠体7上搭载的半导体芯片不限于仅搭载有IF电路的IF芯片11。用于在芯片层叠体7与外部器件之间进行数据通信的IF芯片11，也可以是除IF电路外还搭载有控制电路的芯片。在芯片层叠体7上，也可以搭载IF电路与控制电路的混载芯片、即兼作控制器的IF芯片。这些基于半导体存储装置1的使用用途和/或外部器件的构成等适宜地选择。
在构成芯片层叠体7的存储器芯片6之间、进而在最上层的存储器芯片6H与IF芯片11之间的间隙中，填充有底部填充树脂18。进而，在内插基板2的第2面2b上，例如模制成形有含有环氧树脂等绝缘树脂的密封树脂层19，以将芯片层叠体7和/或IF芯片11与接合线17一并密封。这样就构成了第1实施方式的半导体存储装置（层叠型半导体装置／层叠型半导体封装体）1。
在第1实施方式的半导体存储装置1中，将IF电路设于不同于存储器芯片6的其他芯片（IF芯片11），将该芯片搭载在芯片层叠体7上。因此，能够将多个存储器芯片6A～6H的外形形状设为相同，所以与例如在最下层的存储器芯片搭载了IF电路的情况相比较，能够使层叠多个存储器芯片6A～6H而成的芯片层叠体7、乃至具有芯片层叠体7的半导体存储装置1的封装体尺寸小型化。进而，多个存储器芯片6A～6H中，除最下层的存储器芯片6A没有贯通电极外，使用同一结构的存储器芯片6，所以能够实现开发效率的提高和/或制造成本的降低等。
芯片层叠体7经由IF芯片11与内插基板2电连接。换言之，芯片层叠体7仅是相对于内插基板2的第2面2b粘接，所以能够减低芯片层叠体7的安装所需的成本。而且，不需要在最下层的存储器芯片6A形成贯通电极，所以能够容易地使得最下层的存储器芯片6A的厚度较厚。因此，在将芯片层叠体7与内插基板2粘接时，可抑制基于最下层的存储器芯片6A与内插基板2的热膨胀差的应力的影响和/或存储器芯片6A的翘曲。由此，能够提高存储器芯片6之间的电连接可靠性、尤其是最下层的存储器芯片6A与第2层的存储器芯片6B的电连接可靠性。
进而，在芯片层叠体7与外部器件之间进行数据通信的IF芯片11，经由在最上层的存储器芯片6H形成的再布线层15和接合线17，与内插基板2电连接。这样，简化了IF芯片11与内插基板2的连接结构，所以与在存储器芯片内设有用于连接IF芯片与内插基板的贯通电极等的情况相比，能够降低包括IF芯片11的芯片层叠体7的制造工时和/或制造成本。即，能够以低成本提供小型且可靠性优异的半导体存储装置1。而且，通过简化IF芯片11与内插基板2的连接结构，能够实现芯片层叠体7与外部器件的数据通信速度的提高等。
（第2实施方式）
接下来，关于第2实施方式的半导体装置，参照图2到图4进行说明。第1实施方式的半导体存储装置1是通过在多个存储器芯片6之间填充了底部填充树脂18后将再布线层15和内插基板2用接合线17电连接而制作的。该情况下，在多个存储器芯片6之间填充底部填充树脂18时，再布线层15和/或内插基板2的内部连接端子5可能会受到污染。若因底部填充树脂18而污染了再布线层15和/或内部连接端子5，则无法通过线接合实现电连接。
相对于这一点，在用接合线17电连接了芯片层叠体7的再布线层15与内插基板2之后，在芯片层叠体7内填充底部填充树脂18是有效的。该情况下，对没有填充底部填充树脂18的芯片层叠体7实施线接合，所以有可能在存储器芯片6产生裂纹等。因此，预先在构成芯片层叠体7的存储器芯片6之间配置间隔件（spacer）。由此，能够在防止底部填充树脂18污染再布线层15和/或内部连接端子5的基础上，对于没有填充底部填充树脂18的芯片层叠体7健全地实施线接合。
图2示出第2实施方式的半导体装置（半导体存储装置）21。第2实施方式的半导体存储装置21，除了在构成芯片层叠体7的存储器芯片6之间配置有间隔件22以及在实施了线接合后填充底部填充树脂外，具有基本上与第1实施方式的半导体装置1相同的构成。间隔件22，优选，由环氧树脂、聚酰亚胺树脂、丙烯酸树脂、酚醛树脂、苯并环丁烯树脂等绝缘树脂形成。
间隔件22也可以由具有感光性以及热固化性的树脂形成。作为感光性以及热固化性树脂的具体例子，可以举出感光性粘接剂树脂那样的含有感光剂的热固化性树脂。感光性以及热固化性树脂，在间隔件22的形成阶段通过紫外线的照射而固化，所以能够使间隔件22作为保持存储器芯片6之间的间隙的阻挡件而起作用。进而，通过加热树脂使其热固化，使间隔件22粘接于存储器芯片6，所以能够提高底部填充树脂填充前的芯片层叠体7中的存储器芯片6之间的粘接强度。通过这些，能够抑制因凸起电极10过度溃塌导致的短路的发生和/或因存储器芯片6翘曲导致的凸起电极10的连接不良（开路（open）不良）的发生。
间隔件22，不限于在线接合后填充底部填充树脂18的情况，对于将多个存储器芯片6之间通过贯通电极9和凸起电极13电连接了的芯片层叠体7也有效地起作用。通过在存储器芯片6之间配置间隔件22，在通过凸起电极13连接相邻的存储器芯片6之间时，能够保持存储器芯片6之间的间隙。因此，能够抑制凸起电极13过度溃塌和/或短路不良的发生。进而，通过使用有粘接性的间隔件22，能够获得存储器芯片6之间的间隙的保持功能和存储器芯片6之间的粘接强度的提高效果。因此，能够抑制因凸起电极10的过度溃塌导致的短路的发生和/或因存储器芯片6的翘曲导致的凸起电极10的连接不良的发生。在其他实施方式的芯片层叠体7中，也优选使用间隔件22。
对于第2实施方式的半导体装置21的制造工序，参照图3A到图3C和图4来说明。如图3A所示，在内插基板2的第2面2b上层叠多个存储器芯片6（6A～6D）。首先，将最下层的存储器芯片6A粘接于内插基板2的第2面2b。存储器芯片6A的电路面具有含有上述金属材料的第1电极端子23。在存储器芯片6A上层叠第2层的存储器芯片6B。存储器芯片6B的非电路面具有含有上述焊料材料的第2电极端子（焊料凸起）24和间隔件22。存储器芯片6B的电路面与存储器芯片6A同样地具有含有金属材料的第1电极端子23。
存储器芯片6B，在使第2电极端子24与存储器芯片6A的第1电极端子23位置对合后，边通过间隔件22维持存储器芯片6A、6B间的间隙边压接于存储器芯片6A。同样地，层叠第3层以及第4层的存储器芯片6C、6D。最后，将具有在电路面上形成的电极端子25的IF芯片11层叠到存储器芯片6D上。电极端子25含有焊料材料，与在第4层的存储器芯片6D的电路面上形成的第1电极端子23连接。压接温度既可以为电极端子23、24（25）的连接温度以上，也可以是暂时固定电极端子23、24（25）之间的温度。在暂时固定了电极端子23、24（25）之间的情况下，在层叠了包括存储器芯片6以及IF芯片11的全部半导体芯片之后，在还原气氛中以电极端子23、24（25）的连接温度以上的温度进行压接或者回流（焊）（reflow）。
这样，存储器芯片6A～6D之间通过凸起电极10（第1电极端子23与第2电极端子24的连接体）电以及机械地连接而制作芯片层叠体7，并且在芯片层叠体7上搭载IF芯片11。IF芯片11经由凸起电极13（电极端子23与电极端子25的连接体）与芯片层叠体7电以及机械地连接。在构成芯片层叠体7的存储器芯片6A～6D之间配置有间隔件22。
如图3B所示，对芯片层叠体7实施线接合。接合线17连接于在再布线层15端部设置的接合焊盘和内插基板2的内部连接端子5。间隔件22，如图4所示，以位于在再布线层15的端部设置的接合焊盘下方的方式配置。因此，可抑制线接合时存储器芯片6发生挠曲和/或裂纹。如图3C所示，在存储器芯片6A～6D间的间隙以及存储器芯片6D与IF芯片11之间的间隙填充底部填充树脂18。对底部填充树脂18进行固化处理。通过在线接合后填充底部填充树脂18，能够维持接合线17的连接可靠性。
（第3实施方式）
接下来，关于第3实施方式的半导体装置（半导体存储装置）及其制造方法，参照图5A到图5F来说明。在第1实施方式的半导体存储装置1中，多个存储器芯片6层叠在内插基板2上，进而底部填充树脂18填充在内插基板2上。该情况下，在多个存储器芯片6间填充底部填充树脂18时，内插基板2的内部连接端子5可能受底部填充树脂18污染。进而，可能因存储器芯片6与内插基板2的热膨胀系数之差，在存储器芯片6发生翘曲等。
对于这一点，将多个存储器芯片6层叠到支持基板上是有效的。通过将多个存储器芯片6层叠到支持基板上，能够防止底部填充树脂18污染内插基板2的内部连接端子5。进而，通过作为支持基板使用具有与Si同等的物理参数的金属板等，能够抑制存储器芯片6的翘曲和/或基于此的凸起电极10的连接不良。支持基板，既可以在层叠了多个存储器芯片6后剥离，也可以将具有支持基板的芯片层叠体7安装到内插基板2上。第3实施方式中，关于将具有支持基板的芯片层叠体7安装到内插基板2上的情况进行论述。
如图5A所示，准备支持基板31。支持基板31具有比存储器芯片6大且比内插基板2小的外形。支持基板31，优选，包括具有与Si同等的物理参数的金属板。作为金属板，例示Fe-Ni系合金板。支持基板31也可以取代金属板而是Si基板和/或玻璃基板等。支持基板31具有芯片搭载部31a和在其周围设置的槽31b。槽31b，如后文将详述地那样，作为底部填充树脂的收置部起作用。芯片搭载部31a具有基于支持基板31的原始厚度的厚度，因此多个存储器芯片6在平坦性优异的芯片搭载部31a上层叠。因此，能够提高凸起电极10的连接可靠性。进而，在芯片搭载部31a周围设有槽31b，所以底部填充树脂不会向支持基板31外侧流出。
在支持基板31的芯片搭载部31a上层叠多个存储器芯片6（6A～6H）以及IF芯片11。如图5B所示，将最下层的存储器芯片6A粘接到支持基板31的芯片搭载部31a上。如图5C所示，在存储器芯片6A上顺序层叠从第2层到第8层的存储器芯片6B～6H，最后在存储器芯片6H上搭载IF芯片11。存储器芯片6A～6H的层叠以及IF芯片11的搭载，与第2实施方式同样地实施。存储器芯片6A具有在电路面设置的第1电极端子。存储器芯片6B～6H具有在电路面设置的第1电极端子和在非电路面设置的第2电极端子。在存储器芯片6B～6H的非电路面还设有间隔件22。第1电极端子，优选含有金属材料，第2电极端子优选含有焊料材料。
存储器芯片6A～6H中，连接相邻的存储器芯片6的第1电极端子与第2电极端子同时层叠。相邻的存储器芯片6的间隙由间隔件22保持。最后，将具有在电路面形成的电极端子的IF芯片11层叠到存储器芯片6H上。在最上层的存储器芯片6H的电路面形成有再布线层15。IF芯片11的电极端子含有焊料材料，与在存储器芯片6H的再布线层15设置的电极端子连接。半导体芯片的压接温度既可以为电极端子的连接温度以上，也可以为暂时固定电极端子之间的温度。在暂时固定了电极端子之间的情况下，在层叠了包括存储器芯片6以及IF芯片11的全部半导体芯片后，在还原气氛中以电极端子的连接温度以上的温度进行压接或回流。
在支持基板31上通过凸起电极10连接存储器芯片6A～6H之间而制作芯片层叠体7，并且在芯片层叠体7上搭载IF芯片11。IF芯片11经由凸起电极13与芯片层叠体7电以及机械连接。在构成芯片层叠体7的存储器芯片6A～6H间配置有间隔件22。如图5D所示，在存储器芯片6A～6H间的间隙以及存储器芯片6H与IF芯片11之间的间隙填充底部填充树脂18。对底部填充树脂18进行固化处理。在支持基板31的芯片搭载部31a周围设有槽31b，从芯片层叠体7的外周面溢出的底部填充树脂18被收置于槽31b内，所以底部填充树脂18不会向支持基板31外侧流出。
如图5E所示，将具备支持基板31以及IF芯片11的芯片层叠体7安装到内插基板2上。芯片层叠体7通过经由粘接剂层32将支持基板31粘接于内插基板2来安装。对于已安装于内插基板2的芯片层叠体7实施线接合。接合线17连接于已电连接于再布线层15的接合焊盘33和内插基板2的内部连接端子5。如图5F所示，以将芯片层叠体7和/或IF芯片11与接合线17一并密封的方式，在内插基板2上形成含有环氧树脂等绝缘树脂的密封树脂层19。这样，制作第3实施方式的半导体存储装置（层叠型半导体装置／层叠型半导体封装体）34。
（第4实施方式）
接下来，关于第4实施方式的半导体存储装置，参照图6来说明。图6所示的半导体存储装置41，取代第1实施方式中的线接合IF芯片11与内插基板2而成的结构，而具有倒装芯片连接（FC连接）IF芯片11和内插基板2而成的结构。半导体存储装置41与第1实施方式同样地，具有IF芯片11搭载于最上层的存储器芯片6H上而成的芯片层叠体7。芯片层叠体7的结构、芯片层叠体7与IF芯片11的连接结构等，与第1实施方式的半导体存储装置1相同。
但是，芯片层叠体7配置为，层叠顺序中最上层的存储器芯片6H位于内插基板2的第2面2b侧。第1实施方式中，将芯片层叠体7配置在内插基板2上时的多个存储器芯片6A～6H的顺序与层叠了多个存储器芯片6A～6H时的顺序（层叠顺序）相同。第4实施方式中，将芯片层叠体7配置在内插基板2上时的多个存储器芯片6A～6H的顺序，与多个存储器芯片6A～6H的层叠顺序颠倒（反转）。因此，芯片层叠体7的层叠顺序中的最上层的存储器芯片6H配置于最靠近内插基板2的位置，在内插基板2上位于最下层。
在芯片层叠体7的层叠顺序中的最上层的存储器芯片6H、即在内插基板2上位于最下层的存储器芯片6H上，与第1实施方式同样地，搭载有IF芯片11。第4实施方式中，IF芯片11配置于内插基板2与芯片层叠体7之间。在层叠顺序中的最上层的存储器芯片6H表面，与第1实施方式同样地形成有再布线层15。再布线层15的一方端部经由凸起电极16与IF芯片11的电极14电连接。再布线层15的另一方的端部经由凸起电极42与内插基板2的内部连接端子5电连接。
在将再布线层15和内插基板2经由凸起电极42电连接时，基板连接用的凸起电极42具有比芯片连接用的凸起电极16大的尺寸。即，基板连接用的凸起电极42具有能够确保IF芯片11的配置空间的大小。具体而言，凸起电极42具有能够确保IF芯片11的厚度和IF芯片11与内插基板2之间的间隙的大小（高度）。此外，在难以确保IF芯片11与内插基板2之间的间隙的情况下，也可以在内插基板2表面与IF芯片11的配置位置相对应地形成凹部。
在层叠顺序中的最上层的存储器芯片6H表面形成的再布线层15，经由凸起电极42连接于内插基板2。最上层的存储器芯片6H的电极自身连接于IF芯片11，所以芯片层叠体7经由IF芯片11与内插基板2电连接。在构成芯片层叠体7的存储器芯片6之间、在最上层的存储器芯片6H与IF芯片11之间的间隙，填充有底部填充树脂18。进而，在芯片层叠体7以及IF芯片11与内插基板2之间的间隙，也填充有底部填充树脂18。在内插基板2上，以密封芯片层叠体7的方式，例如模制成形有含有环氧树脂等绝缘树脂的密封树脂层19。
关于将具有IF芯片11的芯片层叠体7安装到内插基板2上的工序，参照图7A到图7C论述。首先，在支持基板上制作搭载有IF芯片11的芯片层叠体7。芯片层叠体7以暂时固定于支持基板的状态制作。存储器芯片6之间以及存储器芯片6与IF芯片11之间，在例如在芯片层叠体7上层叠至IF芯片11后，通过在还原气氛中进行回流而连接。将芯片层叠体7从支持基板剥离而安装到内插基板2上。如图7A所示，准备在内部连接端子5上形成有成为凸起电极42的电极端子（焊料凸起）44的内插基板2。
如图7A所示，在具有电极端子（焊料凸起）44的内插基板2上，以使存储器芯片6A～6H的层叠顺序颠倒了的状态配置芯片层叠体7。芯片层叠体7以在层叠顺序的最上层的存储器芯片6H表面形成的再布线层15与电极端子44连接的方式配置。如图7B所示，将电极端子44连接于再布线层15而形成凸起电极42。凸起电极42，例如通过在还原气氛中对压接于再布线层15的电极端子（焊料凸起）44进行回流而形成。如图7C所示，在包括IF芯片11的芯片层叠体7与内插基板2之间的间隙填充了底部填充树脂43之后，进行固化处理。
凸起电极42的形成工序，也可以取代电极端子（焊料凸起）44在还原气氛中的回流处理，而在具有还原作用的绝缘树脂中实施。如图8A所示，准备在内部连接端子5上形成有电极端子（焊料凸起）44的内插基板2。在内插基板2上涂敷绝缘树脂糊剂45。在涂敷有绝缘树脂糊剂45的内插基板2上，以使存储器芯片6A～6H的层叠顺序颠倒了的状态配置芯片层叠体7。在再布线层15以与电极端子44连接的方式位置对合之后，将芯片层叠体7按压于内插基板2。
在将芯片层叠体7按压于内插基板2的状态下，加热到电极端子（焊料凸起）44的连接温度以上且绝缘树脂糊剂45的固化温度以上的温度。通过这样的加热处理，与形成连接再布线层15和内插基板2的内部连接端子5的凸起电极42同样地，形成底部填充树脂46，该底部填充树脂46包括保护凸起电极42等的绝缘树脂糊剂45的固化物。通过在具有还原作用的绝缘树脂糊剂45中对电极端子（焊料凸起）44加热，能够抑制因在电极端子（焊料凸起）44表面形成的氧化膜导致的连接不良的发生等。在还原气氛中的回流处理也具备同样的效果。
第4实施方式的半导体存储装置41中，与第1实施方式同样地，不同于存储器芯片6地将IF芯片11搭载在芯片层叠体7上，所以能够将多个存储器芯片6A～6H的外形形状设为相同。因此，与例如在最下层的存储器芯片搭载有IF电路的情况相比较，能够使层叠多个存储器芯片6A～6H而成的芯片层叠体7、乃至具备芯片层叠体7的半导体存储装置41的封装体尺寸小型化。进而，多个存储器芯片6A～6H中，除了最下层的存储器芯片6A没有贯通电极外，使用同一结构的存储器芯片6，所以能够实现开发效率的提高和/或制造成本的降低等。
在芯片层叠体7的层叠顺序的最下层的存储器芯片6A，不需要形成贯通电极，所以能够容易地增大最下层的存储器芯片6A的厚度。因此，在层叠多个存储器芯片6A～6H时，抑制了存储器芯片6A的翘曲等，能够提高存储器芯片6间的电连接可靠性。IF芯片11，经由在最上层的存储器芯片6H形成的再布线层15和凸起电极42，与内插基板2电连接。这样，通过简化IF芯片11与内插基板2的连接结构，能够降低包括IF芯片11的芯片层叠体7的制造工时和/或制造成本，还能够实现芯片层叠体7与外部器件的数据通信速度的提高等。
（第5实施方式）
接下来，关于第5实施方式的半导体存储装置，参照图9来说明。图9所示的半导体存储装置51具备在支持基板31上层叠的芯片层叠体7以及IF芯片11。具备支持基板31以及IF芯片11的芯片层叠体7与第3实施方式同样地制作。具体的制作工序为图5A到图5F所示那样。半导体存储装置51，除了将具有支持基板31的芯片层叠体7倒装芯片连接（FC连接）于内插基板2外，具备与第4实施方式的半导体存储装置41同样的构成。
在支持基板31上粘接的芯片层叠体7配置为，层叠顺序中的最上层的存储器芯片6H最接近内插基板2。支持基板31配置于距内插基板2最远的位置。IF芯片11配置于芯片层叠体7与内插基板2之间。在层叠顺序中的最上层的存储器芯片6H的表面形成的再布线层15，与内插基板2的内部连接端子5经由凸起电极42电连接。与第4实施方式同样地，基板连接用凸起电极42具有比芯片连接用凸起电极16大的尺寸。
关于将具有支持基板31以及IF芯片11的芯片层叠体7安装到内插基板2上的工序，参照图10A以及图10B论述。在支持基板31上制作搭载有IF芯片11的芯片层叠体7。芯片层叠体7的制作工序以及IF芯片11的搭载工序为图5A到图5F所示那样。如图7A所示，在具有在内部连接端子5上形成的电极端子（焊料凸起）44的内插基板2上，以使存储器芯片6A～6H的层叠顺序颠倒的状态配置芯片层叠体7。将在层叠顺序中的最上层的存储器芯片6H的表面形成的再布线层15压接于电极端子（焊料凸起）44。
如图7A所示，也可以预先在内插基板2上的与IF芯片11相对的部分形成粘接剂层52。粘接剂层52提高树脂密封之前的芯片层叠体7与内插基板2的粘接强度。由此，提高了树脂密封之前的结构体的操作性。进而，通过用粘接剂层52填埋内插基板2与IF芯片11之间的间隙，能够抑制填充了底部填充树脂43后发生孔隙等。关于粘接剂层52，可以使用含有Al微粒等金属微粒的粘接剂。由此，提高从IF芯片11到内插基板2的导热性。如图10B所示，在还原气氛中对已压接于再布线层15的电极端子（焊料凸起）44进行回流后，在芯片层叠体7与内插基板2之间的间隙填充底部填充树脂43，进行固化处理。
也可以与第4实施方式同样地，将凸起电极42的形成工序在具有还原作用的绝缘树脂中实施。如图11A所示，在具有形成于内部连接端子5上的电极端子（焊料凸起）44的内插基板2上，涂敷绝缘树脂糊剂45。在使得再布线层15与电极端子44连接地进行位置对合后，将芯片层叠体7按压于内插基板2。在已将芯片层叠体7按压于内插基板2的状态下，加热到电极端子（焊料凸起）44的连接温度以上且绝缘树脂糊剂45的固化温度以上的温度。如图11B所示，与形成连接再布线层15和内插基板2的凸起电极42同样地，形成保护凸起电极42等的、包含绝缘树脂糊剂45的固化物的底部填充树脂46。
（第6实施方式）
接下来，关于第6实施方式的半导体存储装置，参照图12来说明。如图12所示的半导体存储装置61，取代第1实施方式的将接合线17连接于再布线层15而成的结构，而具有将接合线17直接连接于IF芯片11而成的结构。因此，IF芯片11具有贯通电极62。将IF芯片11与内插基板2电连接的接合线17，既可以直接连接于在IF芯片11的贯通电极62上设置的接合焊盘，也可以根据贯通电极62的形成位置而在IF芯片11的表面形成再布线层并且连接于在该再布线层端部设置的接合焊盘。关于这些以外的构成，与第1实施方式相同。
根据第6实施方式的半导体存储装置61，能够与第1实施方式同样地使封装体尺寸小型化。进而，能够实现存储器芯片6开发效率的提高和/或制造成本的降低、芯片层叠体7的安装成本的降低等。在将芯片层叠体7与内插基板2粘接时，能够提高存储器芯片6之间的电连接可靠性。而且，能够与第1实施方式同样地，通过简化IF芯片11与内插基板2的连接结构，降低包括IF芯片11的芯片层叠体7的制造工时和/或制造成本，还能够实现芯片层叠体7与外部器件的数据通信速度的提高等。
（第7实施方式）
接下来，关于第7实施方式的半导体存储装置，参照图13来说明。图13所示的半导体存储装置71，取代第4实施方式的将凸起电极42形成在再布线层15上而得的结构，而具有将凸起电极直接形成在IF芯片11上而得的结构。因此，IF芯片11具有贯通电极72。IF芯片11的贯通电极72与内插基板2的内部连接端子5经由凸起电极73电连接。间隔件74介于芯片层叠体7与内插基板2之间。关于这些以外的构成，与第4实施方式相同。
第7实施方式的半导体存储装置71，能够与第4实施方式同样地使封装体尺寸小型化。进而，能够实现存储器芯片6开发效率的提高和/或制造成本的降低等。在层叠多个存储器芯片6A～6H时，能够提高存储器芯片6之间的电连接可靠性。而且，能够与第4实施方式同样地，通过简化IF芯片11与内插基板2的连接结构，降低包括IF芯片11的芯片层叠体7的制造工时和/或制造成本，还能够实现芯片层叠体7与外部器件的数据通信速度的提高等。
（第8实施方式）
接下来，关于第8实施方式的半导体装置（半导体存储装置）的制造工序，参照图14A到图14H来说明。第8实施方式的半导体装置（半导体存储装置）的制造工序，其特征在于，将成为最下层的存储器芯片的半导体晶片作为支持基板使用，来制作芯片层叠体。
如图14A所示，准备半导体晶片81。半导体晶片81具有在单片化后将成为半导体芯片的多个芯片区域X。基于多个芯片区域X的半导体芯片相当于位于芯片层叠体的最下层的存储器芯片。在多个芯片区域X之间分别设有切割（dicing）区域D。在多个芯片区域X的电路面81a，分别形成有具有半导体电路和/或布线层等的半导体元件部（未图示）。在各芯片区域X形成有将成为凸起电极的电极端子82。半导体晶片81的芯片区域X，因为相当于位于芯片层叠体的最下层的存储器芯片，所以没有形成贯通电极。
如图14B所示，在半导体晶片81从电路面81a侧形成槽83。槽83，例如通过用刀片切削切割区域D而形成。槽83的深度被设定得，比半导体晶片81的厚度浅且比存储器芯片完成时的厚度深。在半导体晶片81形成半切割状态的槽（切割槽）83。切割槽83也可以通过蚀刻等形成。通过在半导体晶片81形成这样深度的切割槽83，使得多个芯片区域X在分别与半导体芯片的完成厚度相应的状态下被划分开。
如图14C所示，在形成有半切割状态的切割槽83的半导体晶片81的各芯片区域X上，分别层叠单片化了的半导体芯片84。半导体芯片84，与上述实施方式的存储器芯片6同样地，具有将分别成为贯通电极85和凸起电极86的电极端子。在半导体芯片84的层叠工序中，在半导体晶片81的芯片区域X上层叠连接电极端子之间并成为第2层的存储器芯片的半导体芯片84。通过相应于芯片层叠数实施同样的层叠工序，形成多个芯片层叠体87。
图14A到图14H示出制作芯片层叠体87的状态，芯片层叠体87是在各芯片区域X上分别层叠7个半导体芯片84、最终加上基于芯片区域X的半导体芯片共层叠8个半导体芯片而形成的。半导体芯片84的层叠数不限定于此。半导体芯片84的层叠数，可根据基于半导体芯片84等的存储器芯片的存储容量、包括芯片区域X的芯片层叠体87的存储容量、具备芯片层叠体87的半导体存储装置的使用用途等适宜地设定。
如图14C所示，在半导体晶片81的各芯片区域X上，层叠与芯片区域X同一形状的半导体芯片84，所以在芯片层叠体87之间产生与切割槽83上相当的空间88。在构成芯片层叠体87的半导体芯片84（包括芯片区域X）之间的间隙填充底部填充树脂时，利用相邻的芯片层叠体87之间的空间88。芯片层叠体87之间的空间88，具有切割槽83向上方延伸的形状，所以作为用于在多层层叠有半导体芯片84而成的芯片层叠体87的间隙中填充底部填充树脂的空间，是有效的。
具体而言，如图14D所示，通过在位于切割槽83上方的多个芯片层叠体87之间的空间88导入底部填充树脂89，对芯片层叠体87的间隙填充底部填充树脂89。之后，通过对底部填充树脂89进行固化处理，使包括空间88内的底部填充树脂89在内的、被填充于芯片层叠体87的间隙的底部填充树脂89固化。通过在多个芯片层叠体87之间的槽状空间88导入底部填充树脂89，能够在多层层叠半导体芯片84（包括芯片区域X）而成的芯片层叠体87的间隙良好地填充底部填充树脂89。
如图14E所示，在芯片层叠体89上贴附了保护带90后，磨削半导体晶片81的非电路面（背面）81b。保护带90，在磨削半导体晶片81的非电路面81b时，保护位于芯片层叠体87的最上层的半导体芯片84的电路面、并且维持将芯片区域X单片化后的半导体晶片81的形状。作为保护带90，可使用各种树脂带等。半导体晶片81的非电路面81b，例如使用摩擦平板以机械方式被磨削、接着使用研磨平板被研磨（例如干式抛光）。实施半导体晶片81的非电路面81b的磨削、研磨工序，使得到达切割槽83。由此，半导体晶片81按各芯片区域X被分割而单片化。
通过磨削半导体晶片81的非电路面（背面）81b，使得多个芯片区域X分别被单片化。由此，制作具有作为最下层的存储器芯片的半导体芯片91的芯片层叠体87。半导体晶片81的整体形状，由导入芯片层叠体87之间的空间88的底部填充树脂89保持。如图14F所示，在芯片层叠体87的最底面、换言之在单片化后的半导体芯片91的非电路面贴附了切割带92后，剥离保护带90。如图14G所示，通过切割存在于芯片层叠体87之间的空间88的底部填充树脂89，将多个芯片层叠体87分别单体化。
单体化了的多个芯片层叠体87，被送到下一工序的拾取工序。在芯片层叠体87的最底面贴附有切割带92，所以多个芯片层叠体87在被贴附于切割带92的状态下被送到拾取工序。被送到拾取工序的多个芯片层叠体87按顺序被拾取，如图14G所示被安装到内插基板93上。图14G示出与第1实施方式同样的芯片层叠体87的安装结构。在图14A到图14H中，虽然省略了图示，但是在芯片层叠体87上搭载IF芯片。如图1、图2、图3A到图3C等所示，在芯片层叠体87上搭载了IF芯片后，实施将芯片层叠体87向内插基板93安装的安装工序。
位于芯片层叠体87的最下层的半导体芯片91，与第1实施方式同样地没有与内插基板93直接电连接。半导体芯片91的厚度，优选，比其他半导体芯片84厚。由此，抑制基于半导体芯片91与内插基板93的热膨胀系数之差在粘接工序（加热工序）中产生的应力对凸起电极等造成恶劣影响。因此，能够抑制因在凸起电极和/或其周围发生龟裂导致的连接不良的发生。
而且，通过在将省略了图示的IF芯片或者芯片层叠体87的最上层的半导体芯片84与内插基板93的内部连接端子通过接合线电连接后，用密封树脂层密封芯片层叠体87，制作半导体存储装置等半导体装置。安装芯片层叠体87的电路基材，也可以取代内插基板93而是引线框等。在使用与第2实施方式同样的芯片层叠体87的安装结构的情况下，在芯片层叠体87上搭载了IF芯片后，实施将芯片层叠体87向内插基板93安装的安装工序。
此外，第1到第8实施方式的构成，能够分别组合使用，还能够部分置换。虽然说明了本发明的几个实施方式，但是这些实施方式只是例示的，而不是用于限定发明的范围。这些实施方式可以按其他各种形态实施，在不脱离发明的要旨的范围内可以进行各种省略、置换、变更。这些实施方式及其变形被包括在发明的范围和要旨中，同时被包括在技术方案所记载的发明及其均等的范围中。

Claims (20)

1.一种半导体装置，其特征在于，具备：
内插基板，其具有具备外部连接端子的第1面和具备内部连接端子的第2面；
芯片层叠体，其配置在所述内插基板的所述第2面上，具有按顺序层叠的多个半导体芯片，所述多个半导体芯片，经由在除了位于层叠顺序的最下层的半导体芯片之外的所述半导体芯片内所设置的贯通电极以及连接所述贯通电极之间的第1凸起电极来电连接，所述最下层的半导体芯片与所述内插基板经由设置有所述贯通电极的所述半导体芯片中的至少一个电连接，位于层叠顺序的最上层的半导体芯片具有在其表面设置的再布线层；和
接口芯片，其搭载于所述芯片层叠体中的所述最上层的半导体芯片上，与所述最上层的半导体芯片经由第2凸起电极电连接，并且与所述内插基板的所述内部连接端子经由所述再布线层电连接。
2.根据权利要求1所述的半导体装置，其特征在于，
所述芯片层叠体配置为，所述最下层的半导体芯片位于所述内插基板的所述第2面侧，
所述接口芯片经由连接于所述再布线层的接合线，与所述内插基板的所述内部连接端子电连接。
3.根据权利要求2所述的半导体装置，其特征在于，
所述最下层的半导体芯片粘接于所述内插基板的第2面。
4.根据权利要求2所述的半导体装置，其特征在于，
所述芯片层叠体配置在支持基板的芯片搭载部上，所述支持基板粘接于所述内插基板的第2面，
所述支持基板具有设置在所述芯片搭载部周围的槽，在所述多个半导体芯片之间填充有树脂，所述树脂的从所述多个半导体芯片之间溢出的部分被收置于所述槽内。
5.根据权利要求1所述的半导体装置，其特征在于，
所述芯片层叠体配置为，所述最上层的半导体芯片位于所述内插基板的所述第2面侧，
所述接口芯片，经由连接于所述再布线层、具有比所述第2凸起电极大的尺寸的第3凸起电极，与所述内插基板的所述内部连接端子电连接。
6.根据权利要求5所述的半导体装置，其特征在于，
所述芯片层叠体配置在支持基板的芯片搭载部上，所述支持基板粘接于所述内插基板的第2面，
所述支持基板具有设置在所述芯片搭载部周围的槽，在所述多个半导体芯片之间填充有树脂，所述树脂的从所述多个半导体芯片之间溢出的部分被收置于所述槽内。
7.根据权利要求1所述的半导体装置，其特征在于，
所述最下层的半导体芯片具有比其以外的所述半导体芯片厚的厚度。
8.根据权利要求1所述的半导体装置，其特征在于，
所述芯片层叠体具有配置于所述多个半导体芯片之间的间隔件。
9.一种半导体装置，其特征在于，具备：
内插基板，其具有具备外部连接端子的第1面和具备内部连接端子的第2面；
芯片层叠体，其配置在所述内插基板的所述第2面上，具有按顺序层叠的多个半导体芯片，所述多个半导体芯片，经由在除了位于层叠顺序的最下层的半导体芯片之外的所述半导体芯片内设置的第1贯通电极和连接所述第1贯通电极之间的第1凸起电极电连接，所述最下层的半导体芯片与所述内插基板经由设置有所述贯通电极的所述半导体芯片中的至少一个电连接；和
接口芯片，其搭载在位于所述芯片层叠体的层叠顺序的最上层的所述半导体芯片上，与所述最上层的半导体芯片经由第2凸起电极电连接，并且具有与所述内插基板的所述内部连接端子电连接的第2贯通电极。
10.根据权利要求9所述的半导体装置，其特征在于，
所述芯片层叠体配置为，所述最下层的半导体芯片位于所述内插基板的所述第2面侧，
所述接口芯片经由连接于所述第2贯通电极的接合线，与所述内插基板的所述内部连接端子电连接。
11.根据权利要求9所述的半导体装置，其特征在于，
所述芯片层叠体配置为，所述最上层的半导体芯片位于所述内插基板的所述第2面侧，
所述接口芯片经由连接于所述第2贯通电极的第3凸起电极，与所述内插基板的所述内部连接端子电连接。
12.根据权利要求9所述的半导体装置，其特征在于，
所述最下层的半导体芯片具有比其以外的所述半导体芯片厚的厚度。
13.一种半导体装置的制造方法，其特征在于，包括：
准备具有第1面和第2面的基板的工序；
通过边经由设置在半导体芯片内的第1贯通电极以及连接所述第1贯通电极之间的第1凸起电极电连接、边按顺序层叠多个半导体芯片，而制作芯片层叠体的工序；
边将位于所述多个半导体芯片的层叠顺序的最上层的半导体芯片与接口芯片经由第2凸起电极电连接、边在所述芯片层叠体上搭载所述接口芯片的工序；和
边将所述接口芯片与在所述基板的第2面所设置的内部连接端子经由在所述最上层的半导体芯片表面所设置的再布线层或者在所述接口芯片内所设置的第2贯通电极电连接，边将搭载有所述接口芯片的所述芯片层叠体配置到所述基板的第2面上的工序。
14.根据权利要求13所述的半导体装置的制造方法，其特征在于，
以使得位于所述多个半导体芯片的层叠顺序的最下层的半导体芯片位于所述基板的所述第2面侧的方式，将搭载有所述接口芯片的所述芯片层叠体配置到所述基板的所述第2面上，
将所述接口芯片经由连接于所述再布线层的接合线，与所述基板的所述内部连接端子电连接。
15.根据权利要求13所述的半导体装置的制造方法，其特征在于，
以使得所述最上层的半导体芯片位于所述基板的所述第2面侧的方式，将搭载有所述接口芯片的所述芯片层叠体配置到所述基板的第2面上，
将所述接口芯片经由连接于所述再布线层的第3凸起电极，与所述基板的所述内部连接端子电连接。
16.根据权利要求13所述的半导体装置的制造方法，其特征在于，
通过将所述多个半导体芯片在比其他半导体芯片厚的最下层的半导体芯片上按顺序层叠，来制作所述芯片层叠体，
在将所述接口芯片搭载到所述芯片层叠体上后，实施用于形成所述第1以及第2凸起电极的热处理。
17.根据权利要求16所述的半导体装置的制造方法，其特征在于，
通过将所述多个半导体芯片在所述基板的所述第2面上按顺序层叠，来制作所述芯片层叠体，
将所述接口芯片经由所述再布线层以及连接于所述再布线层的接合线，与所述基板的所述内部连接端子电连接，
在连接有所述接合线的所述芯片层叠体中的所述多个半导体芯片之间的间隙、以及所述芯片层叠体与所述接口芯片之间的间隙，填充树脂。
18.根据权利要求13所述的半导体装置的制造方法，其特征在于，
通过在具有芯片搭载部和设置在所述芯片搭载部周围的槽的支持基板上层叠所述多个半导体芯片，制作所述芯片层叠体，
在将所述接口芯片搭载到所述芯片层叠体上后，实施用于形成所述第1以及第2凸起电极的热处理。
19.根据权利要求13所述的半导体装置的制造方法，其特征在于，
通过使所述多个半导体芯片夹着间隔件地层叠，来制作所述芯片层叠体，
在所述芯片层叠体中的所述多个半导体芯片之间的间隙、以及所述芯片层叠体与所述接口芯片之间的间隙，填充树脂。
20.根据权利要求13所述的半导体装置的制造方法，其特征在于，
所述制作芯片层叠体的工序，包括：
准备半导体晶片的工序，该半导体晶片具有由半切割状态的切割槽所划分开的所述多个芯片区域和分别在所述多个芯片区域的电路面设置的第1电极端子；
将具有贯通电极和第2电极端子的半导体芯片，边连接所述第1电极端子与所述第2电极端子，边在所述多个芯片区域上分别层叠，以形成多个包括所述芯片区域的所述芯片层叠体的工序；
对位于所述切割槽上的所述多个芯片层叠体之间的空间导入所述树脂，以在所述芯片层叠体的间隙填充树脂的工序；
磨削所述半导体晶片的非电路面，使所述多个芯片区域分别单片化的工序；和
切断导入于所述多个芯片层叠体之间的空间的所述树脂，将所述多个芯片层叠体分别单体化的工序，所述多个芯片层叠体包括基于所述单片化了的芯片区域的半导体芯片。
CN201210350172.2A 2011-09-22 2012-09-19 半导体装置及其制造方法 Active CN103022021B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2011206869 2011-09-22
JP206869/2011 2011-09-22
JP2012200287A JP5936968B2 (ja) 2011-09-22 2012-09-12 半導体装置とその製造方法
JP200287/2012 2012-09-12

Publications (2)

Publication Number Publication Date
CN103022021A true CN103022021A (zh) 2013-04-03
CN103022021B CN103022021B (zh) 2016-05-11

Family

ID=47910372

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201210350172.2A Active CN103022021B (zh) 2011-09-22 2012-09-19 半导体装置及其制造方法

Country Status (4)

Country Link
US (1) US8941246B2 (zh)
JP (1) JP5936968B2 (zh)
CN (1) CN103022021B (zh)
TW (1) TWI483376B (zh)

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104157631A (zh) * 2013-05-13 2014-11-19 英特尔公司 具有嵌入在封装中的硅通孔（tsv）管芯的多芯片集成
CN104465577A (zh) * 2013-09-12 2015-03-25 株式会社东芝 半导体装置以及其制造方法
CN104916552A (zh) * 2014-03-14 2015-09-16 株式会社东芝 半导体装置的制造方法及半导体装置
CN104916551A (zh) * 2014-03-14 2015-09-16 株式会社东芝 半导体装置的制造方法及半导体装置
CN106206517A (zh) * 2015-06-01 2016-12-07 株式会社东芝 半导体装置及半导体装置的制造方法
CN108630668A (zh) * 2017-03-22 2018-10-09 东芝存储器株式会社 半导体装置
WO2019037403A1 (en) * 2017-08-21 2019-02-28 Yangtze Memory Technologies Co., Ltd. THREE-DIMENSIONAL STABLE MEMORY DEVICES AND METHODS OF FORMING THE SAME
CN110176403A (zh) * 2018-02-19 2019-08-27 爱思开海力士有限公司 制造包括增强顶部晶片的半导体封装的方法
CN111149161A (zh) * 2018-03-09 2020-05-12 Hoya株式会社 间隔件、基板的层积体、基板的制造方法和磁盘用基板的制造方法
CN113161366A (zh) * 2018-06-29 2021-07-23 长江存储科技有限责任公司 具有使用内插器的堆叠器件芯片的三维存储器件
CN117133727A (zh) * 2023-08-29 2023-11-28 江苏柒捌玖电子科技有限公司 一种三维堆叠封装结构及其封装方法

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102041639B1 (ko) * 2013-07-08 2019-11-07 삼성전기주식회사 고주파 모듈
US9786643B2 (en) * 2014-07-08 2017-10-10 Micron Technology, Inc. Semiconductor devices comprising protected side surfaces and related methods
DE102014112430A1 (de) * 2014-08-29 2016-03-03 Ev Group E. Thallner Gmbh Verfahren zur Herstellung eines leitenden Mehrfachsubstratstapels
JP6276151B2 (ja) * 2014-09-17 2018-02-07 東芝メモリ株式会社 半導体装置
JP6212011B2 (ja) * 2014-09-17 2017-10-11 東芝メモリ株式会社 半導体製造装置
TWI721960B (zh) * 2014-12-18 2021-03-21 日商新力股份有限公司 半導體裝置、製造方法及電子機器
JP6495692B2 (ja) * 2015-03-11 2019-04-03 東芝メモリ株式会社 半導体装置及びその製造方法
KR102401109B1 (ko) 2015-06-03 2022-05-23 삼성전자주식회사 반도체 패키지
JP6421083B2 (ja) 2015-06-15 2018-11-07 株式会社東芝 半導体装置の製造方法
US9741695B2 (en) * 2016-01-13 2017-08-22 Globalfoundries Inc. Three-dimensional hybrid packaging with through-silicon-vias and tape-automated-bonding
KR102579876B1 (ko) 2016-02-22 2023-09-18 삼성전자주식회사 반도체 패키지
JP6524003B2 (ja) 2016-03-17 2019-06-05 東芝メモリ株式会社 半導体装置
JP2018107394A (ja) * 2016-12-28 2018-07-05 新光電気工業株式会社 配線基板及び電子部品装置とそれらの製造方法
US11081451B2 (en) * 2017-03-10 2021-08-03 Intel Corporation Die stack with reduced warpage
KR102315325B1 (ko) 2017-07-05 2021-10-19 삼성전자주식회사 반도체 패키지
US10700028B2 (en) 2018-02-09 2020-06-30 Sandisk Technologies Llc Vertical chip interposer and method of making a chip assembly containing the vertical chip interposer
JP7144951B2 (ja) * 2018-03-20 2022-09-30 キオクシア株式会社 半導体装置
KR102589736B1 (ko) 2018-03-26 2023-10-17 삼성전자주식회사 반도체 칩 및 이를 포함하는 반도체 패키지
CN110660805B (zh) * 2018-06-28 2023-06-20 西部数据技术公司 包含分支存储器裸芯模块的堆叠半导体装置
JP2019220621A (ja) 2018-06-21 2019-12-26 キオクシア株式会社 半導体装置及びその製造方法
KR102551751B1 (ko) * 2018-11-06 2023-07-05 삼성전자주식회사 반도체 패키지
JP6689420B2 (ja) * 2019-01-17 2020-04-28 キオクシア株式会社 半導体装置および半導体装置の製造方法
US10879260B2 (en) 2019-02-28 2020-12-29 Sandisk Technologies Llc Bonded assembly of a support die and plural memory dies containing laterally shifted vertical interconnections and methods for making the same
US10923438B2 (en) 2019-04-26 2021-02-16 Taiwan Semiconductor Manufacturing Co., Ltd. Package structure and method for forming the same
JP2021048195A (ja) * 2019-09-17 2021-03-25 キオクシア株式会社 半導体装置及び半導体装置の製造方法
JP2021129084A (ja) 2020-02-17 2021-09-02 キオクシア株式会社 半導体装置およびその製造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1665027A (zh) * 2004-03-01 2005-09-07 株式会社日立制作所 半导体器件
US20060267188A1 (en) * 2005-05-16 2006-11-30 Elpida Memory, Inc Memory module with improved mechanical strength of chips
US20070001281A1 (en) * 2005-06-30 2007-01-04 Elpida Memory, Inc. Semiconductor memory device and manufacturing method thereof

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2997231B2 (ja) * 1997-09-12 2000-01-11 富士通株式会社 マルチ半導体ベアチップ実装モジュールの製造方法
JP4419049B2 (ja) * 2003-04-21 2010-02-24 エルピーダメモリ株式会社 メモリモジュール及びメモリシステム
JP4345705B2 (ja) 2005-04-19 2009-10-14 エルピーダメモリ株式会社 メモリモジュール
JP2007036104A (ja) * 2005-07-29 2007-02-08 Nec Electronics Corp 半導体装置およびその製造方法
JP4753725B2 (ja) * 2006-01-20 2011-08-24 エルピーダメモリ株式会社 積層型半導体装置
JP4910512B2 (ja) * 2006-06-30 2012-04-04 富士通セミコンダクター株式会社 半導体装置および半導体装置の製造方法
TWI349318B (en) * 2007-04-11 2011-09-21 Siliconware Precision Industries Co Ltd Stackable semiconductor device and manufacturing method thereof
JP2008294367A (ja) * 2007-05-28 2008-12-04 Nec Electronics Corp 半導体装置およびその製造方法
TWI355731B (en) * 2008-02-26 2012-01-01 Powertech Technology Inc Chips-between-substrates semiconductor package and
JP2010107388A (ja) * 2008-10-30 2010-05-13 Denso Corp マルチチップパッケージ
JP2010161102A (ja) * 2009-01-06 2010-07-22 Elpida Memory Inc 半導体装置
TWI401785B (zh) * 2009-03-27 2013-07-11 Chipmos Technologies Inc 多晶片堆疊封裝
JP5543125B2 (ja) * 2009-04-08 2014-07-09 ピーエスフォー ルクスコ エスエイアールエル 半導体装置および半導体装置の製造方法
JP2010287852A (ja) 2009-06-15 2010-12-24 Elpida Memory Inc 半導体装置及びその製造方法
JP5709218B2 (ja) * 2009-11-27 2015-04-30 日本電気株式会社 半導体装置、３次元実装型半導体装置、半導体モジュール、電子機器、及びその製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1665027A (zh) * 2004-03-01 2005-09-07 株式会社日立制作所 半导体器件
US20060267188A1 (en) * 2005-05-16 2006-11-30 Elpida Memory, Inc Memory module with improved mechanical strength of chips
US20070001281A1 (en) * 2005-06-30 2007-01-04 Elpida Memory, Inc. Semiconductor memory device and manufacturing method thereof

Cited By (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104157631A (zh) * 2013-05-13 2014-11-19 英特尔公司 具有嵌入在封装中的硅通孔（tsv）管芯的多芯片集成
CN104465577A (zh) * 2013-09-12 2015-03-25 株式会社东芝 半导体装置以及其制造方法
CN104916551B (zh) * 2014-03-14 2019-02-15 东芝存储器株式会社 半导体装置的制造方法及半导体装置
CN104916551A (zh) * 2014-03-14 2015-09-16 株式会社东芝 半导体装置的制造方法及半导体装置
CN104916552A (zh) * 2014-03-14 2015-09-16 株式会社东芝 半导体装置的制造方法及半导体装置
CN106206517A (zh) * 2015-06-01 2016-12-07 株式会社东芝 半导体装置及半导体装置的制造方法
CN106206517B (zh) * 2015-06-01 2019-11-08 东芝存储器株式会社 半导体装置及半导体装置的制造方法
CN108630668A (zh) * 2017-03-22 2018-10-09 东芝存储器株式会社 半导体装置
CN108630668B (zh) * 2017-03-22 2021-12-07 东芝存储器株式会社 半导体装置
WO2019037403A1 (en) * 2017-08-21 2019-02-28 Yangtze Memory Technologies Co., Ltd. THREE-DIMENSIONAL STABLE MEMORY DEVICES AND METHODS OF FORMING THE SAME
US11805646B2 (en) 2017-08-21 2023-10-31 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices and methods for forming the same
US11211397B2 (en) 2017-08-21 2021-12-28 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices and methods for forming the same
CN110176403A (zh) * 2018-02-19 2019-08-27 爱思开海力士有限公司 制造包括增强顶部晶片的半导体封装的方法
CN111149161A (zh) * 2018-03-09 2020-05-12 Hoya株式会社 间隔件、基板的层积体、基板的制造方法和磁盘用基板的制造方法
CN111149161B (zh) * 2018-03-09 2021-10-22 Hoya株式会社 间隔件、基板的层积体、基板的制造方法和磁盘用基板的制造方法
US11471993B2 (en) 2018-03-09 2022-10-18 Hoya Corporation Spacer, laminate of substrates, method for manufacturing substrate, and method for manufacturing substrate for magnetic disk
US11839950B2 (en) 2018-03-09 2023-12-12 Hoya Corporation Spacer and laminate
CN113161366B (zh) * 2018-06-29 2023-08-18 长江存储科技有限责任公司 具有使用内插器的堆叠器件芯片的三维存储器件
CN113161366A (zh) * 2018-06-29 2021-07-23 长江存储科技有限责任公司 具有使用内插器的堆叠器件芯片的三维存储器件
CN117133727A (zh) * 2023-08-29 2023-11-28 江苏柒捌玖电子科技有限公司 一种三维堆叠封装结构及其封装方法

Also Published As

Publication number Publication date
US20130075895A1 (en) 2013-03-28
CN103022021B (zh) 2016-05-11
JP2013080912A (ja) 2013-05-02
TWI483376B (zh) 2015-05-01
TW201316486A (zh) 2013-04-16
JP5936968B2 (ja) 2016-06-22
US8941246B2 (en) 2015-01-27

Similar Documents

Publication Publication Date Title
CN103022021A (zh) 半导体装置及其制造方法
CN101335262B (zh) 叠层封装及其制造方法
JP5579402B2 (ja) 半導体装置及びその製造方法並びに電子装置
US8786102B2 (en) Semiconductor device and method of manufacturing the same
CN105990267B (zh) 半导体装置
CN104064486B (zh) 半导体装置以及层叠型半导体装置的制造方法
CN103137500A (zh) 制造半导体器件的方法
CN102800662A (zh) 层叠型半导体装置及其制造方法
TWI724744B (zh) 半導體裝置及半導體裝置之製造方法
CN107808880B (zh) 半导体装置的制造方法
JP2003078105A (ja) スタックチップモジュール
JP2016062995A (ja) 半導体装置および半導体装置の製造方法
JP2015177062A (ja) 半導体装置の製造方法および半導体装置
CN102136434A (zh) 在引线键合的芯片上叠置倒装芯片的方法
JP2015177061A (ja) 半導体装置の製造方法および半導体装置
CN103594447B (zh) 封装密度大高频性能好的ic芯片堆叠封装件及制造方法
CN101872757A (zh) 凹穴芯片封装结构及使用其的层叠封装结构
US10734322B2 (en) Through-holes of a semiconductor chip
KR101640078B1 (ko) 적층형 반도체 패키지 및 이의 제조 방법
JP2012209449A (ja) 半導体装置の製造方法
CN101295710B (zh) 半导体器件
CN102231376B (zh) 多圈排列无载体双ic芯片封装件及其生产方法
KR20120058118A (ko) 적층 패키지의 제조 방법, 및 이에 의하여 제조된 적층 패키지의 실장 방법
CN203895460U (zh) 一种封装结构
CN104022117A (zh) 半导体装置及其制造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
TR01 Transfer of patent right
TR01 Transfer of patent right

Effective date of registration: 20170802

Address after: Tokyo, Japan

Patentee after: TOSHIBA MEMORY Corp.

Address before: Tokyo, Japan

Patentee before: Toshiba Corp.

CP01 Change in the name or title of a patent holder
CP01 Change in the name or title of a patent holder

Address after: Tokyo, Japan

Patentee after: Kaixia Co.,Ltd.

Address before: Tokyo, Japan

Patentee before: TOSHIBA MEMORY Corp.

Address after: Tokyo, Japan

Patentee after: TOSHIBA MEMORY Corp.

Address before: Tokyo, Japan

Patentee before: Japanese businessman Panjaya Co.,Ltd.

TR01 Transfer of patent right
TR01 Transfer of patent right

Effective date of registration: 20220113

Address after: Tokyo, Japan

Patentee after: Japanese businessman Panjaya Co.,Ltd.

Address before: Tokyo, Japan

Patentee before: TOSHIBA MEMORY Corp.