CN104916551A - 半导体装置的制造方法及半导体装置 - Google Patents

半导体装置的制造方法及半导体装置 Download PDF

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Abstract

本发明涉及半导体装置的制造方法及半导体装置，其提供一种尺寸较小的半导体装置。对半导体基板的表面格子状的形成槽，在半导体基板上的由槽包围的区域通过积层复数个半导体芯片而形成积层体，且在由槽包围的区域形成覆盖复数个半导体芯片间及复数个半导体芯片的侧面的第1密封树脂层，对应积层体而分离半导体基板，以半导体芯片位于配线基板侧的方式将积层体搭载在配线基板上，在配线基板上形成密封积层体的第2密封树脂层，且对应积层体而分离配线基板，在形成第1密封树脂层之后且分离配线基板之前，自半导体基板的、形成有积层体面的反面，沿厚度方向磨削半导体基板的一部分。

Description

半导体装置的制造方法及半导体装置
[相关申请案]
本申请案享有以日本专利申请案2014-52716号(申请日：2014年3月14日)为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的全部内容。
技术领域
实施方式的发明涉及一种半导体装置的制造方法及半导体装置。
背景技术
近年来，伴随着通信技术或信息处理技术的发展，要求半导体装置的小型化及高速化。为应对此，在半导体装置中推进以如下为目的的半导体封装的开发，即，通过积层有复数个半导体芯片的三维安装而缩短零件间的配线的长度来应对动作频率的增大，且提高安装面积效率。
例如，在NAND(与非)型闪速存储器等半导体装置中，自小型化及高速化的观点考虑，提出有在同一配线基板积层存储器控制器与存储器芯片的三维安装构造。作为三维安装构造，例如有利用TSV(Through Silicon Via，硅通孔)方式的积层构造。
在制造利用TSV方式的积层构造的半导体装置时，通过在导线架等金属板上积层复数个半导体芯片，且使用贯通半导体芯片的贯通电极进行半导体芯片间的电性连接而形成积层体，并通过底部填充树脂密封半导体芯片间。其后，使积层体与配线基板贴合。进而，通过填充密封树脂而密封积层体，在配线基板形成外部连接端子之后，进行切割而对应积层体来分离配线基板。
在利用底部填充树脂的密封步骤中，为了不使用以密封某一积层体的底部填充树脂扩散至邻接的其他积层体的形成区域而在金属板上设置有密封材料流出防止体，但如此会使金属板的尺寸不得不相应地变大有设置该防止体的程度。进而，在三维安装构造中，半导体装置易于变厚。由此，为了缩小半导体装置的尺寸，例如需要缩小设置积层体的基板的面积，并且使半导体装置变薄。
发明内容
实施方式的发明所欲解决的课题在于缩小半导体装置的尺寸。
实施方式的半导体装置的制造方法是如下方法，即，对半导体基板的表面格子状的形成槽，在半导体基板上的由槽包围的区域通过积层复数个半导体芯片而形成积层体，且在由槽包围的区域形成覆盖复数个半导体芯片间及复数个半导体芯片的侧面的第1密封树脂层，对应积层体而分离半导体基板，以半导体芯片位于配线基板侧的方式将积层体搭载在配线基板上，且在配线基板上形成密封积层体的第2密封树脂层，对应积层体而分离配线基板，在形成第1密封树脂层之后且分离配线基板之前，自半导体基板的形成有积层体的面的相反侧的面沿厚度方向磨削半导体基板的一部分。
附图说明
图1是表示半导体装置的制造方法例的流程图。
图2A及B是用以说明半导体装置的制造方法例的图。
图3A及B是用以说明半导体装置的制造方法例的剖面图。
图4A及B是用以说明半导体装置的制造方法例的剖面图。
图5A及B是用以说明半导体装置的制造方法例的剖面图。
图6A及B是表示半导体装置的构造例的图。
图7是表示半导体装置的制造方法例的流程图。
图8A及B是用以说明半导体装置的制造方法例的剖面图。
图9A及B是用以说明半导体装置的制造方法例的剖面图。
具体实施方式
以下，参照图式对实施方式进行说明。再者，图式是示意性的图，例如存在厚度与平面尺寸的关系、各层的厚度的比率等与实际情况不同的情形。又，实施方式中，对实质上相同的构成要素附上相同符号并省略说明。
(第1实施方式)
图1是表示半导体装置的制造方法例的流程图。图1所示的半导体装置的制造方法例至少包括：准备步骤(S1-1)，准备半导体基板；积层步骤(S1-2)，在半导体基板上通过积层复数个半导体芯片而形成积层体；第1密封步骤(S1-3)，在半导体基板上形成覆盖复数个半导体芯片间及复数个半导体芯片的侧面的密封树脂层；第1分离步骤(S1-4)，对应积层体而分离半导体基板；搭载步骤(S1-5)，将积层体搭载在配线基板上；第2密封步骤(S1-6)，形成密封积层体的密封树脂层；磨削步骤(S1-7)，磨削半导体基板的一部分；端子形成步骤(S1-8)，形成外部连接端子；及第2分离步骤(S1-9)，对应积层体而分离配线基板。参照图式对所述步骤进一步进行说明。
参照图2对准备步骤(S1-1)及积层步骤(S1-2)进行说明。图2是用以说明半导体装置的制造方法例的图，图2(A)是俯视图，图2(B)是沿图2(A)的线段X-Y的剖面图。再者，方便起见，图2(A)中省略图2(B)的一部分构成要素而图示。于此，作为一例，对在1片半导体基板1形成复数个积层体11的例进行说明。
准备步骤(S1-1)中，准备半导体基板1。半导体基板1在表面具有设置为格子状的槽C1。槽C1具有防止底部填充树脂的过度扩散的功能、及用于形成积层体时的位置对准的作为对准标记的功能。槽C1例如针对每一积层体11而设置为格子状，对应于邻接的积层体11而设置的格子状的槽C1如图2(B)所示般排列设置。槽C1的深度例如为大于等于50μm且小于等于100μm。槽C1较佳为如图2(A)所示般，设置在较半导体基板1的缘靠内侧。槽C1是例如通过使用金刚石刀片等对半导体基板1进行磨削而形成。再者，槽C1的剖面形状并未特别限定。再者，准备步骤(S1-1)中，亦可对于半导体基板1的表面形成槽C1。
作为半导体基板1，可使用例如硅基板。硅基板因槽C1的形成及使基板变薄等的加工较为容易，故而较佳。再者，半导体基板1亦可为再生基板。又，图2(A)中，半导体基板1的形状为圆形，但并不限定于此，例如亦可为矩形状。
积层步骤(S1-2)中，如图2(A)及图2(B)所示般，在半导体基板1上的由槽C1包围的区域通过积层复数个半导体芯片而形成积层体11。
在积层体11的形成中，首先，隔着黏接层21而在半导体基板1贴合半导体芯片22a。作为黏接层21，可使用例如聚酰亚胺等树脂膜。黏接层21在黏接半导体芯片22a之后通过熟化而硬化。
其次，积层复数个半导体芯片22b。于此，作为一例，形成7段半导体芯片22b的积层。半导体芯片22b具有贯通电极25。复数个半导体芯片22b隔着黏接层24而贴合，且通过设置在半导体芯片22b的表面的凸块电极23及贯通半导体芯片22b的贯通电极25而相互电性连接。再者，亦可在半导体芯片22b的凸块电极23的形成面的相反面设置电极垫，并经由电极垫及凸块电极23而与其他半导体芯片22b电性连接。进而，最下层的半导体芯片22b隔着黏接层24而贴合在半导体芯片22a，且通过凸块电极23及贯通电极25而电性连接在半导体芯片22a。
作为半导体芯片22a及半导体芯片22b，可使用例如存储器芯片等。作为存储器芯片，可使用例如NAND型快闪存储器等存储元件。再者，亦可在存储器芯片设置解码器等电路。再者，亦可在半导体芯片22a设置贯通电极，并通过贯通电极而使半导体芯片22a与半导体芯片22b电性连接。
作为凸块电极23，可使用例如金凸块、铜凸块、或焊锡凸块，作为焊锡凸块，可使用锡-银系、锡-银-铜系的无铅焊锡。
黏接层24具有用以维持半导体芯片22b的间隔的间隔件的功能。作为黏接层24，可使用例如热硬化性树脂等。
进而，在最上层的半导体芯片22b上形成配线层26。进而在配线层26上形成电极垫28。
作为配线层26的具体例，列举再配置半导体芯片22b的电极等的再配线层。配线层26为设置在半导体芯片22b上的再配线层，且具有连接配线27。连接配线27电性连接在最上层的半导体芯片22b的贯通电极25。
作为连接配线27及电极垫28，可使用例如铜、钛、氮化钛、铬、镍、金、或钯等的单层或积层。
其次，在配线层26上配置半导体芯片22c。作为半导体芯片22c可使用例如覆晶型半导体芯片，该半导体芯片22c经由焊锡球等连接端子而电性连接在连接配线27。例如，可通过热压接或还原气体环境下的回流焊而将半导体芯片22c电性连接在连接配线27。作为半导体芯片22c，可使用例如介面芯片或控制器芯片。在例如半导体芯片22b为存储器芯片的情形时，可对半导体芯片22c使用控制器芯片，通过控制器芯片而控制对存储器芯片的写入及读出。再者，半导体芯片22c较佳，为小于半导体芯片22b。即，半导体芯片22c较佳为设置在半导体芯片22b的一部分上。
通过所述步骤而形成积层体11。如此，积层体11包括半导体基板1、设置在半导体基板1上的半导体芯片22a、积层在半导体芯片22a上的复数个半导体芯片22b、设置在半导体芯片22b上且具有连接配线27的配线层26、及设置在配线层26上的半导体芯片22c。半导体芯片22a通过凸块电极23而电性连接在半导体芯片22b，半导体芯片22b具有贯通芯片的贯通电极25，且通过凸块电极23及贯通电极25而相互电性连接，半导体芯片22c经由连接配线27而电性连接在半导体芯片22b。如此，可通过使用TSV方式的积层构造的积层体11而缩小芯片面积，使连接端子数增多，因此可抑制连接不良等。
其次，参照图3至图5对第1密封步骤(S1-3)、第1分离步骤(S1-4)、搭载步骤(S1-5)、第2密封步骤(S1-6)、磨削步骤(S1-7)、端子形成步骤(S1-8)、及第2分离步骤(S1-9)进行说明。图3至图5是用以说明半导体装置的制造方法例的剖面图。
第1密封步骤(S1-3)中，如图3(A)所示般，在半导体基板1上形成覆盖积层体11的复数个半导体芯片间及复数个半导体芯片的侧面的密封树脂层14。例如，通过使用探针等的分配器填充底部填充树脂，由此形成密封树脂层14。此时，在密封树脂层14的侧面形成有凹面。
本实施方式的半导体装置的制造方法例中，在半导体基板1的表面设置格子状的槽C1，且在半导体基板1上的由槽C1包围的区域形成积层体11，因此底部填充树脂难以越过槽C1而扩散。由此，例如可抑制底部填充树脂甚至流出至邻接的其他积层体11的形成区域。由此，在例如使用1片半导体基板1形成复数个积层体11的情形时，可缩短积层体11的形成区域的间隔，因此可增大积层体11的制取数。
第1分离步骤(S1-4)中，如图3(B)所示般，对应积层体11而分离半导体基板1。例如，可通过利用金刚石刀片等刀片切断半导体基板1而分离半导体基板1。再者，第1分离步骤(S1-4)中，较佳为一面将形成在半导体芯片的侧面的密封树脂层14(凹面部分)切断，一面将半导体基板1切断。又，此时较佳为亦将槽C1除去。由此，较例如在设置有密封材料流出防止体的金属板上形成积层体的情形而可缩小半导体装置的宽度。
搭载步骤(S1-5)中，如图4(A)所示般，在具有第1面及第2面的配线基板10上搭载积层体11。此时，以半导体芯片位于配线基板10的第1面的方式在配线基板10的第1面上搭载积层体11。例如亦可使用安装机搭载积层体11。进而，积层体11通过设置在电极垫上的焊锡材料15而与配线基板10电性连接。例如，可使用脉冲加热法等接合配线基板10与积层体11。并不限定于此，亦可在将积层体11与配线基板10暂时黏接之后，通过利用回流焊并使用焊锡材料15进行正式黏接而搭载积层体11。又，形成密封配线基板10与积层体11之间的密封树脂层16。例如，可通过填充底部填充树脂而形成密封树脂层16。再者，亦可不必设置密封树脂层16。
作为配线基板10，可使用例如具有设置在表面的配线层的玻璃环氧化物等树脂基板等。配线层具有连接垫，例如经由连接垫而与积层体11的电极垫电性连接。再者，配线基板10的第1面相当于图4(A)的配线基板10的上表面，第2面相当于图4(A)的配线基板10的下表面，配线基板10的第1面及第2面相互对向。
第2密封步骤(S1-6)中，如图4(B)所示般，形成密封积层体11的密封树脂层17。例如，可通过填充密封树脂而形成密封树脂层17。图4(B)中，以覆盖半导体基板1的方式图示密封树脂层17，但并非限定于此，亦能以使半导体基板1的一部分露出的方式形成密封树脂层17。作为密封树脂，可使用含有SiO2等无机填充材料，例如将无机填充材料与绝缘性的有机树脂材料等混合而成者，例如可使用与环氧树脂混合而成者。无机填充材料的含量占整体的80％～95％，具有调整密封树脂层的粘度或硬度等的功能。使用所述密封树脂的密封树脂层17与半导体基板1的密接性较高，故而较佳。
磨削步骤(S1-7)中，如图5(A)所示般，沿厚度方向至少磨削半导体基板1的一部分。例如，一面将配线基板10的第2面贴附并保持在固定用带，一面进行喷砂处理或化学机械研磨(Chemical Mechanical Polishing：CMP)处理，由此可磨削半导体基板1的一部分。于此，图示自半导体基板1的形成有积层体11的面的相反侧的面磨削密封树脂层17的一部分及半导体基板1的一部分的例，但并不限定于此，亦可使用较例如半导体芯片22b厚的半导体芯片22a，并磨削至半导体芯片22a的一部分为止。
通过磨削步骤(S1-7)磨削半导体基板1的一部分，由此可使半导体基板1变薄。磨削步骤(S1-7)后的半导体基板1的厚度较佳为例如大于等于50μm且小于等于100μm。再者，进行磨削步骤(S1-7)的时序并未限定于此，至少在第1密封步骤(S1-3)之后且第2分离步骤(S1-9)之前进行即可。
端子形成步骤(S1-8)中，如图5(B)所示般，在配线基板10的第2面形成外部连接端子18。例如，在配线基板10的第2面上涂布焊剂之后，在该面上搭载焊锡球，并放入至回流焊炉中使焊锡球熔融，而与配线基板10所具有的连接垫接合。其后，可通过溶剂或纯水清洗将焊剂除去而形成外部连接端子18。
第2分离步骤(S1-9)中，如图5(B)所示般，对应积层体11而分离配线基板10。例如，将配线基板10的第2面贴附在切割带并利用切割环等保持配线基板10之后，通过使用金刚石刀片等的切割而分离配线基板10。以上为半导体装置的制造方法例的说明。
再者，本实施方式的半导体装置的制造方法例的步骤内容及步骤顺序未必限定于所述步骤。又，除所述步骤以外，亦可设置例如刻印产品信息的打印记步骤、或热处理步骤、形成覆盖密封体的遮蔽层的遮蔽层形成步骤等。
图6表示经过所述制造步骤而制作的半导体装置的构造例。图6(A)是俯视图，图6(B)是沿图6(A)的线段A-B的剖面图。再者，图6(A)中，方便起见而未图示一部分构成要素。
图6(A)及图6(B)所示的半导体装置包括：配线基板10，其具有相互对向的第1面及第2面；积层体11，其具备半导体基板1、及积层在半导体基板1上的复数个半导体芯片，以半导体芯片位于配线基板10的第1面侧的方式搭载在配线基板10的第1面上；密封树脂层14，其密封复数个半导体芯片间；密封树脂层16，其密封配线基板10与积层体11之间；密封树脂层17，其以使半导体基板1的至少一部分露出在配线基板10的第1面上且密封积层体11的方式设置；及外部连接端子18，其设置在配线基板10的第2面。
通过使半导体基板1露出而可提高半导体装置的散热性，例如亦可经由半导体基板1而使半导体装置冷却。又，半导体基板1较薄而为例如大于等于50μm且小于等于100μm，密封树脂层14具有与半导体基板1的侧面连续地连接的侧面。如此，本实施方式的半导体装置的制造方法中，可使半导体基板变薄，并且可缩小半导体装置的宽度，因此可缩小半导体装置的尺寸。
(第2实施方式)
本实施方式中，对一部分步骤与第1实施方式不同的半导体装置的制造方法例进行说明。
图7是表示半导体装置的制造方法例的流程图。图7所示的半导体装置的制造方法例包括：准备步骤(S2-1)，准备半导体基板；积层步骤(S2-2)，在半导体基板上通过积层复数个半导体芯片而形成积层体；第1密封步骤(S2-3)，在半导体基板上以覆盖复数个半导体芯片间及复数个半导体芯片的侧面的方式形成密封树脂层；第1磨削步骤(S2-4)，磨削半导体基板的一部分；第1分离步骤(S2-5)，对应积层体而分离半导体基板；搭载步骤(S2-6)，将积层体搭载在配线基板；第2密封步骤(S2-7)，形成密封积层体的密封树脂层；第2磨削步骤(S2-8)，通过对密封积层体的密封树脂层进行磨削而使半导体基板的一部分露出；端子形成步骤(S2-9)，形成外部连接端子；及第2分离步骤(S2-10)，对应积层体而分离配线基板。再者，本实施方式的半导体装置的制造方法例的步骤内容及步骤顺序未必限定于所述步骤。
准备步骤(S2-1)相当于第1实施方式的准备步骤(S1-1)。积层步骤(S2-2)相当于积层步骤(S1-2)。第1密封步骤(S2-3)相当于第1密封步骤(S1-3)。第1分离步骤(S2-5)相当于第1分离步骤(S1-4)。搭载步骤(S2-6)相当于搭载步骤(S1-5)。第2密封步骤(S2-7)相当于第2密封步骤(S1-6)。端子形成步骤(S2-9)相当于端子形成步骤(S1-8)。第2分离步骤(S2-10)相当于第2分离步骤(S1-9)。再者，对于相当于第1实施方式的制造步骤的步骤，可适当引用对应的制造步骤的说明。参照图式对与第1实施方式不同的内容的步骤进一步进行说明。
本实施方式的半导体装置的制造方法例中，首先，与第1实施方式的半导体装置的制造方法例同样地，自准备步骤(S2-1)进行至第1密封步骤(S2-3)。
其次，参照图8对第1磨削步骤(S2-4)进行说明。图8是用以说明本实施方式的半导体装置的制造方法例的剖面图。
经过准备步骤(S2-1)至密封步骤(S2-3)而形成的半导体装置的一例如图8(A)所示，包括半导体基板1、设置在半导体基板1上的积层体11、及覆盖积层体11的复数个半导体芯片间及复数个半导体芯片的侧面的密封树脂层14。再者，对于与第1实施方式的半导体装置的构造相同的部分，可适当引用该半导体装置的说明。
第1磨削步骤(S2-4)中，如图8(A)部分所示，将半导体基板1固定在固定带31。此时，以积层体11位于固定带31上的方式固定半导体基板1。作为固定带31，可使用例如光硬化性的固定带。光硬化性的固定带因黏接力较高，故而较佳。
其后，如图8(B)所示般，自半导体基板1的形成积层体11的面的反面，沿厚度方向磨削半导体基板1的一部分。例如通过进行喷砂处理或CMP处理而磨削半导体基板1。
通过第1磨削步骤(S2-4)而磨削半导体基板1的一部分，由此可使半导体基板1变薄。第1磨削步骤(S2-4)后的半导体基板1的厚度最好大于等于50μm且小于等于100μm。
其后，自固定带31剥离积层体11，与第1实施方式同样地进行第1分离步骤(S2-5)与搭载步骤(S2-6)。
其次，参照图9对第2密封步骤(S2-7)及第2磨削步骤(S2-8)进行说明。图9是用以说明本实施方式的半导体装置的制造方法例的剖面图。
第2密封步骤(S2-7)中，如图9(A)所示般形成密封积层体11的密封树脂层17。例如，可通过填充密封树脂而形成密封树脂层17。图9(A)中，以覆盖半导体基板1的方式图示密封树脂层17，但并不限定于此，亦能以使半导体基板1的一部分露出的方式形成密封树脂层17。此外，适当引用第1实施方式的第2密封步骤(S1-6)的说明。
第2磨削步骤(S2-8)中，如图9(B)所示般以使半导体基板1露出的方式磨削密封树脂层17。于此，自半导体基板1的形成积层体11的面的相反侧的面沿厚度方向磨削密封树脂层17的一部分。再者，在第2磨削步骤(S2-8)中，亦可磨削半导体基板1的一部分。至于磨削方法等，可使用与第1实施方式的磨削步骤(S1-7)相同的方法，因此可适当引用第1实施方式的磨削步骤(S1-7)的说明。
通过使半导体基板1露出，而可提高半导体装置的散热性，例如亦可经由半导体基板1而使半导体装置冷却。再者，在本实施方式的半导体装置的制造方法例中，亦可省略第2磨削步骤(S2-8)。
其后，与第1实施方式同样地进行端子形成步骤(S2-9)及第2分离步骤(S2-10)。通过以上步骤而可制造半导体装置。对于第2实施方式的半导体装置的构造，可适当引用图6所示的半导体装置的说明。
本实施方式的半导体装置的制造方法中，通过第1磨削步骤(S2-4)而在分离半导体基板1之前磨削半导体基板1的一部分，由此可使半导体基板1变薄，并且可削减第2密封步骤(S2-7)中的密封树脂的量，因此可较第1实施方式使半导体装置更薄。如此，本实施方式的半导体装置的制造方法中，可使半导体基板变薄，并且可缩小半导体装置的宽度，因此可缩小半导体装置的尺寸。
再者，各实施方式是作为例示而提出者，并未意图限定发明的范围。该等新颖的实施方式能以其他各种形态实施，且可在不脱离发明的要旨的范围进行各种省略、置换、变更。该等实施方式或其变化包含在发明的范围或要旨中，并且包含在申请专利范围所记载的发明及其均等的范围内。
[符号的说明]
1     半导体基板
10    配线基板
11    积层体
14    密封树脂层
15    焊锡材料
16    密封树脂层
17    密封树脂层
18    外部连接端子
21    黏接层
22a   半导体芯片
22b   半导体芯片
22c   半导体芯片
23    凸块电极
24    黏接层
25    贯通电极
26    配线层
27    连接配线
28    电极垫
31    固定带

Claims (5)

1.一种半导体装置的制造方法，其特征在于：
对半导体基板的表面，格子状地形成槽；
在所述半导体基板上的由所述槽包围的区域通过积层复数个半导体芯片而形成积层体；
在由所述槽包围的区域，形成覆盖所述复数个半导体芯片间及所述复数个半导体芯片的侧面的第1密封树脂层；
对应所述积层体而分离所述半导体基板；
以所述半导体芯片位于配线基板侧的方式在所述配线基板上搭载所述积层体；
在所述配线基板上形成密封所述积层体的第2密封树脂层；
对应所述积层体而分离所述配线基板；以及
在形成所述第1密封树脂层之后且分离所述配线基板之前，自所述半导体基板的形成有所述积层体面的反面，沿厚度方向磨削所述半导体基板的一部分。
2.根据权利要求1所述的半导体装置的制造方法，其特征在于：在形成所述第2密封树脂层之后磨削所述半导体基板的一部分。
3.根据权利要求1所述的半导体装置的制造方法，其特征在于：在分离所述半导体基板之前磨削所述半导体基板的一部分。
4.根据权利要求1至3中任一项所述的半导体装置的制造方法，其特征在于：在分离所述半导体基板时，将所述第1密封树脂层切断，并且将所述半导体基板切断。
5.一种半导体装置，其特征在于包含：
配线基板；
积层体，其包括半导体基板、及积层在所述半导体基板上的复数个半导体芯片，且以所述半导体芯片位于所述配线基板上的方式搭载在所述配线基板上；
第1密封树脂层，其包括与所述半导体基板的侧面连续地连接的侧面，且密封所述复数个半导体芯片间；以及
第2密封树脂层，其使所述半导体基板至少露出了一部分，并且密封所述积层体。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107887283A (zh) * 2016-09-30 2018-04-06 株式会社迪思科 半导体封装的制造方法
CN109509746A (zh) * 2017-09-15 2019-03-22 东芝存储器株式会社 半导体装置

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102254104B1 (ko) * 2014-09-29 2021-05-20 삼성전자주식회사 반도체 패키지
TWI786440B (zh) * 2015-01-13 2022-12-11 日商迪睿合股份有限公司 多層基板、及多層基板之製造方法
US9953963B2 (en) * 2015-11-06 2018-04-24 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit process having alignment marks for underfill
US9711515B1 (en) * 2016-03-23 2017-07-18 Kabushiki Kaisha Toshiba Method of manufacturing semiconductor memory device
US10304802B2 (en) * 2016-05-02 2019-05-28 International Business Machines Corporation Integrated wafer-level processing system
JP6753743B2 (ja) * 2016-09-09 2020-09-09 キオクシア株式会社 半導体装置の製造方法
US9679913B1 (en) * 2016-11-04 2017-06-13 Macronix International Co., Ltd. Memory structure and method for manufacturing the same
GB2575038B (en) * 2018-06-25 2023-04-19 Lumentum Tech Uk Limited A Semiconductor Separation Device
CN109729639B (zh) * 2018-12-24 2020-11-20 奥特斯科技(重庆)有限公司 在无芯基板上包括柱体的部件承载件
US11189609B2 (en) * 2020-05-01 2021-11-30 Micron Technology, Inc. Methods for reducing heat transfer in semiconductor assemblies, and associated systems and devices

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100261311A1 (en) * 2009-04-10 2010-10-14 Elpida Memory, Inc. Method of manufacturing a semiconductor device
US20110147945A1 (en) * 2009-12-17 2011-06-23 Elpida Memory, Inc. Semiconductor device capable of suppressing generation of cracks in semiconductor chip during manufacturing process
JP2012146853A (ja) * 2011-01-13 2012-08-02 Elpida Memory Inc 半導体装置の製造方法
CN103022021A (zh) * 2011-09-22 2013-04-03 株式会社东芝 半导体装置及其制造方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4750523B2 (ja) * 2005-09-27 2011-08-17 Ｏｋｉセミコンダクタ株式会社 半導体装置の製造方法
JP2007103632A (ja) 2005-10-04 2007-04-19 Nec Electronics Corp 半導体集積回路の設計方法および半導体集積回路
JP5579402B2 (ja) * 2009-04-13 2014-08-27 ピーエスフォー ルクスコ エスエイアールエル 半導体装置及びその製造方法並びに電子装置
JP2011142204A (ja) 2010-01-07 2011-07-21 Renesas Electronics Corp 半導体装置及び半導体装置の製造方法
JP6001893B2 (ja) 2012-03-23 2016-10-05 ローム株式会社 セルベースｉｃ、セルベースｉｃのレイアウトシステムおよびレイアウト方法
JP5847749B2 (ja) 2013-03-21 2016-01-27 株式会社東芝 積層型半導体装置の製造方法
JP2015056563A (ja) * 2013-09-12 2015-03-23 株式会社東芝 半導体装置およびその製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100261311A1 (en) * 2009-04-10 2010-10-14 Elpida Memory, Inc. Method of manufacturing a semiconductor device
US20110147945A1 (en) * 2009-12-17 2011-06-23 Elpida Memory, Inc. Semiconductor device capable of suppressing generation of cracks in semiconductor chip during manufacturing process
JP2012146853A (ja) * 2011-01-13 2012-08-02 Elpida Memory Inc 半導体装置の製造方法
CN103022021A (zh) * 2011-09-22 2013-04-03 株式会社东芝 半导体装置及其制造方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107887283A (zh) * 2016-09-30 2018-04-06 株式会社迪思科 半导体封装的制造方法
CN107887283B (zh) * 2016-09-30 2023-03-31 株式会社迪思科 半导体封装的制造方法
CN109509746A (zh) * 2017-09-15 2019-03-22 东芝存储器株式会社 半导体装置
CN109509746B (zh) * 2017-09-15 2022-11-25 铠侠股份有限公司 半导体装置

Also Published As

Publication number Publication date
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