KR102401109B1 - 반도체 패키지 - Google Patents

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Abstract

반도체 패키지는 외부 단자, 인터페이스 칩, 및 반도체 칩을 포함한다. 인터페이스 칩은 외부 단자와 본딩(bonding)되는 외부 인터페이스 패드, 복수의 내부 인터페이스 패드들, 및 외부 인터페이스 패드와 복수의 내부 인터페이스 패드들 사이에 연결되는 인터페이스 회로를 포함한다. 반도체 칩은 복수의 내부 인터페이스 패드들 중의 하나에 선택적으로 본딩되는 신호 패드를 포함한다. 인터페이스 회로는, 복수의 내부 인터페이스 패드들 중에서 신호 패드와 본딩되는 선택 패드와 외부 인터페이스 패드 사이의 연결을 활성화시키고, 복수의 내부 인터페이스 패드들 중에서 신호 패드와 본딩되지 않은 비선택 패드들과 외부 인터페이스 패드 사이의 연결을 비활성화시킨다.

Description

반도체 패키지{SEMICONDUCTOR PACKAGE}
본 발명은 반도체 장치에 관한 것으로, 보다 상세하게는 반도체 패키지 및 이를 포함하는 전자 장치에 관한 것이다.
일반적으로 메모리 집적 회로 등과 같은 반도체 칩에 포함되는 패드들은 패키지의 외부 단자들과 와이어 본딩(wire bonding)을 통해 전기적으로 연결됨으로써 상기 반도체 칩은 패키지 형태로 제공될 수 있다.
이 때, 상기 패키지의 외부 단자들의 배열은 내부에 포함되는 반도체 칩의 패드들의 배열에 기초하여 설계될 수 있다.
그런데, 최근 반도체 기술이 발전함에 따라, 다양한 종류의 반도체 칩들이 개발되고 있으며, 이에 따라 반도체 칩에 포함되는 패드들의 배열 또한 다양해지고 있다.
따라서 새로운 패드 배열을 갖는 반도체 칩이 개발되는 경우, 상기 반도체 칩에 최적화된 패키지를 새롭게 개발해야 하는 문제점이 있다.
상기와 같은 문제점을 해결하기 위한 본 발명의 일 목적은 서로 다른 패드 배열을 갖는 다양한 종류의 반도체 칩에 공통으로 적용될 수 있는 반도체 패키지를 제공하는 것이다.
본 발명의 다른 목적은 상기 반도체 패키지를 포함하는 전자 장치를 제공하는 것이다.
상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 반도체 패키지는 외부 단자, 인터페이스 칩, 및 반도체 칩을 포함한다. 상기 인터페이스 칩은 상기 외부 단자와 본딩(bonding)되는 외부 인터페이스 패드, 복수의 내부 인터페이스 패드들, 및 상기 외부 인터페이스 패드와 상기 복수의 내부 인터페이스 패드들 사이에 연결되는 인터페이스 회로를 포함한다. 상기 반도체 칩은 상기 복수의 내부 인터페이스 패드들 중의 하나에 선택적으로 본딩되는 신호 패드를 포함한다. 상기 인터페이스 회로는, 상기 복수의 내부 인터페이스 패드들 중에서 상기 신호 패드와 본딩되는 선택 패드와 상기 외부 인터페이스 패드 사이의 연결을 활성화시키고, 상기 복수의 내부 인터페이스 패드들 중에서 상기 신호 패드와 본딩되지 않은 비선택 패드들과 상기 외부 인터페이스 패드 사이의 연결을 비활성화시킨다.
일 실시예에 있어서, 상기 인터페이스 회로는, 상기 복수의 내부 인터페이스 패드들 중에서 어떤 패드가 상기 신호 패드와 본딩되는지를 나타내는 연결 정보를 미리 저장하는 퓨즈 회로, 상기 퓨즈 회로로부터 독출되는 상기 연결 정보를 디코딩하여 경로 제어 신호를 생성하는 디코더, 및 상기 경로 제어 신호에 기초하여 상기 외부 인터페이스 패드를 상기 복수의 내부 인터페이스 패드들 중에서 상기 신호 패드와 본딩되는 상기 선택 패드에 선택적으로 연결하는 스위치를 포함할 수 있다.
일 실시예에 있어서, 상기 인터페이스 회로는, 셋업 모드에서 상기 외부 인터페이스 패드를 통해 상기 복수의 내부 인터페이스 패드들 중에서 어떤 패드가 상기 신호 패드와 본딩되는지를 나타내는 연결 정보를 수신하고, 상기 연결 정보를 디코딩하여 경로 제어 신호를 생성하는 디코더, 및 상기 경로 제어 신호에 기초하여 상기 외부 인터페이스 패드를 상기 복수의 내부 인터페이스 패드들 중에서 상기 신호 패드와 본딩되는 상기 선택 패드에 선택적으로 연결하는 스위치를 포함할 수 있다.
일 실시예에 있어서, 상기 인터페이스 칩은 상기 복수의 내부 인터페이스 패드들 중에서 어떤 패드가 상기 신호 패드와 본딩되는지를 나타내는 연결 정보를 수신하는 적어도 하나의 모드 패드를 더 포함하고, 상기 인터페이스 회로는, 상기 적어도 하나의 모드 패드로부터 수신되는 상기 연결 정보를 디코딩하여 경로 제어 신호를 생성하는 디코더, 및 상기 경로 제어 신호에 기초하여 상기 외부 인터페이스 패드를 상기 복수의 내부 인터페이스 패드들 중에서 상기 신호 패드와 본딩되는 상기 선택 패드에 선택적으로 연결하는 스위치를 포함할 수 있다.
상기 적어도 하나의 모드 패드 각각은 전원 전압 및 접지 전압 중의 하나에 연결될 수 있다.
일 실시예에 있어서, 상기 외부 단자는 외부 장치와 데이터를 송수신하는 데이터 입출력 단자이고, 상기 신호 패드는 상기 인터페이스 칩을 통해 상기 데이터 입출력 단자에 전기적으로 연결되어 상기 데이터를 송수신하는 데이터 입출력 패드일 수 있다.
일 실시예에 있어서, 상기 외부 단자는 외부 장치로부터 클럭 신호를 수신하는 클럭 단자이고, 상기 신호 패드는 상기 인터페이스 칩을 통해 상기 클럭 단자에 전기적으로 연결되어 상기 클럭 신호를 수신하는 클럭 패드일 수 있다.
일 실시예에 있어서, 상기 반도체 칩은 플래시 메모리 장치를 포함할 수 있다.
상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 반도체 패키지는 제1 내지 제n(n은 양의 정수) 외부 단자들, 인터페이스 칩, 및 반도체 칩을 포함한다. 상기 인터페이스 칩은 상기 제1 내지 제n 외부 단자들과 각각 본딩되는 제1 내지 제n 외부 인터페이스 패드들, 복수의 제1 내지 제n 내부 인터페이스 패드들, 및 상기 제1 내지 제n 외부 인터페이스 패드들과 상기 복수의 제1 내지 제n 내부 인터페이스 패드들 사이에 연결되는 인터페이스 회로를 포함한다. 상기 반도체 칩은 제1 내지 제n 신호 패드들을 포함한다. 상기 제k(k는 n이하의 양의 정수) 신호 패드는 상기 복수의 제k 내부 인터페이스 패드들 중의 하나에 선택적으로 본딩되고, 상기 인터페이스 회로는, 상기 복수의 제k 내부 인터페이스 패드들 중에서 상기 제k 신호 패드와 본딩되는 선택 패드와 상기 제k 외부 인터페이스 패드 사이의 연결을 활성화시키고, 상기 복수의 제k 내부 인터페이스 패드들 중에서 상기 제k 신호 패드와 본딩되지 않은 비선택 패드들과 상기 제k 외부 인터페이스 패드 사이의 연결을 비활성화시킨다.
일 실시예에 있어서, 상기 인터페이스 칩에 포함되는 상기 제1 내지 제n 외부 인터페이스 패드들의 배열 순서는 상기 제1 내지 제n 외부 인터페이스 패드들이 각각 본딩되는 상기 제1 내지 제n 외부 단자들의 배열 순서와 동일할 수 있다.
일 실시예에 있어서, 상기 복수의 제i 내부 인터페이스 패드들 중의 적어도 하나는 상기 복수의 제j(i 및 j는 n이하의 서로 다른 양의 정수) 내부 인터페이스 패드들 사이에 배치될 수 있다.
일 실시예에 있어서, 상기 복수의 제i 내부 인터페이스 패드들 및 상기 복수의 제j(i 및 j는 n 이하의 서로 다른 양의 정수) 내부 인터페이스 패드들은 서로 교번하여 배치될 수 있다.
일 실시예에 있어서, 상기 인터페이스 회로는, 상기 복수의 제1 내지 제n 내부 인터페이스 패드들 중에서 어떤 패드들이 상기 제1 내지 제n 신호 패드들 각각과 본딩되는지를 나타내는 연결 정보를 미리 저장하는 퓨즈 회로, 상기 퓨즈 회로로부터 독출되는 상기 연결 정보를 디코딩하여 제1 내지 제n 경로 제어 신호들을 생성하는 디코더, 및 제1 내지 제n 스위치들을 포함하고, 상기 제k 스위치는 상기 제k 경로 제어 신호에 기초하여 상기 제k 외부 인터페이스 패드를 상기 복수의 제k 내부 인터페이스 패드들 중에서 상기 제k 신호 패드와 본딩되는 상기 선택 패드에 선택적으로 연결할 수 있다.
일 실시예에 있어서, 상기 인터페이스 회로는, 셋업 모드에서 상기 제1 내지 제n 외부 인터페이스 패드들 중의 적어도 하나를 통해 상기 복수의 제1 내지 제n 내부 인터페이스 패드들 중에서 어떤 패드들이 상기 제1 내지 제n 신호 패드들 각각과 본딩되는지를 나타내는 연결 정보를 수신하고, 상기 연결 정보를 디코딩하여 제1 내지 제n 경로 제어 신호들을 생성하는 디코더, 및 제1 내지 제n 스위치들을 포함하고, 상기 제k 스위치는 상기 제k 경로 제어 신호에 기초하여 상기 제k 외부 인터페이스 패드를 상기 복수의 제k 내부 인터페이스 패드들 중에서 상기 제k 신호 패드와 본딩되는 상기 선택 패드에 선택적으로 연결할 수 있다.
일 실시예에 있어서, 상기 인터페이스 칩은 상기 복수의 제1 내지 제n 내부 인터페이스 패드들 중에서 어떤 패드들이 상기 제1 내지 제n 신호 패드들 각각과 본딩되는지를 나타내는 연결 정보를 수신하는 적어도 하나의 모드 패드를 더 포함하고, 상기 인터페이스 회로는, 상기 적어도 하나의 모드 패드로부터 수신되는 상기 연결 정보를 디코딩하여 경로 제어 신호를 생성하는 디코더, 및 제1 내지 제n 스위치들을 포함하고, 상기 제k 스위치는 상기 경로 제어 신호에 기초하여 상기 제k 외부 인터페이스 패드를 상기 복수의 제k 내부 인터페이스 패드들 중에서 상기 제k 신호 패드와 본딩되는 상기 선택 패드에 선택적으로 연결할 수 있다.
상기 적어도 하나의 모드 패드 각각은 전원 전압 및 접지 전압 중의 하나에 연결될 수 있다.
일 실시예에 있어서, 상기 제1 내지 제n 외부 단자들은 외부 장치와 데이터를 송수신하는 복수의 데이터 입출력 단자들을 포함하고, 상기 제1 내지 제n 신호 패드들은 상기 인터페이스 칩을 통해 상기 복수의 데이터 입출력 단자들에 각각 전기적으로 연결되어 상기 데이터를 송수신하는 복수의 데이터 입출력 패드들을 포함할 수 있다.
일 실시예에 있어서, 상기 제1 내지 제n 외부 단자들은 외부 장치로부터 클럭 신호를 수신하는 적어도 하나의 클럭 단자를 포함하고, 상기 제1 내지 제n 신호 패드들은 상기 인터페이스 칩을 통해 상기 적어도 하나의 클럭 단자에 전기적으로 연결되어 상기 클럭 신호를 수신하는 적어도 하나의 클럭 패드를 포함할 수 있다.
일 실시예에 있어서, 상기 반도체 칩은 플래시 메모리 장치를 포함할 수 있다.
상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 전자 장치는 불휘발성 메모리 모듈 및 프로세서를 포함한다. 상기 불휘발성 메모리 모듈은 패키지 형태로 제공된다. 상기 프로세서는 상기 불휘발성 메모리 모듈에 대해 독출 동작 및 프로그램 동작을 수행한다. 상기 불휘발성 메모리 모듈은, 상기 프로세서와 연결되는 외부 단자, 상기 외부 단자와 본딩되는 외부 인터페이스 패드, 복수의 내부 인터페이스 패드들, 및 상기 외부 인터페이스 패드와 상기 복수의 내부 인터페이스 패드들 사이에 연결되는 인터페이스 회로를 포함하는 인터페이스 칩, 및 상기 복수의 내부 인터페이스 패드들 중의 하나에 선택적으로 본딩되는 신호 패드를 포함하는 불휘발성 메모리 칩을 포함하고, 상기 인터페이스 회로는, 상기 복수의 내부 인터페이스 패드들 중에서 상기 신호 패드와 본딩되는 선택 패드와 상기 외부 인터페이스 패드 사이의 연결을 활성화시키고, 상기 복수의 내부 인터페이스 패드들 중에서 상기 신호 패드와 본딩되지 않은 비선택 패드들과 상기 외부 인터페이스 패드 사이의 연결을 비활성화시킨다.
다양한 종류의 반도체 칩들이 서로 다른 패드 배열을 갖는 경우에도, 상기 반도체 칩들 각각은 본 발명의 실시예들에 따른 반도체 패키지를 통해 동일한 타입의 패키지로 구현될 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지를 나타내는 도면이다.
도 2는 본 발명의 일 실시예에 따른 반도체 패키지를 나타내는 도면이다.
도 3은 도 1의 반도체 패키지에 포함되는 인터페이스 칩의 일 예를 나타내는 도면이다.
도 4는 도 1의 반도체 패키지에 포함되는 인터페이스 칩의 다른 예를 나타내는 도면이다.
도 5는 도 1의 반도체 패키지에 포함되는 인터페이스 칩의 또 다른 예를 나타내는 도면이다.
도 6은 본 발명의 일 실시예에 따른 반도체 패키지를 나타내는 도면이다.
도 7은 도 6의 반도체 패키지에 포함되는 인터페이스 칩의 일 예를 나타내는 도면이다.
도 8은 도 6의 반도체 패키지에 포함되는 인터페이스 칩의 다른 예를 나타내는 도면이다.
도 9는 도 6의 반도체 패키지에 포함되는 인터페이스 칩의 또 다른 예를 나타내는 도면이다.
도 10은 본 발명의 일 실시예에 따른 솔리드 스테이트 드라이브 시스템을 나타내는 블록도이다.
도 11은 본 발명의 일 실시예에 따른 전자 장치를 나타내는 블록도이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제 1, 제 2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제 1 구성요소는 제 2 구성요소로 명명될 수 있고, 유사하게 제 2 구성요소도 제 1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지를 나타내는 도면이다.
도 1을 참조하면, 반도체 패키지(10)는 외부 단자(100), 반도체 칩(200), 및 인터페이스 칩(IF_CHIP)(300)을 포함한다.
반도체 패키지(10)는 외부 단자(100)를 통해 외부 장치와 연결된다.
반도체 패키지(10)는 복수의 외부 단자들을 포함하나, 설명의 편의를 위해 도 1에는 상기 복수의 외부 단자들 중에서 하나의 외부 단자(100) 만이 도시된다.
반도체 칩(200)은 인터페이스 칩(300)을 통해 외부 단자(100)와 전기적으로 연결되는 신호 패드(210)를 포함한다. 따라서 반도체 칩(200)은 신호 패드(210)를 통해 상기 외부 장치와 신호를 송수신할 수 있다.
반도체 칩(200)은 복수의 신호 패드들을 포함하나, 설명의 편의를 위해 도 1에는 상기 복수의 신호 패드들 중에서 외부 단자(100)와 전기적으로 연결되는 하나의 신호 패드(210) 만이 도시된다.
인터페이스 칩(300)은 외부 인터페이스 패드(310), 복수의 내부 인터페이스 패드들(320-1, 320-2, 320-3, 320-4), 및 인터페이스 회로(330)를 포함한다.
외부 인터페이스 패드(310)는 외부 단자(100)와 와이어 본딩(wire bonding)된다.
일 실시예에 있어서, 인터페이스 칩(300)에 포함되는 외부 인터페이스 패드(310)는 외부 단자(100)로부터 가까운 위치에 배치될 수 있다. 따라서 외부 인터페이스 패드(310)와 외부 단자(100)를 연결하는 와이어의 길이는 최소화될 수 있다.
반도체 칩(200)에 포함되는 신호 패드(210)는 인터페이스 칩(300)에 포함되는 복수의 내부 인터페이스 패드들(320-1, 320-2, 320-3, 320-4) 중의 하나에 선택적으로 와이어 본딩될 수 있다.
일 실시예에 있어서, 신호 패드(210)는 복수의 내부 인터페이스 패드들(320-1, 320-2, 320-3, 320-4) 중에서 신호 패드(210)로부터 가장 가까이에 위치하는 패드에 와이어 본딩될 수 있다.
다른 실시예에 있어서, 신호 패드(210)는 복수의 내부 인터페이스 패드들(320-1, 320-2, 320-3, 320-4) 중에서 와이어 본딩 프로세스를 수행하기에 가장 쉬운 패드에 와이어 본딩될 수 있다.
도 1에는 예시적으로 신호 패드(210)가 제1 내부 인터페이스 패드(320-1)에 와이어 본딩된 것으로 도시된다.
도 1에는 인터페이스 칩(300)이 네 개의 내부 인터페이스 패드들(320-1, 320-2, 320-3, 320-4)을 포함하는 것으로 도시되어 있으나, 본 발명은 이에 한정되지 않으며, 인터페이스 칩(300)은 임의의 개수의 내부 인터페이스 패드들을 포함할 수 있다.
인터페이스 회로(330)는 외부 인터페이스 패드(310)와 복수의 내부 인터페이스 패드들(320-1, 320-2, 320-3, 320-4) 사이에 연결된다.
인터페이스 회로(330)는 복수의 내부 인터페이스 패드들(320-1, 320-2, 320-3, 320-4) 중에서 신호 패드(210)와 본딩되는 선택 패드(320-1)와 외부 인터페이스 패드(310) 사이의 연결을 활성화시킨다. 반면에, 인터페이스 회로(330)는 복수의 내부 인터페이스 패드들(320-1, 320-2, 320-3, 320-4) 중에서 신호 패드(210)와 본딩되지 않은 비선택 패드들(320-2, 320-3, 320-4)과 외부 인터페이스 패드(310) 사이의 연결을 비활성화시킨다.
따라서 반도체 칩(200)에 포함되는 신호 패드(210)는 인터페이스 칩(300)을 통해 외부 단자(100)에 전기적으로 연결될 수 있다.
일 실시예에 있어서, 반도체 칩(200)은 반도체 메모리 장치를 포함할 수 있다. 예를 들어, 반도체 칩(200)은 플래시 메모리 장치를 포함할 수 있다. 이 경우, 반도체 패키지(10)는 불휘발성 메모리 모듈일 수 있다.
일 실시예에 있어서, 외부 단자(100)는 상기 외부 장치와 데이터를 송수신하는 데이터 입출력 단자일 수 있다. 이 경우, 반도체 칩(200)에 포함되는 신호 패드(210)는 인터페이스 칩(300)을 통해 상기 데이터 입출력 단자에 전기적으로 연결되어 상기 데이터를 송수신하는 데이터 입출력 패드일 수 있다.
일 실시예에 있어서, 외부 단자(100)는 상기 외부 장치로부터 클럭 신호를 수신하는 클럭 단자일 수 있다. 이 경우, 반도체 칩(200)에 포함되는 신호 패드(210)는 인터페이스 칩(300)을 통해 상기 클럭 단자에 전기적으로 연결되어 상기 클럭 신호를 수신하는 클럭 패드일 수 있다.
도 1에는 반도체 패키지(10)가 하나의 반도체 칩(200)을 포함하는 것으로 도시되어 있으나, 본 발명은 이에 한정되지 않으며, 실시예에 따라서 반도체 패키지(10)는 복수의 반도체 칩들을 포함할 수도 있다. 이 경우, 상기 복수의 반도체 칩들 각각에 포함되는 신호 패드(210)는 인터페이스 칩(300)을 통해 상응하는 외부 단자(100)에 전기적으로 연결될 수 있다.
도 2는 본 발명의 일 실시예에 따른 반도체 패키지를 나타내는 도면이다.
도 1에 도시된 반도체 패키지(10)의 경우, 반도체 칩(200)에 포함되는 신호 패드(210)는 반도체 칩(200)의 제1 측에 배치되는 반면, 도 2에 도시된 반도체 패키지(10)의 경우, 반도체 칩(200)에 포함되는 신호 패드(210)는 반도체 칩(200)의 제2 측에 배치된다는 사항을 제외하고는, 도 2의 반도체 패키지(10)는 도 1의 반도체 패키지(10)와 동일하다.
도 1에 도시된 바와 같이, 도 1의 반도체 패키지(10)의 경우, 반도체 칩(200)에 포함되는 신호 패드(210)는 반도체 칩(200)의 상기 제1 측에 위치하므로, 신호 패드(210)는 복수의 내부 인터페이스 패드들(320-1, 320-2, 320-3, 320-4) 중에서 상기 제1 측에 위치하는 제1 내부 인터페이스 패드(320-1)에 본딩될 수 있다. 이 경우, 인터페이스 회로(330)는 복수의 내부 인터페이스 패드들(320-1, 320-2, 320-3, 320-4) 중에서 신호 패드(210)와 본딩되는 선택 패드(320-1)와 외부 인터페이스 패드(310) 사이의 연결은 활성화시키고, 복수의 내부 인터페이스 패드들(320-1, 320-2, 320-3, 320-4) 중에서 신호 패드(210)와 본딩되지 않은 비선택 패드들(320-2, 320-3, 320-4)과 외부 인터페이스 패드(310) 사이의 연결은 비활성화시킴으로써, 반도체 칩(200)에 포함되는 신호 패드(210)는 인터페이스 칩(300)을 통해 외부 단자(100)에 전기적으로 연결될 수 있다.
이에 반해, 도 2에 도시된 바와 같이, 도 2의 반도체 패키지(10)의 경우, 반도체 칩(200)에 포함되는 신호 패드(210)는 반도체 칩(200)의 상기 제2 측에 위치하므로, 신호 패드(210)는 복수의 내부 인터페이스 패드들(320-1, 320-2, 320-3, 320-4) 중에서 상기 제2 측에 위치하는 제4 내부 인터페이스 패드(320-4)에 본딩될 수 있다. 이 경우, 인터페이스 회로(330)는 복수의 내부 인터페이스 패드들(320-1, 320-2, 320-3, 320-4) 중에서 신호 패드(210)와 본딩되는 선택 패드(320-4)와 외부 인터페이스 패드(310) 사이의 연결은 활성화시키고, 복수의 내부 인터페이스 패드들(320-1, 320-2, 320-3, 320-4) 중에서 신호 패드(210)와 본딩되지 않은 비선택 패드들(320-1, 320-2, 320-3)과 외부 인터페이스 패드(310) 사이의 연결은 비활성화시킴으로써, 반도체 칩(200)에 포함되는 신호 패드(210)는 인터페이스 칩(300)을 통해 외부 단자(100)에 전기적으로 연결될 수 있다.
도 1 및 2를 참조하여 상술한 바와 같이, 본 발명의 실시예들에 따른 반도체 패키지(10)의 경우, 반도체 칩(200) 상에서의 신호 패드(210)의 위치와 무관하게, 신호 패드(210)는 인터페이스 칩(300)을 통해 외부 단자(100)에 용이하게 전기적으로 연결될 수 있다.
도 3은 도 1의 반도체 패키지에 포함되는 인터페이스 칩의 일 예를 나타내는 도면이다.
도 3을 참조하면, 인터페이스 칩(300a)은 외부 인터페이스 패드(310), 복수의 내부 인터페이스 패드들(320-1, 320-2, 320-3, 320-4), 및 인터페이스 회로(330a)를 포함할 수 있다.
인터페이스 회로(330a)는 스위치(331), 디코더(332), 및 퓨즈 회로(333)를 포함할 수 있다.
퓨즈 회로(333)는 복수의 내부 인터페이스 패드들(320-1, 320-2, 320-3, 320-4) 중에서 어떤 패드가 반도체 칩(200)의 신호 패드(210)와 본딩되는지를 나타내는 연결 정보(CI)를 미리 저장할 수 있다.
예를 들어, 도 1에 도시된 바와 같이, 신호 패드(210)가 복수의 내부 인터페이스 패드들(320-1, 320-2, 320-3, 320-4) 중에서 제1 내부 인터페이스 패드(320-1)에 본딩되는 경우, 퓨즈 회로(333)는 "01"에 상응하는 연결 정보(CI)를 저장하고, 도 2에 도시된 바와 같이, 신호 패드(210)가 복수의 내부 인터페이스 패드들(320-1, 320-2, 320-3, 320-4) 중에서 제4 내부 인터페이스 패드(320-4)에 본딩되는 경우, 퓨즈 회로(333)는 "04"에 상응하는 연결 정보(CI)를 저장할 수 있다.
일 실시예에 있어서, 반도체 패키지(10)의 제조 과정에서 퓨즈 회로(333)에 대해 퓨즈 커팅 프로세스를 수행하여 퓨즈 회로(333)에 연결 정보(CI)를 미리 저장할 수 있다.
디코더(332)는 퓨즈 회로(333)로부터 연결 정보(CI)를 독출하고, 연결 정보(CI)를 디코딩하여 경로 제어 신호(PCS)를 생성할 수 있다.
스위치(331)는 외부 인터페이스 패드(310)에 연결되는 제1 단자 및 경로 제어 신호(PCS)에 기초하여 내부 인터페이스 패드들(320-1, 320-2, 320-3, 320-4) 중의 하나에 연결되는 제2 단자를 포함할 수 있다.
경로 제어 신호(PCS)는 복수의 내부 인터페이스 패드들(320-1, 320-2, 320-3, 320-4) 중에서 반도체 칩(200)의 신호 패드(210)와 본딩되는 상기 선택 패드를 나타내므로, 스위치(331)는 경로 제어 신호(PCS)에 기초하여 외부 인터페이스 패드(310)를 복수의 내부 인터페이스 패드들(320-1, 320-2, 320-3, 320-4) 중에서 신호 패드(210)와 본딩되는 상기 선택 패드에 선택적으로 연결할 수 있다.
따라서 신호 패드(210)의 위치와 무관하게, 반도체 칩(200)에 포함되는 신호 패드(210)는 인터페이스 칩(300)을 통해 외부 단자(100)에 전기적으로 연결될 수 있다.
도 4는 도 1의 반도체 패키지에 포함되는 인터페이스 칩의 다른 예를 나타내는 도면이다.
도 4를 참조하면, 인터페이스 칩(300b)은 외부 인터페이스 패드(310), 복수의 내부 인터페이스 패드들(320-1, 320-2, 320-3, 320-4), 및 인터페이스 회로(330b)를 포함할 수 있다.
인터페이스 회로(330b)는 스위치(331) 및 디코더(332)를 포함할 수 있다.
반도체 패키지(10)는 셋업 모드에서 외부 장치로부터 외부 단자(100)를 통해 복수의 내부 인터페이스 패드들(320-1, 320-2, 320-3, 320-4) 중에서 어떤 패드가 반도체 칩(200)의 신호 패드(210)와 본딩되는지를 나타내는 연결 정보(CI)를 수신할 수 있다. 예를 들어, 반도체 패키지(10)는 파워-업 초기에 상기 외부 장치로부터 외부 단자(100)를 통해 연결 정보(CI)를 수신할 수 있다. 상기 외부 장치로부터 제공되는 연결 정보(CI)는 외부 단자(100) 및 외부 인터페이스 패드(310)를 통해 디코더(332)에 제공될 수 있다.
디코더(332)는 상기 셋업 모드에서 외부 인터페이스 패드(310)를 통해 연결 정보(CI)를 수신하고, 연결 정보(CI)를 디코딩하여 경로 제어 신호(PCS)를 생성할 수 있다.
스위치(331)는 외부 인터페이스 패드(310)에 연결되는 제1 단자 및 경로 제어 신호(PCS)에 기초하여 내부 인터페이스 패드들(320-1, 320-2, 320-3, 320-4) 중의 하나에 연결되는 제2 단자를 포함할 수 있다.
경로 제어 신호(PCS)는 복수의 내부 인터페이스 패드들(320-1, 320-2, 320-3, 320-4) 중에서 반도체 칩(200)의 신호 패드(210)와 본딩되는 상기 선택 패드를 나타내므로, 스위치(331)는 경로 제어 신호(PCS)에 기초하여 외부 인터페이스 패드(310)를 복수의 내부 인터페이스 패드들(320-1, 320-2, 320-3, 320-4) 중에서 신호 패드(210)와 본딩되는 상기 선택 패드에 선택적으로 연결할 수 있다.
따라서 신호 패드(210)의 위치와 무관하게, 반도체 칩(200)에 포함되는 신호 패드(210)는 인터페이스 칩(300)을 통해 외부 단자(100)에 전기적으로 연결될 수 있다.
도 5는 도 1의 반도체 패키지에 포함되는 인터페이스 칩의 또 다른 예를 나타내는 도면이다.
도 5를 참조하면, 인터페이스 칩(300c)은 외부 인터페이스 패드(310), 복수의 내부 인터페이스 패드들(320-1, 320-2, 320-3, 320-4), 인터페이스 회로(330c), 및 적어도 하나의 모드 패드(340-1, 340-2)를 포함할 수 있다.
도 5에는 인터페이스 칩(300c)이 두 개의 모드 패드들(340-1, 340-2)을 포함하는 것으로 도시되어 있으나, 본 발명은 이에 한정되지 않으며, 인터페이스 칩(300c)은 임의의 개수의 모드 패드를 포함할 수 있다.
인터페이스 칩(300c)은 적어도 하나의 모드 패드(340-1, 340-2)를 통해 복수의 내부 인터페이스 패드들(320-1, 320-2, 320-3, 320-4) 중에서 어떤 패드가 반도체 칩(200)의 신호 패드(210)와 본딩되는지를 나타내는 연결 정보(CI)를 수신할 수 있다.
예를 들어, 연결 정보(CI)는 적어도 하나의 모드 패드(340-1, 340-2) 각각을 통해 제공되는 신호의 조합에 상응할 수 있다.
일 실시예에 있어서, 적어도 하나의 모드 패드(340-1, 340-2) 각각은 전원 전압(VDD) 및 접지 전압(GND) 중의 하나에 연결될 수 있다. 예를 들어, 인터페이스 칩(300c)이 두 개의 모드 패드들(340-1, 340-2)을 포함하고, 두 개의 모드 패드들(340-1, 340-2) 각각이 전원 전압(VDD) 및 접지 전압(GND) 중의 하나에 연결되는 경우, 연결 정보(CI)는 "00", "01", "10" 및 "11" 중의 하나에 상응할 수 있다. 따라서 연결 정보(CI)는 네 개의 내부 인터페이스 패드들(320-1, 320-2, 320-3, 320-4) 중의 하나를 나타낼 수 있다.
인터페이스 회로(330c)는 스위치(331) 및 디코더(332)를 포함할 수 있다.
디코더(332)는 적어도 하나의 모드 패드(340-1, 340-2)를 통해 연결 정보(CI)를 수신하고, 연결 정보(CI)를 디코딩하여 경로 제어 신호(PCS)를 생성할 수 있다.
스위치(331)는 외부 인터페이스 패드(310)에 연결되는 제1 단자 및 경로 제어 신호(PCS)에 기초하여 내부 인터페이스 패드들(320-1, 320-2, 320-3, 320-4) 중의 하나에 연결되는 제2 단자를 포함할 수 있다.
경로 제어 신호(PCS)는 복수의 내부 인터페이스 패드들(320-1, 320-2, 320-3, 320-4) 중에서 반도체 칩(200)의 신호 패드(210)와 본딩되는 상기 선택 패드를 나타내므로, 스위치(331)는 경로 제어 신호(PCS)에 기초하여 외부 인터페이스 패드(310)를 복수의 내부 인터페이스 패드들(320-1, 320-2, 320-3, 320-4) 중에서 신호 패드(210)와 본딩되는 상기 선택 패드에 선택적으로 연결할 수 있다.
따라서 신호 패드(210)의 위치와 무관하게, 반도체 칩(200)에 포함되는 신호 패드(210)는 인터페이스 칩(300)을 통해 외부 단자(100)에 전기적으로 연결될 수 있다.
일반적으로 반도체 칩의 패드들은 패키지의 외부 단자와 와이어 본딩을 통해 직접 연결된다. 따라서 기존의 반도체 칩의 패드 배열과는 서로 다른 패드 배열을 갖는 새로운 반도체 칩이 개발되는 경우, 상기 새로운 반도체 칩을 패키지화하기 위해서는 상기 새로운 반도체 칩의 패드 배열과 부합되는 배열의 외부 단자들을 갖는 새로운 패키지가 필요하였다.
그러나, 도 1 내지 5를 참조하여 상술한 바와 같이, 본 발명의 실시예들에 따른 반도체 패키지(10)는 외부 단자(100)와 반도체 칩(200)의 신호 패드(210)를 전기적으로 연결하는 인터페이스 칩(300)을 포함하므로, 반도체 칩(200)에 포함되는 신호 패드(210)가 외부 단자(100)로부터 멀리 떨어져 있거나 신호 패드(210)를 외부 단자(100)에 와이어 본딩을 통해 직접 연결하기 어려운 경우에도, 신호 패드(210)는 인터페이스 칩(300)을 통해 외부 단자(100)에 용이하게 전기적으로 연결될 수 있다. 따라서 다양한 종류의 반도체 칩들이 서로 다른 패드 배열을 갖는 경우에도, 상기 반도체 칩들 각각은 본 발명의 실시예들에 따른 반도체 패키지(10)를 통해 동일한 형태의 패키지로 구현될 수 있다.
도 6은 본 발명의 일 실시예에 따른 반도체 패키지를 나타내는 도면이다.
도 6을 참조하면, 반도체 패키지(20)는 제1 내지 제n 외부 단자들(401, 402, ..., 40n), 반도체 칩(500), 및 인터페이스 칩(IF_CHIP)(600)을 포함한다. 여기서, n은 양의 정수를 나타낸다.
반도체 패키지(20)는 제1 내지 제n 외부 단자들(401, 402, ..., 40n)을 통해 외부 장치와 연결된다.
반도체 칩(500)은 인터페이스 칩(600)을 통해 제1 내지 제n 외부 단자들(401, 402, ..., 40n)에 각각 전기적으로 연결되는 제1 내지 제n 신호 패드들(511, 512, ..., 51n)을 포함한다. 따라서 반도체 칩(500)은 제1 내지 제n 신호 패드들(511, 512, ..., 51n)을 통해 상기 외부 장치와 신호를 송수신할 수 있다.
인터페이스 칩(600)은 제1 내지 제n 외부 인터페이스 패드들(611, 612, ..., 61n), 복수의 제1 내지 제n 내부 인터페이스 패드들(621-1, 621-2, ..., 621-m, 622-1, 622-2, ..., 622-m, ..., 62n-1, 62n-2, ..., 62n-m), 및 인터페이스 회로(630)를 포함한다. 여기서, m은 양의 정수를 나타낸다.
복수의 제1 내지 제n 내부 인터페이스 패드들(621-1, 621-2, ..., 621-m, 622-1, 622-2, ..., 622-m, ..., 62n-1, 62n-2, ..., 62n-m)은 각각 제1 내지 제n 외부 인터페이스 패드들(611, 612, ..., 61n)에 대응된다. 즉, 복수의 제1 내부 인터페이스 패드들(621-1, 621-2, ..., 621-m)은 제1 외부 인터페이스 패드들(611)에 대응되고, 복수의 제2 내부 인터페이스 패드들(622-1, 622-2, ..., 622-m)은 제2 외부 인터페이스 패드들(612)에 대응되고, 복수의 제n 내부 인터페이스 패드들(62n-1, 62n-2, ..., 62n-m)은 제n 외부 인터페이스 패드들(61n)에 대응된다.
일 실시예에 있어서, 인터페이스 칩(600) 상에서, 복수의 제i 내부 인터페이스 패드들(62i-1, 62i-2, ..., 62i-m) 중의 적어도 하나는 복수의 제j 내부 인터페이스 패드들(62j-1, 62j-2, ..., 62j-m) 사이에 배치될 수 있다. 예를 들어, 도 6에 도시된 바와 같이, 복수의 제i 내부 인터페이스 패드들(62i-1, 62i-2, ..., 62i-m) 및 복수의 제j 내부 인터페이스 패드들(62j-1, 62j-2, ..., 62j-m)은 서로 교번하여 배치될 수 있다. 여기서, i 및 j는 n 이하의 서로 다른 양의 정수를 나타낸다.
따라서 복수의 제1 내부 인터페이스 패드들(621-1, 621-2, ..., 621-m), 복수의 제2 내부 인터페이스 패드들(622-1, 622-2, ..., 622-m), 및 복수의 제n 내부 인터페이스 패드들(62n-1, 62n-2, ..., 62n-m)은 인터페이스 칩(600) 상에 분산되어 배치될 수 있다.
도 6에는 복수의 제1 내부 인터페이스 패드들(621-1, 621-2, ..., 621-m)의 개수, 복수의 제2 내부 인터페이스 패드들(622-1, 622-2, ..., 622-m)의 개수, 및 복수의 제n 내부 인터페이스 패드들(62n-1, 62n-2, ..., 62n-m)의 개수는 서로 동일한 것으로 도시되어 있으나, 본 발명은 이에 한정되지 않으며, 실시예에 따라서 복수의 제1 내부 인터페이스 패드들(621-1, 621-2, ..., 621-m)의 개수, 복수의 제2 내부 인터페이스 패드들(622-1, 622-2, ..., 622-m)의 개수, 및 복수의 제n 내부 인터페이스 패드들(62n-1, 62n-2, ..., 62n-m)의 개수는 서로 다를 수도 있다.
제1 내지 제n 외부 인터페이스 패드들(611, 612, ..., 61n)은 제1 내지 제n 외부 단자들(401, 402, ..., 40n)과 각각 와이어 본딩(wire bonding)된다.
일 실시예에 있어서, 인터페이스 칩(600)에 포함되는 제1 내지 제n 외부 인터페이스 패드들(611, 612, ..., 61n) 각각은 상응하는 제1 내지 제n 외부 단자들(401, 402, ..., 40n)로부터 가까운 위치에 배치될 수 있다. 예를 들어, 제1 내지 제n 외부 인터페이스 패드들(611, 612, ..., 61n)의 배열 순서는 제1 내지 제n 외부 인터페이스 패드들(611, 612, ..., 61n)이 각각 본딩되는 제1 내지 제n 외부 단자들(401, 402, ..., 40n)의 배열 순서와 동일할 수 있다. 따라서 제1 내지 제n 외부 인터페이스 패드들(611, 612, ..., 61n)과 제1 내지 제n 외부 단자들(401, 402, ..., 40n)을 연결하는 와이어의 길이는 최소화될 수 있다.
반도체 칩(500)에 포함되는 제k 신호 패드(51k)는 인터페이스 칩(600)에 포함되는 복수의 제k 내부 인터페이스 패드들(62k-1, 62k-2, ..., 62k-m) 중의 하나에 선택적으로 와이어 본딩될 수 있다. 여기서, k는 n 이하의 양의 정수를 나타낸다. 예를 들어, 제1 신호 패드(511)는 인터페이스 칩(600)에 포함되는 복수의 제1 내부 인터페이스 패드들(621-1, 621-2, ..., 621-m) 중의 하나에 선택적으로 와이어 본딩되고, 제2 신호 패드(512)는 인터페이스 칩(600)에 포함되는 복수의 제2 내부 인터페이스 패드들(622-1, 622-2, ..., 622-m) 중의 하나에 선택적으로 와이어 본딩되고, 제n 신호 패드(51n)는 인터페이스 칩(600)에 포함되는 복수의 제n 내부 인터페이스 패드들(62n-1, 62n-2, ..., 62n-m) 중의 하나에 선택적으로 와이어 본딩될 수 있다.
일 실시예에 있어서, 제k 신호 패드(51k)는 복수의 제k 내부 인터페이스 패드들(62k-1, 62k-2, ..., 62k-m) 중에서 제k 신호 패드(51k)로부터 가장 가까이에 위치하는 패드에 와이어 본딩될 수 있다.
다른 실시예에 있어서, 제k 신호 패드(51k)는 복수의 제k 내부 인터페이스 패드들(62k-1, 62k-2, ..., 62k-m) 중에서 와이어 본딩 프로세스를 수행하기에 가장 쉬운 패드에 와이어 본딩될 수 있다.
도 6에는 예시적으로 제1 신호 패드(511)는 복수의 제1 내부 인터페이스 패드들(621-1, 621-2, ..., 621-m) 중에서 내부 인터페이스 패드(621-1)에 와이어 본딩되고, 제2 신호 패드(512)는 복수의 제2 내부 인터페이스 패드들(622-1, 622-2, ..., 622-m) 중에서 내부 인터페이스 패드(622-2)에 와이어 본딩되고, 제n 신호 패드(51n)는 복수의 제n 내부 인터페이스 패드들(62n-1, 62n-2, ..., 62n-m) 중에서 내부 인터페이스 패드(62n-m)에 와이어 본딩된 것으로 도시된다.
인터페이스 회로(630)는 제1 내지 제n 외부 인터페이스 패드들(611, 612, ..., 61n)과 복수의 제1 내지 제n 내부 인터페이스 패드들(621-1, 621-2, ..., 621-m, 622-1, 622-2, ..., 622-m, ..., 62n-1, 62n-2, ..., 62n-m) 사이에 연결된다.
인터페이스 회로(630)는 복수의 제k 내부 인터페이스 패드들(62k-1, 62k-2, ..., 62k-m) 중에서 제k 신호 패드(51k)와 본딩되는 선택 패드와 제k 외부 인터페이스 패드(61k) 사이의 연결을 활성화시킨다. 반면에, 인터페이스 회로(630)는 복수의 제k 내부 인터페이스 패드들(62k-1, 62k-2, ..., 62k-m) 중에서 제k 신호 패드(51k)와 본딩되지 않은 비선택 패드들과 제k 외부 인터페이스 패드(61k) 사이의 연결을 비활성화시킨다.
따라서 반도체 칩(500)에 포함되는 제1 내지 제n 신호 패드들(511, 512, ..., 51n)은 인터페이스 칩(600)을 통해 제1 내지 제n 외부 단자들(401, 402, ..., 40n)에 각각 전기적으로 연결될 수 있다.
일 실시예에 있어서, 반도체 칩(500)은 반도체 메모리 장치를 포함할 수 있다. 예를 들어, 반도체 칩(500)은 플래시 메모리 장치를 포함할 수 있다. 이 경우, 반도체 패키지(20)는 불휘발성 메모리 모듈일 수 있다.
일 실시예에 있어서, 제1 내지 제n 외부 단자들(401, 402, ..., 40n)은 상기 외부 장치와 데이터를 송수신하는 복수의 데이터 입출력 단자들을 포함할 수 있다. 이 경우, 반도체 칩(500)에 포함되는 제1 내지 제n 신호 패드들(511, 512, ..., 51n)은 인터페이스 칩(600)을 통해 상기 복수의 데이터 입출력 단자들에 각각 전기적으로 연결되어 상기 데이터를 송수신하는 복수의 데이터 입출력 패드들을 포함할 수 있다. 예를 들어, 도 6에 도시된 바와 같이, 제1 내지 제(n-1) 외부 단자들(401, 402, ..., 40(n-1))은 복수의 데이터 입출력 단자들(DQ)에 상응하고, 제1 내지 제(n-1) 신호 패드들(511, 512, ..., 51(n-1))은 상기 복수의 데이터 입출력 패드들에 상응할 수 있다.
일 실시예에 있어서, 제1 내지 제n 외부 단자들(401, 402, ..., 40n)은 상기 외부 장치로부터 클럭 신호를 수신하는 적어도 하나의 클럭 단자를 포함할 수 있다. 이 경우, 반도체 칩(500)에 포함되는 제1 내지 제n 신호 패드들(511, 512, ..., 51n)은 인터페이스 칩(600)을 통해 상기 적어도 하나의 클럭 단자에 전기적으로 연결되어 상기 클럭 신호를 수신하는 적어도 하나의 클럭 패드를 포함할 수 있다. 예를 들어, 도 6에 도시된 바와 같이, 제n 외부 단자(40n)는 적어도 하나의 클럭 단자(CK)에 상응하고, 제n 신호 패드(51n)는 상기 적어도 하나의 클럭 패드에 상응할 수 있다.
실시예에 따라서, 반도체 패키지(20)는 데이터 스트로브 신호를 수신하는 데이터 스트로브 단자와 같은 다양한 종류의 단자를 더 포함할 수 있다.
도 6에는 반도체 패키지(20)가 하나의 반도체 칩(500)을 포함하는 것으로 도시되어 있으나, 본 발명은 이에 한정되지 않으며, 실시예에 따라서 반도체 패키지(20)는 복수의 반도체 칩들을 포함할 수도 있다. 이 경우, 상기 복수의 반도체 칩들 각각에 포함되는 신호 패드들은 인터페이스 칩(600)을 통해 상응하는 외부 단자에 전기적으로 연결될 수 있다.
도 6을 참조하여 상술한 바와 같이, 본 발명의 실시예들에 따른 반도체 패키지(20)의 경우, 반도체 칩(500) 상에서의 제1 내지 제n 신호 패드들(511, 512, ..., 51n)의 배열과 무관하게, 제1 내지 제n 신호 패드들(511, 512, ..., 51n)은 인터페이스 칩(600)을 통해 제1 내지 제n 외부 단자들(401, 402, ..., 40n)에 각각 용이하게 전기적으로 연결될 수 있다.
도 7은 도 6의 반도체 패키지에 포함되는 인터페이스 칩의 일 예를 나타내는 도면이다.
도 7을 참조하면, 인터페이스 칩(600a)은 제1 내지 제n 외부 인터페이스 패드들(611, 612, ..., 61n), 복수의 제1 내지 제n 내부 인터페이스 패드들(621-1, 621-2, ..., 621-m, 622-1, 622-2, ..., 622-m, ..., 62n-1, 62n-2, ..., 62n-m), 및 인터페이스 회로(630a)를 포함할 수 있다.
인터페이스 회로(630a)는 제1 내지 제n 스위치들(631-1, 631-2, ..., 631-n), 디코더(632), 및 퓨즈 회로(633)를 포함할 수 있다.
퓨즈 회로(633)는 복수의 제1 내지 제n 내부 인터페이스 패드들(621-1, 621-2, ..., 621-m, 622-1, 622-2, ..., 622-m, ..., 62n-1, 62n-2, ..., 62n-m) 중에서 어떤 패드들이 반도체 칩(500)의 제1 내지 제n 신호 패드들(511, 512, ..., 51n)과 본딩되는지를 나타내는 연결 정보(CI)를 미리 저장할 수 있다.
예를 들어, 연결 정보(CI)는 복수의 제1 내부 인터페이스 패드들(621-1, 621-2, ..., 621-m) 중에서 어떤 패드가 제1 신호 패드(511)와 본딩되는지에 대한 정보, 복수의 제2 내부 인터페이스 패드들(622-1, 622-2, ..., 622-m) 중에서 어떤 패드가 제2 신호 패드(512)와 본딩되는지에 대한 정보, 및 복수의 제n 내부 인터페이스 패드들(62n-1, 62n-2, ..., 62n-m) 중에서 어떤 패드가 제n 신호 패드(51n)와 본딩되는지에 대한 정보를 포함할 수 있다.
일 실시예에 있어서, 반도체 패키지(20)의 제조 과정에서 퓨즈 회로(633)에 대해 퓨즈 커팅 프로세스를 수행하여 퓨즈 회로(633)에 연결 정보(CI)를 미리 저장할 수 있다.
디코더(632)는 퓨즈 회로(633)로부터 연결 정보(CI)를 독출하고, 연결 정보(CI)를 디코딩하여 제1 내지 제n 경로 제어 신호들(PCS1, PCS2, ..., PCSn)을 생성할 수 있다.
제k 경로 제어 신호(PCSk)는 복수의 제k 내부 인터페이스 패드들(62k-1, 62k-2, ..., 62k-m) 중에서 반도체 칩(500)의 제k 신호 패드(51k)와 본딩되는 상기 선택 패드를 나타내므로, 제k 스위치(631-k)는 제k 경로 제어 신호(PCSk)에 기초하여 제k 외부 인터페이스 패드(61k)를 복수의 제k 내부 인터페이스 패드들(62k-1, 62k-2, ..., 62k-m) 중에서 제k 신호 패드(51k)와 본딩되는 상기 선택 패드에 선택적으로 연결할 수 있다.
따라서 제1 내지 제n 신호 패드들(511, 512, ..., 51n)의 배열과 무관하게, 반도체 칩(500)에 포함되는 제1 내지 제n 신호 패드들(511, 512, ..., 51n)은 인터페이스 칩(600)을 통해 제1 내지 제n 외부 단자들(401, 402, ..., 40n)에 각각 전기적으로 연결될 수 있다.
도 8은 도 6의 반도체 패키지에 포함되는 인터페이스 칩의 다른 예를 나타내는 도면이다.
도 8을 참조하면, 인터페이스 칩(600b)은 제1 내지 제n 외부 인터페이스 패드들(611, 612, ..., 61n), 복수의 제1 내지 제n 내부 인터페이스 패드들(621-1, 621-2, ..., 621-m, 622-1, 622-2, ..., 622-m, ..., 62n-1, 62n-2, ..., 62n-m), 및 인터페이스 회로(630b)를 포함할 수 있다.
인터페이스 회로(630b)는 제1 내지 제n 스위치들(631-1, 631-2, ..., 631-n) 및 디코더(632)를 포함할 수 있다.
반도체 패키지(20)는 셋업 모드에서 외부 장치로부터 제1 내지 제n 외부 단자들(401, 402, ..., 40n) 중의 적어도 하나를 통해 복수의 제1 내지 제n 내부 인터페이스 패드들(621-1, 621-2, ..., 621-m, 622-1, 622-2, ..., 622-m, ..., 62n-1, 62n-2, ..., 62n-m) 중에서 어떤 패드들이 반도체 칩(500)의 제1 내지 제n 신호 패드들(511, 512, ..., 51n)과 본딩되는지를 나타내는 연결 정보(CI)를 수신할 수 있다. 예를 들어, 반도체 패키지(20)는 파워-업 초기에 상기 외부 장치로부터 제1 내지 제n 외부 단자들(401, 402, ..., 40n) 중의 적어도 하나를 통해 연결 정보(CI)를 수신할 수 있다. 상기 외부 장치로부터 제공되는 연결 정보(CI)는 제1 내지 제n 외부 단자들(401, 402, ..., 40n) 중의 적어도 하나에 각각 본딩되는 제1 내지 제n 외부 인터페이스 패드들(611, 612, ..., 61n) 중의 적어도 하나를 통해 디코더(632)에 제공될 수 있다.
디코더(632)는 상기 셋업 모드에서 제1 내지 제n 외부 인터페이스 패드들(611, 612, ..., 61n) 중의 적어도 하나를 통해 연결 정보(CI)를 수신하고, 연결 정보(CI)를 디코딩하여 제1 내지 제n 경로 제어 신호들(PCS1, PCS2, ..., PCSn)을 생성할 수 있다.
제k 경로 제어 신호(PCSk)는 복수의 제k 내부 인터페이스 패드들(62k-1, 62k-2, ..., 62k-m) 중에서 반도체 칩(500)의 제k 신호 패드(51k)와 본딩되는 상기 선택 패드를 나타내므로, 제k 스위치(631-k)는 제k 경로 제어 신호(PCSk)에 기초하여 제k 외부 인터페이스 패드(61k)를 복수의 제k 내부 인터페이스 패드들(62k-1, 62k-2, ..., 62k-m) 중에서 제k 신호 패드(51k)와 본딩되는 상기 선택 패드에 선택적으로 연결할 수 있다.
따라서 제1 내지 제n 신호 패드들(511, 512, ..., 51n)의 배열과 무관하게, 반도체 칩(500)에 포함되는 제1 내지 제n 신호 패드들(511, 512, ..., 51n)은 인터페이스 칩(600)을 통해 제1 내지 제n 외부 단자들(401, 402, ..., 40n)에 각각 전기적으로 연결될 수 있다.
도 9는 도 6의 반도체 패키지에 포함되는 인터페이스 칩의 또 다른 예를 나타내는 도면이다.
도 9를 참조하면, 인터페이스 칩(600c)은 제1 내지 제n 외부 인터페이스 패드들(611, 612, ..., 61n), 복수의 제1 내지 제n 내부 인터페이스 패드들(621-1, 621-2, ..., 621-m, 622-1, 622-2, ..., 622-m, ..., 62n-1, 62n-2, ..., 62n-m), 인터페이스 회로(630c), 및 적어도 하나의 모드 패드(640-1, 640-2)를 포함할 수 있다.
도 9에는 인터페이스 칩(600c)이 두 개의 모드 패드들(640-1, 640-2)을 포함하는 것으로 도시되어 있으나, 본 발명은 이에 한정되지 않으며, 인터페이스 칩(600c)은 임의의 개수의 모드 패드를 포함할 수 있다.
인터페이스 칩(600c)은 적어도 하나의 모드 패드(640-1, 640-2)를 통해 복수의 제1 내지 제n 내부 인터페이스 패드들(621-1, 621-2, ..., 621-m, 622-1, 622-2, ..., 622-m, ..., 62n-1, 62n-2, ..., 62n-m) 중에서 어떤 패드들이 반도체 칩(500)의 제1 내지 제n 신호 패드들(511, 512, ..., 51n)과 본딩되는지를 나타내는 연결 정보(CI)를 수신할 수 있다.
예를 들어, 연결 정보(CI)는 적어도 하나의 모드 패드(640-1, 640-2) 각각을 통해 제공되는 신호의 조합에 상응할 수 있다.
일 실시예에 있어서, 적어도 하나의 모드 패드(640-1, 640-2) 각각은 전원 전압(VDD) 및 접지 전압(GND) 중의 하나에 연결될 수 있다. 예를 들어, 인터페이스 칩(600c)이 두 개의 모드 패드들(640-1, 640-2)을 포함하고, 두 개의 모드 패드들(640-1, 640-2) 각각이 전원 전압(VDD) 및 접지 전압(GND) 중의 하나에 연결되는 경우, 연결 정보(CI)는 "00", "01", "10" 및 "11" 중의 하나에 상응할 수 있다. 이 경우, 복수의 제k 내부 인터페이스 패드들(62k-1, 62k-2, ..., 62k-m)의 개수는 4일 수 있고(즉, m=4), 연결 정보(CI)는 네 개의 제k 내부 인터페이스 패드들(62k-1, 62k-2, 62k-3, 62k-4) 중의 하나를 나타낼 수 있다.
인터페이스 회로(630c)는 제1 내지 제n 스위치들(631-1, 631-2, ..., 631-n) 및 디코더(632)를 포함할 수 있다.
디코더(632)는 적어도 하나의 모드 패드(640-1, 640-2)를 통해 연결 정보(CI)를 수신하고, 연결 정보(CI)를 디코딩하여 경로 제어 신호(PCS)를 생성할 수 있다.
도 9에 도시된 바와 같이, 인터페이스 칩(600c)에 포함되는 디코더(632)로부터 생성되는 경로 제어 신호(PCS)는 제1 내지 제n 스위치들(631-1, 631-2, ..., 631-n)에 공통으로 제공되므로, 복수의 제i 내부 인터페이스 패드들(62i-1, 62i-2, ..., 62i-m) 중에서 제i 신호 패드(51i)에 본딩되는 상기 선택 패드의 순서는 복수의 제j 내부 인터페이스 패드들(62j-1, 62j-2, ..., 62j-m) 중에서 제j 신호 패드(51j)에 본딩되는 상기 선택 패드의 순서와 동일할 수 있다. 여기서, i 및 j는 n 이하의 서로 다른 양의 정수를 나타낸다.
경로 제어 신호(PCS)는 복수의 제k 내부 인터페이스 패드들(62k-1, 62k-2, ..., 62k-m) 중에서 반도체 칩(500)의 제k 신호 패드(51k)와 본딩되는 상기 선택 패드를 나타내므로, 제k 스위치(631-k)는 경로 제어 신호(PCS)에 기초하여 제k 외부 인터페이스 패드(61k)를 복수의 제k 내부 인터페이스 패드들(62k-1, 62k-2, ..., 62k-m) 중에서 제k 신호 패드(51k)와 본딩되는 상기 선택 패드에 선택적으로 연결할 수 있다.
따라서 제1 내지 제n 신호 패드들(511, 512, ..., 51n)의 배열과 무관하게, 반도체 칩(500)에 포함되는 제1 내지 제n 신호 패드들(511, 512, ..., 51n)은 인터페이스 칩(600)을 통해 제1 내지 제n 외부 단자들(401, 402, ..., 40n)에 각각 전기적으로 연결될 수 있다.
일반적으로 반도체 칩의 패드들은 패키지의 외부 단자와 와이어 본딩을 통해 직접 연결된다. 따라서 기존의 반도체 칩의 패드 배열과는 서로 다른 패드 배열을 갖는 새로운 반도체 칩이 개발되는 경우, 상기 새로운 반도체 칩을 패키지화하기 위해서는 상기 새로운 반도체 칩의 패드 배열과 부합되는 배열의 외부 단자들을 갖는 새로운 패키지가 필요하였다.
도 6 내지 9를 참조하여 상술한 바와 같이, 본 발명의 실시예들에 따른 반도체 패키지(20)는 제1 내지 제n 외부 단자들(401, 402, ..., 40n)과 반도체 칩(500)의 제1 내지 제n 신호 패드들(511, 512, ..., 51n)을 전기적으로 연결하는 인터페이스 칩(600)을 포함하므로, 반도체 칩(500)에 포함되는 제1 내지 제n 신호 패드들(511, 512, ..., 51n)이 상응하는 제1 내지 제n 외부 단자들(401, 402, ..., 40n)로부터 멀리 떨어져 있거나 제1 내지 제n 신호 패드들(511, 512, ..., 51n)을 상응하는 제1 내지 제n 외부 단자들(401, 402, ..., 40n)에 와이어 본딩을 통해 직접 연결하기 어려운 경우에도, 제1 내지 제n 신호 패드들(511, 512, ..., 51n)은 인터페이스 칩(600)을 통해 제1 내지 제n 외부 단자들(401, 402, ..., 40n)에 각각 용이하게 전기적으로 연결될 수 있다. 따라서 다양한 종류의 반도체 칩들이 서로 다른 패드 배열을 갖는 경우에도, 상기 반도체 칩들 각각은 본 발명의 실시예들에 따른 반도체 패키지(20)를 통해 동일한 타입의 패키지로 구현될 수 있다.
도 10은 본 발명의 일 실시예에 따른 솔리드 스테이트 드라이브 시스템을 나타내는 블록도이다.
도 10을 참조하면, 솔리드 스테이트 드라이브 시스템(700)은 호스트(710) 및 솔리드 스테이트 드라이브(720)를 포함한다.
솔리드 스테이트 드라이브(720)는 복수의 불휘발성 메모리 모듈들(721-1, 721-2, ..., 721-n) 및 SSD 컨트롤러(722)를 포함한다.
복수의 불휘발성 메모리 모듈들(721-1, 721-2, ..., 721-n)은 솔리드 스테이트 드라이브(720)의 저장 매체로서 사용된다.
복수의 불휘발성 메모리 모듈들(721-1, 721-2, ..., 721-n) 각각은 도 1에 도시된 반도체 패키지(10) 및 도 6에 도시된 반도체 패키지(20) 중의 하나로 구현될 수 있다. 도 1에 도시된 반도체 패키지(10) 및 도 6에 도시된 반도체 패키지(20)의 구성 및 동작에 대해서는 도 1 내지 9를 참조하여 상세히 설명하였으므로, 여기서는 복수의 불휘발성 메모리 모듈들(721-1, 721-2, ..., 721-n)에 대한 상세한 설명은 생략한다.
SSD 컨트롤러(722)는 복수의 채널들(CH1, CH2, ..., CHn)을 통해 복수의 불휘발성 메모리 모듈들(721-1, 721-2, ..., 721-n)과 각각 연결된다.
SSD 컨트롤러(722)는 신호 커넥터(731)를 통해 호스트(710)와 신호(SGL)를 송수신한다. 여기에서, 신호(SGL)에는 커맨드, 어드레스, 데이터 등이 포함될 수 있다. SSD 컨트롤러(722)는 호스트(710)의 커맨드에 따라 복수의 불휘발성 메모리 모듈들(721-1, 721-2, ..., 721-n)에 데이터를 쓰거나 복수의 불휘발성 메모리 모듈들(721-1, 721-2, ..., 721-n)로부터 데이터를 읽어낸다.
솔리드 스테이트 드라이브(720)는 보조 전원 장치(723)를 더 포함할 수 있다. 보조 전원 장치(723)는 전원 커넥터(732)를 통해 호스트(710)로부터 전원(PWR)을 입력받아 SSD 컨트롤러(722)에 전원을 공급할 수 있다. 한편, 보조 전원 장치(723)는 솔리드 스테이트 드라이브(720) 내에 위치할 수도 있고, 솔리드 스테이트 드라이브(720) 밖에 위치할 수도 있다. 예를 들면, 보조 전원 장치(723)는 메인 보드에 위치하고, 솔리드 스테이트 드라이브(720)에 보조 전원을 제공할 수도 있다.
도 11은 본 발명의 일 실시예에 따른 전자 장치 나타내는 블록도이다.
도 11을 참조하면, 전자 장치(800)는 어플리케이션 프로세서(810), 통신(Connectivity)부(820), 사용자 인터페이스(830), 불휘발성 메모리 모듈(NVM)(840), 휘발성 메모리 모듈(VM)(850) 및 파워 서플라이(860)를 포함한다.
실시예에 따라, 전자 장치(800)는 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 랩톱 컴퓨터(laptop computer), 개인 정보 단말기(Personal Digital Assistant; PDA), 휴대형 멀티미디어 플레이어(Portable Multimedia Player; PMP), 디지털 카메라(Digital Camera), 음악 재생기(Music Player), 휴대용 게임 콘솔(Portable Game Console), 네비게이션(Navigation) 시스템 등과 같은 임의의 모바일 시스템일 수 있다.
어플리케이션 프로세서(810)는 인터넷 브라우저, 게임, 동영상 등을 제공하는 어플리케이션들을 실행할 수 있다. 실시예에 따라, 어플리케이션 프로세서(810)는 하나의 프로세서 코어(Single Core)를 포함하거나, 복수의 프로세서 코어들(Multi-Core)을 포함할 수 있다. 예를 들어, 어플리케이션 프로세서(810)는 듀얼 코어(Dual-Core), 쿼드 코어(Quad-Core), 헥사 코어(Hexa-Core) 등의 멀티 코어(Multi-Core)를 포함할 수 있다. 또한, 실시예에 따라, 어플리케이션 프로세서(810)는 내부 또는 외부에 위치한 캐시 메모리(Cache Memory)를 더 포함할 수 있다.
통신부(820)는 외부 장치와 무선 통신 또는 유선 통신을 수행할 수 있다. 예를 들어, 통신부(820)는 이더넷(Ethernet) 통신, 근거리 자기장 통신(Near Field Communication; NFC), 무선 식별(Radio Frequency Identification; RFID) 통신, 이동 통신(Mobile Telecommunication), 메모리 카드 통신, 범용 직렬 버스(Universal Serial Bus; USB) 통신 등을 수행할 수 있다. 예를 들어, 통신부(820)는 베이스밴드 칩 셋(Baseband Chipset)을 포함할 수 있고, GSM, GPRS, WCDMA, HSxPA 등의 통신을 지원할 수 있다.
불휘발성 메모리 모듈(840)은 전자 장치(800)를 부팅하기 위한 부트 이미지를 저장할 수 있다.
불휘발성 메모리 모듈(840)은 도 1에 도시된 반도체 패키지(10) 및 도 6에 도시된 반도체 패키지(20) 중의 하나로 구현될 수 있다. 도 1에 도시된 반도체 패키지(10) 및 도 6에 도시된 반도체 패키지(20)의 구성 및 동작에 대해서는 도 1 내지 9를 참조하여 상세히 설명하였으므로, 여기서는 불휘발성 메모리 모듈(840)에 대한 상세한 설명은 생략한다.
휘발성 메모리 모듈(850)은 어플리케이션 프로세서(810)에 의해 처리되는 데이터를 저장하거나, 동작 메모리(Working Memory)로서 작동할 수 있다.
사용자 인터페이스(830)는 키패드, 터치스크린과 같은 하나 이상의 입력 장치, 및/또는 스피커, 디스플레이 장치와 같은 하나 이상의 출력 장치를 포함할 수 있다.
파워 서플라이(860)는 전자 장치(800)에 동작 전압을 공급할 수 있다.
또한, 실시예에 따라, 전자 장치(800)는 이미지 프로세서를 더 포함할 수 있고, 메모리 카드(Memory Card), 솔리드 스테이트 드라이브(Solid State Drive; SSD), 하드 디스크 드라이브(Hard DiskDrive; HDD), 씨디롬(CD-ROM) 등과 같은 저장 장치를 더 포함할 수 있다.
전자 장치(800) 또는 전자 장치(800)의 구성요소들은 다양한 형태들의 패키지를 이용하여 실장될 수 있는데, 예를 들어, PoP(Package on Package), BGAs(Ball grid arrays), CSPs(Chip scale packages), PLCC(Plastic Leaded Chip Carrier), PDIP(Plastic Dual In-Line Package), Die in Waffle Pack, Die in Wafer Form, COB(Chip On Board), CERDIP(Ceramic Dual In-Line Package), MQFP(Plastic Metric Quad Flat Pack), TQFP(Thin Quad Flat-Pack), SOIC(Small Outline Integrated Circuit), SSOP(Shrink Small Outline Package), TSOP(Thin Small Outline Package), TQFP(Thin Quad Flat-Pack), SIP(System In Package), MCP(Multi Chip Package), WFP(Wafer-level Fabricated Package), WSP(Wafer-Level Processed Stack Package) 등과 같은 패키지들을 이용하여 실장될 수 있다.
본 발명은 불휘발성 메모리 장치 등을 포함하는 반도체 칩을 패키지화하는 데에 유용하게 이용될 수 있다. 예를 들어, 본 발명은 불휘발성 메모리 장치를 구비하는 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(Personal Digital Assistant; PDA), 휴대형 멀티미디어 플레이어(Portable Multimedia Player; PMP), 디지털 카메라(Digital Camera), 음악 재생기(Music Player), 휴대용 게임 콘솔(Portable Game Console), 네비게이션(Navigation) 시스템 등에 적용될 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
10, 20: 반도체 패키지 200, 500: 반도체 칩
300, 600: 인터페이스 칩 330: 인터페이스 회로

Claims (10)

  1. 외부 단자;
    상기 외부 단자와 본딩(bonding)되는 외부 인터페이스 패드, 복수의 내부 인터페이스 패드들, 및 상기 외부 인터페이스 패드와 상기 복수의 내부 인터페이스 패드들 사이에 연결되는 인터페이스 회로를 포함하는 인터페이스 칩; 및
    상기 복수의 내부 인터페이스 패드들 중의 하나에 선택적으로 본딩되는 신호 패드를 포함하는 반도체 칩을 포함하고,
    상기 인터페이스 회로는, 상기 복수의 내부 인터페이스 패드들 중에서 상기 신호 패드와 본딩되는 선택 패드와 상기 외부 인터페이스 패드 사이의 연결을 활성화시키고, 상기 복수의 내부 인터페이스 패드들 중에서 상기 신호 패드와 본딩되지 않은 비선택 패드들과 상기 외부 인터페이스 패드 사이의 연결을 비활성화시키고,
    상기 인터페이스 회로는,
    상기 복수의 내부 인터페이스 패드들 중에서 어떤 패드가 상기 신호 패드와 본딩되는지를 나타내는 연결 정보를 미리 저장하는 퓨즈 회로;
    상기 퓨즈 회로로부터 독출되는 상기 연결 정보를 디코딩하여 경로 제어 신호를 생성하는 디코더; 및
    상기 경로 제어 신호에 기초하여 상기 외부 인터페이스 패드를 상기 복수의 내부 인터페이스 패드들 중에서 상기 신호 패드와 본딩되는 상기 선택 패드에 선택적으로 연결하는 스위치를 포함하는 반도체 패키지.
  2. 삭제
  3. 외부 단자;
    상기 외부 단자와 본딩(bonding)되는 외부 인터페이스 패드, 복수의 내부 인터페이스 패드들, 및 상기 외부 인터페이스 패드와 상기 복수의 내부 인터페이스 패드들 사이에 연결되는 인터페이스 회로를 포함하는 인터페이스 칩; 및
    상기 복수의 내부 인터페이스 패드들 중의 하나에 선택적으로 본딩되는 신호 패드를 포함하는 반도체 칩을 포함하고,
    상기 인터페이스 회로는, 상기 복수의 내부 인터페이스 패드들 중에서 상기 신호 패드와 본딩되는 선택 패드와 상기 외부 인터페이스 패드 사이의 연결을 활성화시키고, 상기 복수의 내부 인터페이스 패드들 중에서 상기 신호 패드와 본딩되지 않은 비선택 패드들과 상기 외부 인터페이스 패드 사이의 연결을 비활성화시키고,
    상기 인터페이스 회로는,
    셋업 모드에서 상기 외부 인터페이스 패드를 통해 상기 복수의 내부 인터페이스 패드들 중에서 어떤 패드가 상기 신호 패드와 본딩되는지를 나타내는 연결 정보를 수신하고, 상기 연결 정보를 디코딩하여 경로 제어 신호를 생성하는 디코더; 및
    상기 경로 제어 신호에 기초하여 상기 외부 인터페이스 패드를 상기 복수의 내부 인터페이스 패드들 중에서 상기 신호 패드와 본딩되는 상기 선택 패드에 선택적으로 연결하는 스위치를 포함하는 반도체 패키지.
  4. 외부 단자;
    상기 외부 단자와 본딩(bonding)되는 외부 인터페이스 패드, 복수의 내부 인터페이스 패드들, 및 상기 외부 인터페이스 패드와 상기 복수의 내부 인터페이스 패드들 사이에 연결되는 인터페이스 회로를 포함하는 인터페이스 칩; 및
    상기 복수의 내부 인터페이스 패드들 중의 하나에 선택적으로 본딩되는 신호 패드를 포함하는 반도체 칩을 포함하고,
    상기 인터페이스 회로는, 상기 복수의 내부 인터페이스 패드들 중에서 상기 신호 패드와 본딩되는 선택 패드와 상기 외부 인터페이스 패드 사이의 연결을 활성화시키고, 상기 복수의 내부 인터페이스 패드들 중에서 상기 신호 패드와 본딩되지 않은 비선택 패드들과 상기 외부 인터페이스 패드 사이의 연결을 비활성화시키고,
    상기 인터페이스 칩은 상기 복수의 내부 인터페이스 패드들 중에서 어떤 패드가 상기 신호 패드와 본딩되는지를 나타내는 연결 정보를 수신하는 적어도 하나의 모드 패드를 더 포함하고,
    상기 인터페이스 회로는,
    상기 적어도 하나의 모드 패드로부터 수신되는 상기 연결 정보를 디코딩하여 경로 제어 신호를 생성하는 디코더; 및
    상기 경로 제어 신호에 기초하여 상기 외부 인터페이스 패드를 상기 복수의 내부 인터페이스 패드들 중에서 상기 신호 패드와 본딩되는 상기 선택 패드에 선택적으로 연결하는 스위치를 포함하는 반도체 패키지.
  5. 제1 항에 있어서, 상기 외부 단자는 외부 장치와 데이터를 송수신하는 데이터 입출력 단자이고,
    상기 신호 패드는 상기 인터페이스 칩을 통해 상기 데이터 입출력 단자에 전기적으로 연결되어 상기 데이터를 송수신하는 데이터 입출력 패드인 반도체 패키지.
  6. 제1 항에 있어서, 상기 외부 단자는 외부 장치로부터 클럭 신호를 수신하는 클럭 단자이고,
    상기 신호 패드는 상기 인터페이스 칩을 통해 상기 클럭 단자에 전기적으로 연결되어 상기 클럭 신호를 수신하는 클럭 패드인 반도체 패키지.
  7. 제1 항에 있어서, 상기 반도체 칩은 플래시 메모리 장치를 포함하는 반도체 패키지.
  8. 제1 내지 제n(n은 양의 정수) 외부 단자들;
    상기 제1 내지 제n 외부 단자들과 각각 본딩되는 제1 내지 제n 외부 인터페이스 패드들, 복수의 제1 내지 제n 내부 인터페이스 패드들, 및 상기 제1 내지 제n 외부 인터페이스 패드들과 상기 복수의 제1 내지 제n 내부 인터페이스 패드들 사이에 연결되는 인터페이스 회로를 포함하는 인터페이스 칩; 및
    제1 내지 제n 신호 패드들을 포함하는 반도체 칩을 포함하고,
    상기 제k(k는 n이하의 양의 정수) 신호 패드는 상기 복수의 제k 내부 인터페이스 패드들 중의 하나에 선택적으로 본딩되고,
    상기 인터페이스 회로는, 상기 복수의 제k 내부 인터페이스 패드들 중에서 상기 제k 신호 패드와 본딩되는 선택 패드와 상기 제k 외부 인터페이스 패드 사이의 연결을 활성화시키고, 상기 복수의 제k 내부 인터페이스 패드들 중에서 상기 제k 신호 패드와 본딩되지 않은 비선택 패드들과 상기 제k 외부 인터페이스 패드 사이의 연결을 비활성화시키고,
    상기 인터페이스 칩에 포함되는 상기 제1 내지 제n 외부 인터페이스 패드들의 배열 순서는 상기 제1 내지 제n 외부 인터페이스 패드들이 각각 본딩되는 상기 제1 내지 제n 외부 단자들의 배열 순서와 동일한 반도체 패키지.
  9. 삭제
  10. 제1 내지 제n(n은 양의 정수) 외부 단자들;
    상기 제1 내지 제n 외부 단자들과 각각 본딩되는 제1 내지 제n 외부 인터페이스 패드들, 복수의 제1 내지 제n 내부 인터페이스 패드들, 및 상기 제1 내지 제n 외부 인터페이스 패드들과 상기 복수의 제1 내지 제n 내부 인터페이스 패드들 사이에 연결되는 인터페이스 회로를 포함하는 인터페이스 칩; 및
    제1 내지 제n 신호 패드들을 포함하는 반도체 칩을 포함하고,
    상기 제k(k는 n이하의 양의 정수) 신호 패드는 상기 복수의 제k 내부 인터페이스 패드들 중의 하나에 선택적으로 본딩되고,
    상기 인터페이스 회로는, 상기 복수의 제k 내부 인터페이스 패드들 중에서 상기 제k 신호 패드와 본딩되는 선택 패드와 상기 제k 외부 인터페이스 패드 사이의 연결을 활성화시키고, 상기 복수의 제k 내부 인터페이스 패드들 중에서 상기 제k 신호 패드와 본딩되지 않은 비선택 패드들과 상기 제k 외부 인터페이스 패드 사이의 연결을 비활성화시키고,
    상기 복수의 제i 내부 인터페이스 패드들 중의 적어도 하나는 상기 복수의 제j(i 및 j는 n이하의 서로 다른 양의 정수) 내부 인터페이스 패드들 사이에 배치되는 반도체 패키지.
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