JP6421083B2 - 半導体装置の製造方法 - Google Patents

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    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/16146—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bump connector connecting to a via connection in the semiconductor or solid-state body
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    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/82009—Pre-treatment of the connector or the bonding area
    • H01L2224/8203—Reshaping, e.g. forming vias
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    • H01L2224/83007—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector involving a permanent auxiliary member being left in the finished device, e.g. aids for holding or protecting the layer connector during or after the bonding process
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    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/8385—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
    • H01L2224/83855—Hardening the adhesive by curing, i.e. thermosetting
    • H01L2224/83862—Heat curing
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    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
    • H01L2224/9211—Parallel connecting processes
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    • H01L2224/92—Specific sequence of method steps
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    • H01L2224/9212—Sequential connecting processes
    • H01L2224/92122—Sequential connecting processes the first connecting process involving a bump connector
    • H01L2224/92124—Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a build-up interconnect
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    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
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    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
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    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
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    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
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Description

本発明の実施形態は、半導体装置の製造方法に関する。
半導体装置においては、小型化、高容量化、多機能化などが求められている。
そのため、積層された複数の半導体チップを有する半導体装置が提案されている。
ここで、複数の半導体チップを積層した際に、半導体チップの積層体に反りが発生する場合がある。積層体に反りが発生すると、積層体の封止や、積層体と電気的に接続される配線の形成が困難となり生産性が低下するおそれがある。
また、複数の半導体チップを基板上で積層する際には、半導体チップの反りの影響で、チップの電極と基板上の電極との位置合わせが難しくなり、生産性の向上が図れないという問題もある。
そのため、複数の半導体チップが積層された積層体を備え、高い生産性を有する半導体装置の製造方法、および半導体装置の開発が望まれていた。
特開２００８−１３０７０４号公報
本発明が解決しようとする課題は、複数の半導体チップが積層された積層体を備え、高い生産性を有する半導体装置の製造方法を提供することである。
実施形態に係る半導体装置の製造方法は、第１の方向に延びる複数の第１の溝と、第１の方向と交差する第２の方向に延びる複数の第２の溝と、を有する基板において、前記複数の第１の溝と、前記複数の第２の溝と、により画された複数の領域のそれぞれに、複数の半導体チップを積層する工程と、前記基板の前記複数の半導体チップが積層された側を覆う封止部を形成する工程と、前記基板の前記複数の半導体チップが積層された側とは反対側の面を除去して、前記複数の第１の溝と、前記複数の第２の溝と、を露出させる工程と、前記封止部の前記基板側とは反対側の面に、前記積層された複数の半導体チップと電気的に接続される配線層を形成する工程と、前記複数の第１の溝と、前記複数の第２の溝と、に沿って前記封止部を切断する工程と、を備えている。前記配線層を形成する工程において、前記基板の前記複数の半導体チップが積層された側とは反対側に露出した前記第１の溝、前記第２の溝、および前記領域の輪郭の少なくともいずれかを位置合わせ用のマークとして、前記配線層を形成する。
（ａ）、（ｂ）は、第１の実施形態に係る半導体装置の製造方法について例示するための模式工程図である。 （ａ）〜（ｄ）は、第１の実施形態に係る半導体装置の製造方法について例示するための模式工程図である。 （ａ）〜（ｅ）は、第１の実施形態に係る半導体装置の製造方法について例示するための模式工程図である。 本実施の形態に係る半導体装置１を例示するための模式断面図である。 （ａ）〜（ｄ）は、第２の実施形態に係る半導体装置の製造方法について例示するための模式工程図である。 （ａ）〜（ｅ）は、第２の実施形態に係る半導体装置の製造方法について例示するための模式工程図である。
以下、図面を参照しつつ、実施の形態について例示をする。
なお、各図面中、同様の構成要素には同一の符号を付して詳細な説明は適宜省略する。 また、各図面中の矢印Ｘ、Ｙ、Ｚは互いに直交する三方向を表している。例えば、基板２の主面に対して垂直な方向（積層方向）をＺ方向としている。また、基板２の主面に対して平行な平面内の１つの方向をＸ方向とし、Ｚ方向とＸ方向とに垂直な方向をＹ方向としている。
また、一例として、半導体装置１がＮＡＮＤ型フラッシュメモリなどの不揮発性半導体記憶装置である場合を例示する。ただし、半導体装置１は不揮発性半導体記憶装置に限定されるわけではない。
（第１の実施形態）
図１（ａ）、図１（ｂ）、図２（ａ）〜（ｄ）および図３（ａ）〜（ｅ）は、第１の実施形態に係る半導体装置の製造方法について例示するための模式工程図である。
なお、図１（ａ）は模式平面図、図１（ｂ）〜図３（ｅ）は模式断面図である。
まず、図１（ａ）および図１（ｂ）に示すように、基板２に溝２ａ（第１の溝の一例に相当する）、および溝２ｂ（第２の溝の一例に相当する）を形成する。
溝２ａ、および溝２ｂは、例えば、ブレードダイシング法を用いて形成することができる。
溝２ａ、および溝２ｂは、基板２の一方の主面に形成される。
溝２ａは、所定の間隔をあけて互いに平行となるように複数設けられている。
溝２ａは、Ｘ方向（第１の方向の一例に相当する）に延びている。
溝２ｂは、所定の間隔をあけて互いに平行となるように複数設けられている。
溝２ｂは、Ｙ方向（第２の方向の一例に相当する）に延びている。
溝２ａの深さ寸法Ｄ１、および溝２ｂの深さ寸法Ｄ２は、基板２の厚み寸法よりも短くなっている。溝２ｂの深さ寸法Ｄ２は、溝２ａの深さ寸法Ｄ１と同じとすることもできるし、溝２ａの深さ寸法Ｄ１と異なるものとすることもできる。
溝２ａの幅寸法Ｗ１、および溝２ｂの幅寸法Ｗ２は、後述する個片化の際に用いられるブレード１００の厚み寸法Ｔよりも長くなっている。溝２ｂの幅寸法Ｗ２は、溝２ａの幅寸法Ｗ１と同じとすることもできるし、溝２ａの幅寸法Ｗ１と異なるものとすることもできる。
ただし、溝２ｂの深さ寸法Ｄ２を溝２ａの深さ寸法Ｄ１と同じとし、溝２ｂの幅寸法Ｗ２を溝２ａの幅寸法Ｗ１と同じとすれば、生産効率を向上させることができる。
また、溝２ａ、および溝２ｂを形成すれば基板２の剛性は低下する。そのため、溝２ａ、および溝２ｂの深さ寸法と幅寸法は、後述する半導体チップ３の積層や、封止部７などの形成の際に基板２が変形したり反ったりしない程度とされる。
２つの溝２ａと、２つの溝２ｂとで画される領域２ｃは、半導体チップ３が積層される領域（半導体チップ３の積層体３０が設けられる領域）となる。
そのため、複数の溝２ａ同士の間隔と、複数の溝２ｂ同士の間隔は、半導体チップ３の平面寸法を考慮して決定することができる。
複数の領域２ｃは、マトリクス状に並んでいる。
後述する接着剤のキュア処理（加熱処理）や、バンプ電極３ｂの溶融処理などが行われると、熱膨張率の差により半導体チップ３と基板２との間に熱応力が発生する。
そのため、基板２は、溝２ａ、および溝２ｂを有していても熱応力による変形や反りなどを抑制することができるような厚みとされている。
基板２に変形や反りなどが発生しなければ、積層体３０の変形や反りを抑制することができる。積層体３０の変形や反りを抑制することができれば、バンプ電極３ｂや接着層１３が剥がれるのを抑制したり、配線層８の形成を容易としたりすることができる。
また、熱応力を低減させるために、基板２の熱膨張率は、半導体チップ３の熱膨張率となるべく同じとなるようにすることが好ましい。
この場合、半導体チップ３の主成分はシリコンであるため、基板２はシリコンを含むものとすることができる。
また、シリコンを含む基板２とすれば、加工性を向上させることもできる。
次に、図２（ａ）に示すように、領域２ｃの上に、複数の半導体チップ３を有する積層体３０を形成する。
例えば、Ｘ方向に延びる複数の溝２ａと、Ｙ方向に延びる複数の溝２ｂとを有する基板２において、複数の溝２ａと複数の溝２ｂとにより画された複数の領域２ｃのそれぞれに、複数の半導体チップ３を積層する。
１つの領域２ｃの上には、１つの積層体３０が形成される。
積層体３０は、領域２ｃの上に、複数の半導体チップ３を順次積層することで形成することができる。
本実施の形態においては、複数の半導体チップ３を順次積層する際に、溝２ａ、溝２ｂ、および領域２ｃの輪郭の少なくともいずれかを位置合わせ用のマークとすることができる。
そのため、領域２ｃの上に接着される半導体チップ３の位置精度、および複数の半導体チップ３同士の間の位置精度、ひいては積層体３０の位置精度や形状精度を向上させることができる。
積層体３０に含まれる半導体チップ３の数は、例示をしたものに限定されるわけではなく、半導体チップ３の記憶容量、半導体装置１の記憶容量や用途などに応じて適宜変更することができる。
半導体チップ３は、図示しないメモリセルアレイに電気的に接続された貫通電極３ａとバンプ電極３ｂを有する。貫通電極３ａは、半導体チップ３を厚み方向に貫通している。バンプ電極３ｂは、半導体チップ３の両主面（上面および下面）から突出している。
積層体３０に含まれる半導体チップ３は、同じ構成を有するものとすることもできるし、異なる構成を有するものとすることもできる。
例えば、領域２ｃの上に設けられる半導体チップ３は、図示しないメモリセルアレイに電気的に接続されたバンプ電極３ｂを有し、貫通電極３ａを有していなくてもよい。
半導体チップ３は、絶縁性を有する接着剤を用いて接着される。
キュア処理を施すなどして接着剤を硬化させることで、領域２ｃと半導体チップ３との間、および半導体チップ３同士の間に絶縁性を有する接着層１３が形成される。
複数の半導体チップ３を積層することで、Ｚ方向（積層方向）に隣接する半導体チップ３のバンプ電極３ｂ同士が接触するようになっている。
そして、バンプ電極３ｂ同士を接触させた状態で積層体３０を加熱し、バンプ電極３ｂを溶融させて一体化する。
なお、バンプ電極３ｂ同士の一体化は必ずしも必要ではないが、バンプ電極３ｂ同士を一体化すれば電気的な接続に関する信頼性を向上させることができる。
以上の様にして、複数の半導体チップ３が機械的および電気的に接続される。
貫通電極３ａの材料は、導電性材料であれば特に限定はない。貫通電極３ａは、例えば、Ａｕ、Ｃｕ、Ｎｉ、Ｓｎ、Ｐｄ、Ａｇなどの金属、または、これらの金属を含む合金から形成することができる。
バンプ電極３ｂ同士を一体化する場合には、Ｚ方向に隣接する２つのバンプ電極３ｂのうち少なくともいずれかは、半田材料から形成することができる。
半田材料は、Ｓｎ合金、Ｓｎ−Ｃｕ合金、Ｓｎ−Ａｇ合金、Ｓｎ−Ａｇ−Ｃｕ合金などとすることができる。
バンプ電極３ｂ同士を一体化しない場合や、Ｚ方向に隣接する２つのバンプ電極３ｂのうち一方を半田材料から形成しない場合には、バンプ電極３ｂは、例えば、Ａｕ、Ｃｕ、Ｎｉ、Ｓｎ、Ｐｄ、Ａｇなどの金属、または、これらの金属を含む合金から形成することができる。バンプ電極３ｂは、単層膜とすることもできるし、複数の金属膜からなる積層膜とすることもできる。積層膜は、例えば、Ｎｉ／ＡｕやＮｉ／Ｐｄ／Ａｕなどとすることができる。
バンプ電極３ｂの形状には特に限定はないが、半球状や柱状などの凸状、パッドなどの平面状などとすることができる。
この場合、Ｚ方向に隣接する２つのバンプ電極３ｂのうち少なくともいずれかの形状を凸状とすれば、バンプ電極３ｂ同士を接触させるのが容易となる。
また、複数の半導体チップ３を積層する際の作業性を考慮すると、半導体チップ３の図示しないメモリセルアレイが設けられた回路面（上面）にＮｉ／ＡｕやＮｉ／Ｐｄ／Ａｕなどの積層膜からなるバンプ電極３ｂを設け、半導体チップ３の回路面とは反対側の面（下面）に半田材料からなるバンプ電極３ｂを設けるようにすることが好ましい。
この場合、積層膜からなるバンプ電極３ｂの形状は平面状とし、半田材料からなるバンプ電極３ｂの形状は凸状とすることが好ましい。
この様にすれば、下側に設けられた半導体チップ３の上面に平面状のバンプ電極３ｂが設けられ、上側に設けられた半導体チップ３の下面に凸状のバンプ電極３ｂが設けられることになる。そのため、上側に設けられた半導体チップ３の姿勢の安定性、バンプ電極３ｂ同士の接触に対する信頼性、複数の半導体チップ３を積層する際の作業性などを向上させることができる。
複数の半導体チップ３の平面形状と平面寸法は、同一とすることができる。
半導体チップ３の平面形状は、例えば、四角形とすることができる。
複数の半導体チップ３の厚み寸法は、それぞれ同じとすることもできるし、異なるものとすることもできる。
この場合、領域２ｃの上に接着される半導体チップ３の厚みを他の半導体チップ３の厚みよりも厚くすることもできる。
続いて、積層体３０の上にインターフェースチップ４を設ける。
インターフェースチップ４は、積層体３０に含まれる複数の半導体チップ３と、半導体装置１の外部に設けられたデバイスとの間でデータ通信を行うためのインターフェース回路を有している。
なお、インターフェースチップ４は、少なくともインターフェース回路を有しているものであればよい。
例えば、インターフェースチップ４は、コントローラ回路をも有するものであってもよい。
インターフェースチップ４は、積層体３０に対峙する面（下面）に図示しない内部接続用電極を有している。図示しない内部接続用電極は、積層体３０の最上部に設けられた半導体チップ３のバンプ電極３ｂと電気的に接続される。
また、インターフェースチップ４は、半導体装置１の外部に設けられたデバイスとデータ通信を行うための図示しない外部接続用電極を有している。
積層体３０の最上部に設けられた半導体チップ３の上面には、半導体装置１の外部に設けられたデバイスと、インターフェースチップ４の図示しない外部接続用電極とを電気的に接続するための配線３ｃがもうけられている。
この場合、インターフェースチップ４は、積層体３０の最上部に設けられたバンプ電極３ｂおよび配線３ｃとフリップチップ接続することができる。
次に、図２（ｂ）に示すように、積層体３０における半導体チップ３同士の間の隙間、および、積層体３０とインターフェースチップ４との間の隙間を埋めるためにアンダーフィル樹脂を充填する。
アンダーフィル樹脂は、補強のために充填される。
アンダーフィル樹脂を充填した際、余ったアンダーフィル樹脂は、積層体３０の側面に付着する。
アンダーフィル樹脂を硬化させることで樹脂部５が形成される。
ここで、隣接する積層体３０同士の間がアンダーフィル樹脂により連結されると、アンダーフィル樹脂により連結された部分には、後述する封止部７が設けられないことになる。
そのため、半導体装置１を個片化した際に封止部７から樹脂部５が露出することになる。
封止部７は、耐湿性、耐候性、剛性などを考慮した材料を用いて形成される。
ところが、樹脂部５は、補強のためのものであるため、必ずしもこれらのことを考慮する必要はない。
そのため、封止部７から樹脂部５が露出していると、半導体装置１の信頼性が低下するおそれがある。
本実施の形態によれば、隣接する積層体３０同士の間に設けられた溝２ａ、および溝２ｂにより、アンダーフィル樹脂が隣接する積層体３０側に流れるのを抑制することができる。
すなわち、積層された複数の半導体チップ３の側面に付着したアンダーフィル樹脂は、溝２ａ、および溝２ｂの少なくともいずれかにより、隣接する領域２ｃへの流出が抑制される。
そのため、封止部７から樹脂部５が露出するのを抑制することができるので、半導体装置１の信頼性を向上させることができる。
次に、図２（ｃ）に示すように、積層体３０の最上部に設けられた配線３ｃにスルービア電極６を電気的に接続する。
スルービア電極６は、例えば、Ａｕスタッドバンプや、Ｃｕなどの金属コアと金属コアを覆う半田層とを有する柱状体などとすることができる。
次に、図２（ｄ）に示すように、積層体３０、インターフェースチップ４、樹脂部５、およびスルービア電極６を覆う封止部７を形成する。
すなわち、基板２の複数の半導体チップ３が積層された側を覆う封止部７を形成する。
封止部７は、例えば、モールド成形法を用いて形成することができる。
封止部７の材料は、例えば、エポキシ樹脂などの絶縁性樹脂とすることができる。
次に、図３（ａ）に示すように、封止部７の上面を除去してスルービア電極６の上端面を露出させる。
例えば、封止部７の上面を研削加工して、スルービア電極６の上端面を露出させるようにすることができる。
次に、図３（ｂ）に示すように、基板２の積層体３０が設けられた側とは反対側の面を除去して溝２ａ、および溝２ｂを露出させる。
例えば、基板２の積層体３０が設けられた側とは反対側の面を研削加工して、溝２ａ、および溝２ｂを露出させるようにすることができる。
この場合、溝２ａ、および溝２ｂの内部に封止部７が設けられていれば、封止部７が露出した時点を加工の終点とすることができる。
次に、図３（ｃ）に示すように、封止部７の上面に配線層８および絶縁層９を形成する。
配線層８は、スルービア電極６の上端面と電気的に接続される。そのため、配線層８は、スルービア電極６、配線３ｃ、貫通電極３ａ、およびバンプ電極３ｂを介して、積層された複数の半導体チップ３と電気的に接続される。
配線層８は、例えばメッキ法を用いて形成することができる。
絶縁層９は、配線層８同士の間に設けられ、配線層８同士の間を絶縁する。
本実施の形態においては、溝２ａ、溝２ｂ、および領域２ｃの輪郭の少なくともいずれかを位置合わせマークとして、半導体チップ３を領域２ｃ上に精度よく積層している。そのため、基板２の積層体３０が設けられた側とは反対側の面を除去して露出させた溝２ａおよび溝２ｂを位置合わせ用のマークとして、配線層８および絶縁層９を形成することで、配線層８および絶縁層９の位置精度を向上させることができる。
次に、図３（ｄ）に示すように、配線層８の上に外部接続端子１０を形成する。
例えば、ＢＧＡパッケージとする場合には、外部接続端子１０は、半田ボールとしたり、半田メッキやＡｕメッキなどが施された凸状体などとしたりすることができる。
なお、図３（ｄ）に例示をしたものは、外部接続端子１０が半田ボールの場合である。 また、例えば、ＬＧＡパッケージとする場合には、外部接続端子１０は、金属ランドなどとすることができる。
以上のようにして、複数の半導体装置１が一体的に製造される。
次に、図３（ｅ）に示すように、半導体装置１を個片化する。
例えば、ブレードダイシング法を用いて半導体装置１毎に分断することで、半導体装置１が得られる。
この場合、複数の溝２ａと、複数の溝２ｂとに沿って封止部７を切断する。
また、溝２ａの幅寸法Ｗ１、および溝２ｂの幅寸法Ｗ２よりも短い厚み寸法Ｔを有するブレード１００を用いて封止部７を切断する。
ここで、封止部７は絶縁性樹脂から形成され、基板２はシリコンなどから形成されている。
硬さや剛性の異なる複数の層が積層された積層体を厚み方向に切断する場合には、各層における切断条件が異なるものとなる。そのため、切断の精度が悪化したり、切断面が傾いたり、硬さの硬い層が欠けたり、ブレード１００の目詰まりや欠けが生じたりするおそれがある。
本実施の形態においては、分断は、溝２ａ、および溝２ｂの位置において行われる。
また、前述したように、溝２ａ、および溝２ｂの幅寸法Ｗは、個片化の際に用いられるブレード１００の厚み寸法Ｔよりも長くなっている。
そのため、ブレード１００は、封止部７のみを切断し、基板２を切断しないようにすることができる。
つまり、単一の切断条件により切断を行うことができる。
その結果、切断の精度や、切断面の品質などを向上させることができる。
また、封止部７に含まれる絶縁性樹脂を切断するのに適したブレード１００を選定することができるので、ブレード１００の目詰まりや欠けを抑制することができる。
図４は、本実施の形態に係る半導体装置１を例示するための模式断面図である。
図４に例示をする半導体装置１は、図３（ｅ）において説明した個片化された半導体装置１である。
前述したように、溝２ａの幅寸法Ｗ１、および溝２ｂの幅寸法Ｗ２は、個片化の際に用いられるブレード１００の厚み寸法Ｔよりも長くなっている。
そのため、基板２の側面２ｄも封止部７で覆われている。
すなわち、半導体装置１は、基板２と、基板２の上に積層された複数の半導体チップ３と、基板２の複数の半導体チップ３が積層された側と、基板２の側面２ｄとを覆う封止部７と、を備えている。
基板２の側面２ｄが封止部７で覆われていれば、基板２と封止部７との接合強度を高めることができる。
また、基板２の側面２ｄが封止部７で覆われていれば、封止部７から樹脂部５が露出することがない。
そのため、半導体装置１の信頼性を向上させることができる。
（第２の実施形態）
図５（ａ）〜（ｄ）および図６（ａ）〜（ｅ）は、第２の実施形態に係る半導体装置の製造方法について例示するための模式工程図である。
まず、図１（ａ）および図１（ｂ）に例示をしたものと同様にして基板２に溝２ａ、および溝２ｂを形成する。
次に、図５（ａ）に示すように、領域２ｃの上に、複数の半導体チップ３を有する積層体３０を形成する。
この場合、図２（ａ）に例示をしたものと同様にして積層体３０を形成することができる。
次に、図５（ｂ）に示すように、積層体３０における半導体チップ３同士の間の隙間、および、積層体３０とインターフェースチップ４との間の隙間を埋めるためにアンダーフィル樹脂を充填する。
この場合、図２（ｂ）に例示をしたものと同様にしてアンダーフィル樹脂を充填することができる。
次に、図５（ｃ）に示すように、積層体３０、インターフェースチップ４、および樹脂部５を覆う封止部７を形成する。
この場合、図２（ｄ）に例示をしたものと同様にして封止部７を形成することができる。
前述した第１の実施形態においては、スルービア電極６を形成した後に封止部７を形成する。 これに対して、第２の実施形態においては、封止部７を形成した後にスルービア電極６を形成する。
次に、図５（ｄ）に示すように、封止部７の上面を除去して封止部７の厚み寸法が所定の値となるようにする。
例えば、封止部７の上面を研削加工して、封止部７の厚み寸法が所定の値となるようにすることができる。
次に、図６（ａ）に示すように、基板２の積層体３０が設けられる側とは反対側の面を除去して溝２ａ、および溝２ｂを露出させる。
例えば、基板２の積層体３０が設けられる側とは反対側の面を研削加工して、溝２ａ、および溝２ｂを露出させるようにすることができる。
この場合、溝２ａの内部、および溝２ｂの内部に封止部７が設けられていれば、封止部７が露出した時点を加工の終点とすることができる。
次に、図６（ｂ）に示すように、封止部７の上面の所定の位置にスルービア電極６を形成するための貫通孔６ａを形成する。
後述するように貫通孔６ａの内部には、スルービア電極６が形成される。そのため、貫通孔６ａは、スルービア電極６が配線３ｃと電気的に接続される位置に形成される。
貫通孔６ａは、例えば、レーザ穴開け法などを用いて形成することができる。
本実施の形態においては、貫通孔６ａを形成する際に、溝２ａ、溝２ｂ、および領域２ｃの輪郭の少なくともいずれかを位置合わせ用のマークとすることができる。
そのため、適切な位置に貫通孔６ａを形成することが容易となる。
次に、図６（ｃ）に示すように、貫通孔６ａの内部にスルービア電極６を形成する。
スルービア電極６は、例えば、メッキ法やＰＶＤ法などを用いて形成することができる。
続いて、封止部７の上面に配線層８および絶縁層９を形成する。
配線層８は、スルービア電極６の上端面と電気的に接続される。絶縁層９は、配線層８同士の間に設けられ、配線層８同士の間を絶縁する。
なお、スルービア電極６と配線層８は、別個に形成しても良いし、一括して形成しても良い。
本実施の形態においては、配線層８および絶縁層９を形成する際に、溝２ａ、溝２ｂ、および領域２ｃの輪郭の少なくともいずれかを位置合わせ用のマークとすることができる。
そのため、配線層８および絶縁層９の位置精度を向上させることができる。
次に、図６（ｄ）に示すように、配線層８の上に外部接続端子１０を形成する。
この場合、図３（ｄ）に例示をしたものと同様にして外部接続端子１０を形成することができる。
以上のようにして、複数の半導体装置１が一体的に製造される。
次に、図６（ｅ）に示すように、半導体装置１を個片化する。
この場合、図３（ｅ）に例示をしたものと同様にして半導体装置１を個片化することができる。
本実施の形態においても、図３（ｅ）に例示をしたものと同様の効果を得ることができる。
また、図４に例示をした半導体装置１を得ることができる。
以上、本発明のいくつかの実施形態を例示したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更などを行うことができる。これら実施形態やその変形例は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。
１ 半導体装置、２ 基板、２ａ 溝、２ｂ 溝、２ｃ 領域、２ｄ 側面、３ 半導体チップ、３ａ 貫通電極、３ｂ バンプ電極、４ インターフェースチップ、５ 樹脂部、６ スルービア電極、７ 封止部、８ 配線層、９ 絶縁層、１０ 外部接続端子、１３ 接着層、３０ 積層体、１００ ブレード、Ｔ 厚み寸法、Ｗ 幅寸法

Claims (5)

  1. 第１の方向に延びる複数の第１の溝と、第１の方向と交差する第２の方向に延びる複数の第２の溝と、を有する基板において、前記複数の第１の溝と、前記複数の第２の溝と、により画された複数の領域のそれぞれに、複数の半導体チップを積層する工程と、
    前記基板の前記複数の半導体チップが積層された側を覆う封止部を形成する工程と、
    前記基板の前記複数の半導体チップが積層された側とは反対側の面を除去して、前記複数の第１の溝と、前記複数の第２の溝と、を露出させる工程と、
    前記封止部の前記基板側とは反対側の面に、前記積層された複数の半導体チップと電気的に接続される配線層を形成する工程と、
    前記複数の第１の溝と、前記複数の第２の溝と、に沿って前記封止部を切断する工程と、
    を備え、
    前記配線層を形成する工程において、前記基板の前記複数の半導体チップが積層された側とは反対側に露出した前記第１の溝、前記第２の溝、および前記領域の輪郭の少なくともいずれかを位置合わせ用のマークとして、前記配線層を形成する半導体装置の製造方法。
  2. 前記封止部を切断する工程において、前記第１の溝の幅寸法、および前記第２の溝の幅寸法よりも短い厚み寸法を有するブレードを用いて前記封止部を切断する請求項１記載の半導体装置の製造方法。
  3. 前記複数の半導体チップを積層する工程において、前記第１の溝、前記第２の溝、および前記領域の輪郭の少なくともいずれかを位置合わせ用のマークとして、前記複数の半導体チップを積層する請求項１または２に記載の半導体装置の製造方法。
  4. 前記積層された複数の半導体チップ同士の間の隙間にアンダーフィル樹脂を充填する工程をさらに備え、
    前記積層された複数の半導体チップの側面に付着した前記アンダーフィル樹脂は、前記第１の溝、および前記第２の溝の少なくともいずれかにより、隣接する前記領域への流出が抑制される請求項１〜３のいずれか１つに記載の半導体装置の製造方法。
  5. 前記半導体チップ、および前記基板は、シリコンを含む請求項１〜４のいずれか１つに記載の半導体装置の製造方法。
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