JP5709218B2 - 半導体装置、３次元実装型半導体装置、半導体モジュール、電子機器、及びその製造方法 - Google Patents

半導体装置、３次元実装型半導体装置、半導体モジュール、電子機器、及びその製造方法 Download PDF

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Description

本発明は、半導体装置、３次元実装型半導体装置、半導体モジュール、電子機器、及びその製造方法に関する。特に、高消費電力及び高発熱量の電子デバイスを用いて作製された半導体装置、特に３次元実装型半導体装置とその製造方法に関する。
モバイル機器などの電子機器の小型化及び薄型化に伴い、電子機器に用いられる半導体装置の小型化及び薄型化が求められている。また、複数の半導体装置が組み合わせて用いられる場合、半導体装置は、限られた空間内に複数を効率よく収容可能な構造であることも求められている。
特許文献１は、３次元実装型半導体装置の一例を開示する。この３次元実装型半導体装置１０６は、図２８Ｃ及び図２９に示すように、多段に積層された複数の単体パッケージ１０５から構成されている。各単体パッケージ１０５は、図２８Ａ及び図２８Ｂに示すように、半導体ベアチップ１０１（パッケージングされる前の半導体チップ）と該半導体ベアチップ１０１を包むフレキシブル回路基板１０２（ＦＰＣ：Flexible Printed Circuit）とを備える。ＦＰＣ１０２は、半導体ベアチップ１０１の端面に沿って折り曲げられ、かつ、半導体ベアチップ１０１と電気的に接続されている。各単体パッケージの表裏両面には、外部端子１０７が配置されている。
特許文献２は、３次元実装型半導体装置のその他の例を開示する。この３次元実装型半導体装置は、図３１に示すように、積層された複数の単体パッケージ２１０から構成されている。各単体パッケージ２１０は、図３０Ｃに示すように、フレーム２０１と、半導体ベアチップ２０３と、ＦＰＣ２０４とを備える。フレーム２０１の中心部には、図３０Ａに示すように、貫通穴２０２が形成されている。ＦＰＣ２０４とフレーム２０１とは接着されている。図３０Ｂに示すように、半導体ベアチップ２０３は、貫通穴２０２の内側に嵌め込まれている。半導体ベアチップ２０３とＦＰＣ２０４とは電気的に接続されている。ＦＰＣ２０４は、図３０Ｃに示すように、フレーム２０１に沿って折り曲げられ、かつ、フレーム２０１ごと半導体ベアチップ２０３を包んでいる。各単体パッケージ２１０の表裏両面には、外部端子が配置されている。
特開平８−３３５６６３号公報 特表２００２−５４３６１８号公報
特許文献１に開示されている３次元実装型半導体装置１０６の各単体パッケージ１０５では、ＦＰＣ１０２は半導体ベアチップ１０１に直接巻きつけられている。ＦＰＣ１０２は、一般的な絶縁材料であるポリイミドから構成される。ポリイミドは金属などと比較して熱伝導性が低い。また、単体パッケージ１０５は、排熱を配慮した構造ではない。このため、半導体ベアチップ１０１から発生した熱は、単体パッケージ１０５の外部に逃げにくい。この問題は、高消費電力の半導体ベアチップ１０１が用いられる単体パッケージ１０５において顕著である。特に、多段に積層されたこのような単体パッケージ１０５から構成される３次元実装型半導体装置１０６では、下の段に配置されている単体パッケージ１０５内の半導体ベアチップ１０１で発生した熱は上側に逃げにくく、上の段に配置されている単体パッケージ１０５内の半導体ベアチップ１０１で発生した熱は下側に逃げにくい。この結果、各半導体ベアチップ１０１の温度が上昇するという問題点がある。
特許文献２に開示されている３次元実装型半導体装置の各単体パッケージ２１０では、半導体ベアチップ２０３は、貫通穴２０２の内側に嵌め込まれ、かつ、フレーム２０１ごとＦＰＣ２０４によって包まれている。このため特許文献１の構造と同様に、半導体ベアチップ２０３から発生した熱は、単体パッケージの外部に逃げにくい。この問題は、高消費電力の半導体ベアチップ２０３が用いられる単体パッケージにおいて顕著である。特に、多段に積層されたこのような単体パッケージから構成される３次元実装型半導体装置では、下の段に配置されている単体パッケージ内の半導体ベアチップ２０３で発生した熱は上側に逃げにくく、上の段に配置されている単体パッケージ内部にある半導体ベアチップ２０３で発生した熱は下側に逃げにくい。このため、特許文献１が開示する３次元実装型半導体装置と同様に、各半導体ベアチップ２０３の温度が上昇するという問題点がある。
本発明は、以上のような課題に鑑みてなされたものであり、小型かつ薄型であり放熱性能に優れる半導体装置、３次元実装型半導体装置、半導体モジュール、電子機器、及びそれらの製造方法を提供することを目的とする。
上記の目的を達成するために、本発明の第１の観点に係る半導体装置は、
互いに表裏の関係にある第１の面と第２の面とを有しその第１の面には外部端子が備えられている１つ以上の第１の半導体素子と、
互いに表裏の関係にある第１の面と第２の面とにそれぞれ導体層が形成されている放熱部と、互いに表裏の関係にある第１の面と第２の面とにそれぞれ配線パターンが形成されている配線パターン部と、を備え、前記放熱部の第１の面と第２の面上の前記導体層はビアを介して互いに接続されており、前記配線パターン部の第１の面には第１の外部端子が備えられており、前記配線パターン部の第２の面には第２の外部端子及び第３の外部端子が備えられている１つの可撓性回路基板と、
を含み、
前記第１の半導体素子に備えられている前記外部端子と前記可撓性回路基板に備えられている前記第１の外部端子とは電気的に接続されており、
前記可撓性回路基板は、前記配線パターン部が前記第１の半導体素子の少なくとも一部分を包むように、折り曲げられて前記第１の半導体素子の第２の面に接着されており、
前記第２の外部端子は前記第１の半導体素子の第１の面上方に配置されており、
前記第３の外部端子は前記第１の半導体素子の第２の面上方に配置されている、
ことを特徴とする。
また、上記の目的を達成するために、本発明の第２の観点に係る半導体装置は、
互いに表裏の関係にある第１の面と第２の面とを有しその第１の面には外部端子が備えられている１つ以上の第１の半導体素子と、
互いに表裏の関係にある第１の面と第２の面とを有し、貫通穴又はその第１の面に形成された溝を有する平板と、
互いに表裏の関係にある第１の面と第２の面とにそれぞれ導体層が形成されている放熱部と、互いに表裏の関係にある第１の面と第２の面とにそれぞれ配線パターンが形成されている配線パターン部と、を備え、前記放熱部の第１の面と第２の面上の前記導体層はビアを介して互いに接続されており、前記配線パターン部の第１の面には第１の外部端子が備えられており、前記配線パターン部の第２の面には第２の外部端子及び第３の外部端子が備えられている１つの可撓性回路基板と、
を含み、
前記第１の半導体素子に備えられている前記外部端子と前記可撓性回路基板に備えられている前記第１の外部端子とは電気的に接続されており、
前記貫通穴又は前記溝は前記第１の半導体素子を収容できる大きさを有しその内側には前記第１の半導体素子が収容されており、
前記可撓性回路基板は、前記配線パターン部が前記平板の少なくとも一部分を包むように、折り曲げられて前記平板の第２の面に接着されており、
前記平板の第１の面は前記可撓性回路基板の第１の面に接着されており、
前記第２の外部端子は、前記平板及び前記第１の半導体素子のうち少なくとも一方の第１の面上方に配置されており、
前記第３の外部端子は、前記平板及び前記第１の半導体素子のうち少なくとも一方の第２の面上方に配置されている、
ことを特徴とする。
また、上記の目的を達成するために、本発明の第３の観点に係る３次元実装型半導体装置は、
本発明の第１又は第２の観点に係る半導体装置と、
互いに表裏の関係にある第１の面と第２の面とを有しその第１の面には外部端子が備えられている１つ以上の第２の半導体素子と、
を含み、
前記第２の半導体素子は前記半導体装置の前記第３の外部端子が配置されている面に積層されており、
前記第３の外部端子と前記第２の半導体素子に備えられている前記外部端子とは電気的に接続されている、
ことを特徴とする。
また、上記の目的を達成するために、本発明の第４の観点に係る３次元実装型半導体装置は、
本発明の第１又は第２の観点に係る半導体装置を複数備え、
各前記半導体装置の前記第２の外部端子が配置されている面と、該半導体装置に隣接する他の前記半導体装置の前記第３の外部端子が配置されている面と、が互いに対向するように、複数の前記半導体装置は積層され、且つ、各前記半導体装置の前記第２の外部端子と該半導体装置に隣接する前記他の前記半導体装置の前記第３の外部端子とは電気的に接続されており、
各前記半導体装置に含まれている前記放熱部はそれぞれ折り曲げられて互いに熱的に接続されており、且つ、前記第２の外部端子が配置されている面を下と定義した場合において最上層に積層されている半導体装置に含まれている前記第１の半導体素子の第２の面、前記平板の第２の面又はその両方と熱的に接続されている、
ことを特徴とする。
また、上記の目的を達成するために、本発明の第５の観点に係る半導体モジュールは、
本発明の第１若しくは第２の観点に係る半導体装置又は本発明の第３若しくは４の観点に係る３次元実装型半導体装置と、
プリント回路基板と、を備え、
前記半導体装置又は前記３次元実装型半導体装置は前記プリント回路基板上に配置され前記プリント回路基板と電気的に接続されている、
ことを特徴とする。
また、上記の目的を達成するために、本発明の第６の観点に係る電子機器は、
本発明の第１若しくは第２の観点に係る半導体装置、本発明の第３若しくは第４の観点に係る３次元実装型半導体装置、又は、本発明の第５の観点に係る半導体モジュールを備える、
ことを特徴とする。
また、上記の目的を達成するために、本発明の第７の観点に係る半導体装置の製造方法は、
（ａ）互いに表裏の関係にある第１の面と第２の面とを有しその第１の面には外部端子が備えられている１つ以上の第１の半導体素子の前記外部端子と、（ｂ）互いに表裏の関係にある第１の面と第２の面とにそれぞれ導体層が形成されている放熱部と、互いに表裏の関係にある第１の面と第２の面とにそれぞれ配線パターンが形成されている配線パターン部と、を備え、前記放熱部の第１の面と第２の面上の前記導体層はビアを介して互いに接続されており、前記配線パターン部の第１の面には第１の外部端子が備えられており、前記配線パターン部の第２の面には第２の外部端子及び第３の外部端子が備えられている１つの可撓性回路基板の前記第１の外部端子と、を電気的に接続する工程と、
前記配線パターン部が前記第１の半導体素子の少なくとも一部分を包むように前記可撓性回路基板を折り曲げて前記第１の半導体素子の第２の面に接着し、前記第２の外部端子を前記第１の半導体素子の第１の面上方に、前記第３の外部端子を前記第１の半導体素子の第２の面上方に、それぞれ配置する工程と、
前記放熱部を前記第１の半導体素子の一端から外側に延在させる工程と、
を含むことを特徴とする。
また、上記の目的を達成するために、本発明の第８の観点に係る半導体装置の製造方法は、
（ａ）互いに表裏の関係にある第１の面と第２の面を有しその第１の面には外部端子が備えられている１つ以上の第１の半導体素子の前記外部端子と、（ｂ）互いに表裏の関係にある第１の面と第２の面とにそれぞれ導体層が形成されている放熱部と、互いに表裏の関係にある第１の面と第２の面とにそれぞれ配線パターンが形成されている配線パターン部と、を備え、前記放熱部の第１の面と第２の面上の前記導体層はビアを介して互いに接続されており、前記配線パターン部の第１の面には第１の外部端子が備えられており、前記配線パターン部の第２の面には第２の外部端子及び第３の外部端子が備えられている１つの可撓性回路基板の前記第１の外部端子と、を電気的に接続する工程と、
互いに表裏の関係にある第１の面と第２の面とを有し、前記第１の半導体素子を収容できる大きさの貫通穴又はその第１の面に形成された溝を有する平板と、前記可撓性回路基板の第１の面と、を接着する工程と、
前記貫通穴又は前記溝の内側に前記第１の半導体素子を収容する工程と、
前記配線パターン部を前記平板の少なくとも一部分を包むように折り曲げて前記平板の第２の面の少なくとも一部分に接着し、前記第２の外部端子を前記平板の第１の面側に、前記第３の外部端子を前記平板の第２の面側に、それぞれ配置する工程と、
前記放熱部を前記平板の一端から外側に延在させる工程と、
を含むことを特徴とする。
また、上記の目的を達成するために、本発明の第９の観点に係る半導体装置の製造方法は、
本発明の第１又は第２の観点に係る複数の半導体装置を、各前記半導体装置の前記第２の外部端子が配置されている面と、該半導体装置に隣接する他の前記半導体装置の前記第３の外部端子が配置されている面と、が互いに対向するように、複数積層する工程と、
積層された複数の前記半導体装置を互いに電気的に接続する工程と、
各前記半導体装置に含まれている前記放熱部をそれぞれ折り曲げて互いに熱的に接続する工程と、
各前記半導体装置に含まれている前記放熱部を折り曲げて、前記第２の外部端子が配置されている面を下と定義した場合において最上層に積層されている半導体装置に含まれている第１の半導体素子の第２の面、平板の第２の面又はその両方と熱的に接続する工程と、
を含むことを特徴とする。
本発明によれば、小型かつ薄型でありながら放熱性能に優れる半導体装置、３次元実装型半導体装置及びそれらの製造方法を提供できる。これらの半導体装置は、半導体モジュール、電子機器に適している。
本発明の第１の実施形態に係る半導体装置の上面図である。 図１におけるＡ−Ａ’線断面図である。 図１におけるＢ−Ｂ’線断面図である。 本発明の第１の実施形態に係る半導体装置に用いられる可撓性回路基板を開かれた状態で示した上面図である。 図３におけるＡ−Ａ’線断面図である。 図３におけるＢ−Ｂ’線断面図である。 可撓性回路基板の他の例を示す図であり、図３におけるＡ−Ａ’線断面図に相当する断面図である。 可撓性回路基板の他の例を示す図であり、図３におけるＢ−Ｂ’線断面図に相当する断面図である。 図４に示す可撓性回路基板に半導体素子が実装された状態を示す上面図である。 （ａ）〜（ｃ）は、本発明の第１の実施形態に係る半導体装置の製造方法において、可撓性回路基板が折り曲げられて半導体素子が包まれる様子を説明するための図であり、（ｄ）は（ｃ）の拡大図である。 本発明の第１の実施形態に係る半導体装置の第１変形例であって、可撓性回路基板上に半導体素子が実装され、可撓性回路基板が折り曲げられて半導体素子が包まれる様子を説明するための図である。 本発明の第１の実施形態に係る半導体装置の第２変形例であって、可撓性回路基板上に半導体素子が実装され、可撓性回路基板が折り曲げられて半導体素子が包まれる様子を説明するための図である。 本発明の第２の実施形態に係る半導体装置を示す上面図である。 図９におけるＡ−Ａ’線断面図である。 図９におけるＢ−Ｂ’線断面図である。 （ａ）は半導体素子が収容できるサイズの貫通穴が形成された平板を示す上面図であり、（ｂ）はそのＡ−Ａ’線断面図である。 （ａ）は半導体素子が収容できるサイズの溝が形成された平板を示す上面図であり、（ｂ）はそのＡ−Ａ’線断面図である。 本発明の第３の実施形態に係る３次元実装型半導体装置を示す上面図である。 図１３におけるＡ−Ａ’線断面図である。 図１３におけるＢ−Ｂ’線断面図である。 本発明の第４の実施形態に係る半導体モジュールを示す上面図である。 図１５におけるＡ−Ａ’線断面図である。 図１５におけるＢ−Ｂ’線断面図である。 第４の実施形態の変形例に係る半導体モジュールを示す断面図である。 本発明の第５の実施形態に係る３次元実装型半導体装置を示す上面図である。 図１７におけるＡ−Ａ’線断面図である。 図１７におけるＢ−Ｂ’線断面図である。 本発明の第６の実施形態に係る３次元実装型半導体装置を示す上面図である。 図１９におけるＡ−Ａ’線断面図である。 図１９におけるＢ−Ｂ’線断面図である。 本発明の第７の実施形態に係る３次元実装型半導体装置の製造方法を説明するための図であって、第２の実施形態に係る半導体装置が２段積層された状態を示す上面図である。 図２１ＡのＡ−Ａ’線断面図である。 図２１Ａにおいて下の段に配置されている半導体装置に含まれている放熱部が折り曲げられて、上の段に配置されている半導体装置に含まれている半導体素子の第２の面及び平板の第２の面と接着された状態を示す上面図である。 図２１ＣのＡ−Ａ’線断面図である。 本発明の第７の実施形態に係る３次元実装型半導体装置の上面図であって、図２１Ｃにおいて上の段に配置されている放熱部が折り曲げられて、下の段に配置されている半導体装置に含まれている放熱部と接着された状態を示す上面図である。 本発明の第７の実施形態の変形例に係る３次元実装型半導体装置の製造方法を説明するための図であって、第２の実施形態に係る半導体装置が２段積層された状態を示す上面図である。 図２２ＡのＡ−Ａ’線断面図である。 図２２Ａにおいて上の段に配置されている半導体装置に含まれている放熱部が折り曲げられて、上の段に配置されている半導体装置に含まれている半導体素子の第２の面及び平板の第２の面と接着された状態を示す上面図である。 図２２ＣのＡ−Ａ’線断面図である。 本発明の第７の実施形態の変形例に係る３次元実装型半導体装置の上面図であって、図２２Ｃにおいて下の段に配置されている放熱部が折り曲げられて、上の段に配置されている半導体装置に含まれている放熱部と接着された状態を示す上面図である。 本発明の第８の実施形態に係る３次元実装型半導体装置において下の段に配置される半導体装置を示す上面図である。 本発明の第８の実施形態に係る３次元実装型半導体装置において上の段に配置される半導体装置の上にヒートシンクが実装されている状態を、ヒートシンクを透視して示す上面図である。 図２３Ａに示す半導体装置の上に、図２３Ｂに示す半導体装置及びヒートシンクが積層された状態を、ヒートシンクを透視して示す上面図である。 図２３Ｃにおいて下の段に配置されている半導体装置に含まれている放熱部が折り曲げられて、上の段に配置されている半導体装置の上に実装されているヒートシンクと接着された状態を、ヒートシンクを透視して示す上面図である。 本発明の第８の実施形態に係る３次元実装型半導体装置を示す上面図であって、図２３Ｄにおいて上の段に配置されている半導体装置に含まれている放熱部が折り曲げられて、下の段に配置されている半導体装置に含まれている放熱部と接着された状態を、ヒートシンクを透視して示す上面図である。 本発明の第９の実施形態に係る３次元実装型半導体装置において、下の段に配置される半導体装置の上面図である。 本発明の第９の実施形態に係る３次元実装型半導体装置において、上の段に配置される半導体装置の上に第３の半導体素子が実装された状態を、第３の半導体素子を透視して示す上面図である。 図２４Ａに示す半導体装置の上に、図２４Ｂに示す半導体装置及び第３の半導体素子が積層された状態を、第３の半導体素子を透視して示す上面図である。 図２４Ｃにおいて下の段に配置されている半導体装置に含まれている放熱部が折り曲げられて、第３の半導体素子の第２の面と接着された状態を、第３の半導体素子を透視して示す上面図である。 本発明の第９の実施形態に係る３次元実装型半導体装置の上面図であって、図２４Ｄにおいて上の段に配置されている半導体装置に含まれている放熱部が折り曲げられて、下の段の半導体装置に含まれている放熱部と接着された状態を示す上面図である。 本発明の第１０の実施形態に係る３次元実装型半導体装置において、下の段に配置される半導体装置を示す上面図である。 本発明の第１０の実施形態に係る３次元実装型半導体装置において、上の段に配置される半導体装置の上に第３の半導体素子が実装され、さらにその上にヒートシンクが配置された状態を、ヒートシンクを透視して示す上面図である。 図２５Ａに示す半導体装置の上に、図２５Ｂに示す半導体装置、第３の半導体素子及びヒートシンクが積層された状態を、ヒートシンクを透視して示す上面図である。 図２５Ｃにおいて下の段に配置されている半導体装置に含まれている放熱部が折り曲げられて、第３の半導体素子の上に配置されているヒートシンクと接着された状態を、ヒートシンクを透視して示す上面図である。 本発明の第１０の実施形態に係る３次元実装型半導体装置の上面図であって、図２５Ｄにおいて上の段に配置されている半導体装置に含まれている放熱部が折り曲げられて、下の段に配置されている半導体装置に含まれている放熱部と接着された状態を、ヒートシンクを透視して示す上面図である。 本発明の第１１の実施形態に係る半導体モジュールの上面図である。 図２６におけるＡ−Ａ’線断面図である。 図２６におけるＢ−Ｂ’線断面図である。 従来例に係る半導体装置の上面図である。 図２８Ａに示す半導体装置の下面図である。 図２８Ａに示す半導体装置のＡ−Ａ’線断面図である。 図２８Ａに示す半導体装置が複数積層された、従来例に係る３次元実装型半導体装置の側面断面図である。 他の従来例に係る半導体装置に用いられるフレームの斜視図である。 図３０Ａに示すフレームと半導体ベアチップとが可撓性回路基板に実装された状態を示す斜視図である。 他の従来例に係る半導体装置の一部断面図である。 他の従来例に係る半導体装置が複数積層された、従来例に係る３次元実装型半導体装置の斜視図である。
以下、図面を参照し、本発明の実施の形態について詳しく述べる。
（第１の実施形態）
先ず、本発明の第１の実施形態に係る半導体装置４０の構成について説明する。
本発明の第１の実施形態に係る半導体装置４０は、図１に示すように、可撓性回路基板１と第１の半導体素子４とを備えている。可撓性回路基板１は、図３に示すように、配線パターン部２と放熱部３とから構成されている。配線パターン部２は、図１、図２Ａ及び図２Ｂに示すように折り曲げられて、第１の半導体素子４を包んでいる。放熱部３は、図１及び図２Ａに示すように、第１の半導体素子４の外側に延在している。配線パターン部２と放熱部３とは、図４Ａ、図４Ｂに示すように、共通する芯材として可撓性基材１１を備える。可撓性回路基板１、配線パターン部２及び放熱部３は、互いに表裏の関係にある第１の面６と第２の面７とを備えている。
配線パターン部２は、図４Ａに示すように、可撓性基材１１の両面に絶縁層１２を有する。絶縁層１２は、配線パターン部２の第１の面６と第２の面７とを構成する。配線パターン部２の第１の面６と第２の面７とには、配線パターン（回路）が形成されている。配線パターン部２の第１の面６は第１の外部端子８及び接着層１３を備え、配線パターン部２の第２の面７は第２の外部端子９及び第３の外部端子１０を備える。第１の外部端子８及び第２の外部端子９は、配線パターン部２の中ほどに配置されている。一方、第３の外部端子１０は、配線パターン部２の折りたたまれる両端に配置されている。なお、理解を容易にするため、図１〜３では各外部端子は省略されている。
放熱部３は、図４Ｂに示すように、可撓性基材１１の両面に表面が露出するように形成されている導体層１５を有する。導体層１５は、放熱部３の表面のほぼ全面を占める。導体層１５は、例えば銅で形成されている。表面積を大きくすることで冷却効率を高めるため、導体層１５の表面粗さは粗い（凹凸が大きい）。この表面粗さは、例えば、導体層１５の表面を粗面処理することでもたらされる。可撓性回路基板１１の第１の面６に露出している導体層１５と、可撓性回路基板１１の第２の面７に露出している導体層１５とは、図４Ｂに示すように、ビア１４を介して電気的及び熱的に接続されている。
図３に示すように、配線パターン部２と放熱部３とは長軸が互いに９０度ずれて配置されている。なお、図３中、破線で囲まれた領域１８は、第１の半導体素子４が実装される領域を示している。配線パターン部２と放熱部３とは、配線パターン部２に伝えられた熱を効率よく放熱部３に伝えるために、例えば、絶縁性と熱伝導性とを有する樹脂材料等を介して熱的に接続されている。配線パターン部２と放熱部３とが電気的に接続されていることは必須要件ではない。
第１の半導体素子４、配線パターン部２、及び放熱部３を上記のように接続することで、第１の半導体素子４で発生した熱は、配線パターン部２に伝えられ、さらに配線パターン部２と電気的及び熱的に接続された放熱部３へと伝えられる。このようにして、半導体装置４０は効率よく冷却される。
第１の半導体素子４は、互いに表裏の関係にある第１の面と第２の面とを有する。第１の面は、図６（ｄ）に示すように、端子４１を備える。第１の半導体素子４のこの端子４１と可撓性回路基板１の第１の外部端子８とは電気的に接続されている。半導体装置４０では、配線パターン部２は折り曲げられているため、第２の外部端子９は第１の半導体素子４の第１の面上方に、第３の外部端子１０は第１の半導体素子４の第２の面上方に、それぞれ位置する。半導体装置４０の下面には、図２Ａ及び図２Ｂに示すように、はんだボール５が配置されている。はんだボール５は、それぞれ第２の外部端子９と電気的に接続されている。
半導体装置４０に用いられる第１の半導体素子４の種類は特に限定されないが、例えば半導体ベアチップ、ボールグリッドアレイ（ＢＧＡ）タイプの半導体パッケージ（ウエハレベルパッケージも含む）などが、小型で薄型の半導体装置を製造する場合に好ましい。特に、高速で動作し、且つ発熱量（消費電力）の大きい、ＤＤＲ、ＤＤＲ２、ＤＤＲ３などを代表とする高速ＤＲＡＭ（Dynamic Random Access Memory）や、高速プロセッサーなどが好適である。また、光素子（光と電気とを変換する例えばフォトダイオード等のデバイス）の信号増幅処理を行うドライバーデバイスや電源デバイスなども発熱量（消費電力）が大きいので、本発明の半導体装置に用いる第１の半導体素子４として好適である。
さらに半導体装置４０では、可撓性回路基板１の配線パターン部２上に備えられている第２の外部端子９と第３の外部端子１０とが、それぞれ半導体装置４０の表と裏とに露出するように配置されている。この構造により、半導体装置４０は、複数積層され、かつ、互いに電気的に接続され得る。また、半導体装置４０は、他のデバイスと積層され、かつ、互いに電気的に接続もされ得る。このようにして、半導体装置４０は３次元実装が可能である。複数の半導体装置４０を積層することで、又は半導体装置４０と別のデバイスとを積層することで、実装面積を削減することができる。
上記構成により、小型かつ薄型の３次元実装可能な半導体装置４０において、その冷却効率を高めることが可能となる。
次に半導体装置４０の製造方法について、図５及び図６を参照しながら説明する。図６（ａ）は図５のＡ−Ａ’線断面図であり、図６（ｂ）及び（ｃ）は、そこから配線パターン部２が折り曲げられて第１の半導体素子４が包まれる様子を示す。第１の半導体素子４は、図５に示すように、図３で示した可撓性回路基板１上の領域１８内に、第２の面１７を上にして配置され、可撓性回路基板１と電気的に接続される。次に図６に示すように、可撓性回路基板１に含まれている配線パターン部２のうち、第１の半導体素子４の外形から外側に延在している部分が折り曲げられる。さらに、配線パターン部２は、第１の半導体素子４を包むように折り曲げられて、第１の半導体素子４の第２の面１７に接着される。このようにして、半導体装置４０が完成する。
第１の半導体素子４と可撓性回路基板１とを電気的に接続する方法は限定されないが、例えば第１の半導体素子４が半導体ベアチップである場合は、以下の方法をとることができる。まず、第１の半導体素子４（ここでは半導体ベアチップ）の端子の上にＡｕスタッドバンプボンダー装置を用いてＡｕスタッドバンプが形成される。次に、このＡｕスタッドバンプと可撓性回路基板１の第１の面６上にある第１の外部端子とが、フリップチップ実装マウンターを用いて位置合わせされる。続いて加熱、加圧、超音波の印加、等の処理が行われ、第１の半導体素子４と可撓性回路基板１とが電気的に接続される。この時、可撓性回路基板１の第１の面６の第１の外部端子８の表面には、Ａｕ薄膜又はＳｎ系はんだ薄膜がスパッタ法又はメッキ法で形成されていることが好ましい。これらの薄膜が形成されていることにより、第１の外部端子８とＡｕスタッドバンプとのＡｕ−Ａｕ接続又はＡｕ−はんだ接続が可能になる。さらに、Ａｕ薄膜やＳｎ系はんだ薄膜が形成される前に、第１の外部端子８の表面には、Ｎｉ等からなるバリアメタル層が下地として形成されていることが好ましい。これにより、ＡｕやＳｎ系はんだが配線材料（一般的にはＣｕ）へ拡散することを防ぐことができる。
第１の半導体素子４と可撓性回路基板１とを電気的に接続する他の方法では、第１の半導体素子４の端子上にはんだバンプが形成され、このはんだバンプが可撓性回路基板１の第１の面６上にある第１の外部端子８と接続される。この場合も第１の外部端子８の表面にはＡｕ薄膜又はＳｎ系はんだ薄膜がスパッタ法又はメッキ法で形成されていることが好ましい。さらに、これらの薄膜の下地としてＮｉ等からなるバリアメタル層が第１の外部端子８の表面に形成されていることが好ましい。
さらに、第１の半導体素子４がＢＧＡタイプの半導体パッケージである場合は、以下のような方法で第１の半導体素子４と可撓性回路基板１とを電気的に接続することも可能である。まず、可撓性回路基板１の第１の面６上にある第１の外部端子８の上に、フラックスや予備はんだが印刷法などにより塗布される。次に、フリップチップ実装マウンターを用いて、第１の半導体素子４のＢＧＡはんだボールと可撓性回路基板１の第１の外部端子８との位置合わせが行われる。この際加熱は行われず、第１の半導体素子４は低荷重で可撓性回路基板１上に仮搭載される。仮搭載時の荷重は限定されないが、一例を挙げれば、作成される半導体装置の面積が５０〜１５０ｍｍ２の場合、第１の半導体素子４に加えられる荷重は例えば約１Ｋｇである。続いて、リフロー装置を用いてＢＧＡはんだボールが溶融され、その後冷却される。このようにして、第１の半導体素子４と可撓性回路基板１とは電気的に接続される。この場合も第１の外部端子８の表面にはＡｕ薄膜又はＳｎ系はんだ薄膜がスパッタ法又はメッキ法で形成されていることが好ましい。さらに、これらの薄膜の下地としてＮｉ等からなるバリアメタル層が第１の外部端子８の表面に形成されていることが好ましい。
上記の場合において、可撓性回路基板１と第１の半導体素子４との接着は、例えば可撓性回路基板１の第１の面６上に形成されている接着層１３を用いて行われる。別の方法では、第１の半導体素子４の表面にあらかじめ接着層が形成され、その接着層を利用して、可撓性回路基板１と第１の半導体素子４とが接着される。
（変形例１）
第１の実施形態では、放熱部３と配線パターン部２とは電気的に接続されている必要はないが、放熱部３と配線パターン部２とは電気的に接続されていることがより好ましい。例えば、第１の半導体素子４と放熱部３とが導体（一般的には銅などの金属）を介して直接接続されていることが好ましい。このような構造とすることで、半導体装置４０をより効率よく冷却することができる。
（変形例２）
上記変形例１では、放熱部３が電気的に接続される配線パターン部２の部分は限定されないが、放熱部３が、第１の半導体素子４、ヒートシンク、ヒートスプレッダー又はプリント回路基板の一部と接続されている場合、配線パターン部２はグランドと接続するグランド配線部を有し、且つ、放熱部３はそのグランド配線部に電気的に接続されていることが好ましい。このような構造とすることで、グランドをより大きく取ることができる。そして、グランドノイズを低減させ、電気的な誤動作が起こる確率を最も低くすることができる。この結果、半導体装置４０を安定して動作させることができる。
（変形例３）
第１の実施形態では、放熱部３の導体層１５の材質として銅（Ｃｕ）を用いたが、導体層１５の材質はこれに限定されない。Ｃｕの他に、例えばアルミニウム（Ａｌ）等の熱伝導率の高い材料を選択することができる。これらの材料を用いることで、半導体装置４０の放熱効率を高めることができる。ＣｕやＡｌは比較的安価であるため、コスト面でも好ましい。
（変形例４）
第１の実施形態では、図３、図４Ａ及び図４Ｂに示すような構成の可撓性回路基板１が用いられる例を示したが、可撓性回路基板の構造はこれに限定されない。例えば、上記可撓性回路基板１では接着層１３は配線パターン部２の第１面６の一部にのみ形成されているが、図４Ｃ及び図４Ｄに示すような、配線パターン部２の第１の面６のほぼ全面にわたって接着層１３が形成されている可撓性回路基板を用いてもよい。このような構造の可撓性回路基板は、例えば半導体ベアチップが第１の半導体素子４として直接に当該可撓性回路基板に積層される場合に特に適している。なお、図４Ｃ及び図４Ｄでは、外部端子８の表面を接着層１３が覆っているが、この場合、例えば、第１の半導体素子４の端子上にはんだバンプを形成し、該はんだバンプを接着層１３を突き破りながら外部端子８まで挿入することで、第の半導体素子４の端子と外部端子８とを電気的に接続することができる。
（変形例５）
第１の実施形態では、半導体装置４０として放熱部３の両端が第１の半導体素子４の外側に延在している形態を示したが、放熱部３が延在している箇所は両端に限定されない。このような半導体装置５０，６０及びその製造方法を、図７と図８とそれぞれ示す。半導体装置４０においては、放熱部３が第１の半導体素子４を実装する領域１８の外側に延在する部分が両端にあったのに対し、半導体装置５０，６０では、放熱部３が第１の半導体素子４を実装する領域１８の外側に延在する部分は１箇所だけとなっている。このように、放熱部３の数は、冷却効率や利用できる空間に応じて適した数を選択することができる。
半導体装置５０，６０の製造においては、図７及び図８にそれぞれ示すように、第１の半導体素子４は、可撓性回路基板１の領域１８上に配置され、可撓性回路基板１と電気的に接続される。続いて配線パターン部２のうち第１の半導体素子４の外側に延在している部分が、第１の半導体素子４を包むように折り曲げられる。このようにして、各変形例に係る半導体装置が完成する。この場合も、可撓性回路基板１の第２の外部端子９と第３の外部端子１０とは、配線パターン部２が折り曲げられた後にそれぞれ半導体装置５０，６０の表と裏とに配置されるような位置に設けられている。
（変形例６）
第１の実施形態では、半導体装置４０として第１の半導体素子４が１つだけ実装される例を示したが、可撓性回路基板１の上に２つ以上の第１の半導体素子４が実装されても構わない。こうした実装法によれば、第１の半導体素子４として半導体ベアチップやウエハレベルパッケージ等の小型デバイスを用いる場合に、第１の半導体素子４を限られた空間内に効率よく実装できるため、小型の半導体装置を提供できる。このような半導体装置について、以下に、第２の実施形態として詳細に説明する。
（第２の実施形態）
次に、本発明の第２の実施形態に係る半導体装置７０について説明する。半導体装置７０は、図９、図１０Ａ及び図１０Ｂに示すように、可撓性回路基板１と、２つの第１の半導体素子４と、平板１９と、を備える。可撓性回路基板１及び第１の半導体素子４の構造はそれぞれ第１の実施形態に係る半導体装置４０に用いられているものと同様である。
図１１（ａ）及び（ｂ）に示すように、平板１９には第１の半導体素子４を収容できる大きさの貫通穴２１が２箇所に形成されている。２つの第１の半導体素子４は、それぞれ貫通穴２１内に収容されている。可撓性回路基板１の配線パターン部２は、図９及び図１０Ｂに示すように、２つの第１の半導体素子４を平板１９ごと包むように折り曲げられている。なお、平板１９は、半導体装置７０全体の機能を阻害しないものであれば、どのような素材でも構わない。平板１９は、例えば、放熱性能の高い絶縁体から構成されてもよい。
本実施形態に係る半導体装置７０は、第１の実施形態に係る半導体装置４０に類似しているが、第１の半導体素子４を収容できる大きさの貫通穴２１を２つ有する平板１９を備えており、この貫通穴２１の内側にそれぞれ第１の半導体素子４が収容されている点で異なっている。それ以外は第１の実施形態に係る半導体装置４０と同様である。第１の実施形態に係る半導体装置４０と同様、第１の半導体素子４の外側に延在している放熱部３が第１の半導体素子４で発生する熱を効率的に冷却する役割の一端を担っている。この結果、半導体装置７０は効率よく冷却される。
第１の実施形態に係る半導体装置４０と同様に、半導体装置７０においても、放熱部３を構成する導体層１５が可撓性回路基板１の配線パターン２の一部と電気的及び熱的に接続されていることが望ましい。これにより、第１の半導体素子４で発生した熱が配線パターン部２を介して放熱部３に効率よく伝わるため、半導体装置７０の冷却効率を高めることができる。ここで配線パターンの一部とは例えばグランド配線部、信号配線部または電源配線部を指している。放熱部３が第１の半導体素子４や他の半導体素子、ヒートシンク又はプリント回路基板の一部と接続又は接着される場合を考慮すると、放熱部３が可撓性回路基板１の配線パターン部２のうち、グランド配線部と電気的に接続されている構造が好ましい。このようにすることで、電気的な誤動作を生じる確率が低い構造を実現できる。
また、第１の実施形態に係る半導体装置４０と同様に、半導体装置７０においても、放熱部３の導体層１５は露出している面積が大きいことが放熱効率を高める上で好ましい。放熱部３の全面に導体層１５が露出している構造であれば、最も冷却効率を高めることができる。さらに、粗面化処理などにより放熱部３の表面粗さを粗く（凹凸を大きく）すれば、放熱部３の表面積を大きくできるので高い冷却効率を実現できる。放熱部３に用いられる導体層１５としては、安価で熱伝導率の高いＣｕ又はＡｌ等が好ましい。これらを選択することにより、放熱効率が高められた半導体装置を安価で製造することができる。
さらに、本実施形態によれば、本発明に係る半導体装置に共通する特徴の１つである薄型で３次元積層可能な平坦な形状を損なうことなく、半導体装置７０の占有面積を用途に合わせて任意に調整することができる。
ロジック系のデバイス等の外部端子数が多いデバイス、ＤＲＡＭ又はフラッシュメモリ等のチップシュリンクにより外形サイズが小さくなったメモリ、及び、外部端子数が少ないデバイスの中でも光素子デバイスでは、外部端子のピッチが狭い。これらの半導体素子を用いて作製された半導体装置は、他の部品や装置との接続が難しい場合がある。しかし、他の部材との接続を容易にするために、この半導体装置の配線を延長したり、この半導体装置に部品を付け加えたりすると、この半導体装置の厚みが増したり、この半導体装置の形状が平坦でなくなったりする。この結果、得られた半導体装置を複数積層して用いることが難しくなったり、得られた半導体装置を用いる際の空間の利用効率が低下したりするという問題がある。また、得られる半導体装置自体の占有面積も小さいため、自動検査装置などによる検査がしにくいという問題もある。
一方、半導体装置７０では、第１の半導体素子４は、平板１９に形成されている貫通孔２１の中に嵌め込まれている。図１０Ｂに示すように、平板１９の厚みと第１の半導体素子４の厚みとはほぼ同一であるため、平板１９を用いても半導体装置７０の厚みが増すことはない。可撓性回路基板１の折り曲げ方、又は配線パターン部２の形状及び面積は、平板１９の形状及び面積に合わせて定められる。平板１９の形状及び面積、配線パターン部２の形状、面積及び各外部端子の配置を適切に選択することで、半導体装置７０の占有面積を用途に合わせて任意に調整することができる。また、第１の半導体素子４の外部端子４１を、それぞれ、第２の外部端子９及びはんだボール５に電気的に接続することで、第１の半導体素子４として外部端子のピッチが狭いデバイスが用いられる場合でも、薄型で３次元積層可能な平坦な形状を維持したまま、外部端子のピッチをユーザーが使いやすい幅に広げた半導体装置を実現することができる。
（変形例７）
半導体装置７０において、第１の半導体素子４と平板１９との隙間２２に、空気よりも熱伝導率の高い材料を挿入し、第１の半導体素子４と平板１９とを熱的に接続してもよい。このようにすることで、第１の半導体素子４から発生する熱が隙間２２に挿入された材料を介して平板１９に直接伝わるので、さらに冷却効率を高めることができる。隙間２２に挿入される空気よりも熱伝導率の高い材料としては、放熱ゲルや導電性樹脂などが挙げられる。これらの材料として熱伝導率が大きいものを選択すれば、より放熱効率を高めることができる。
（変形例８）
第２の実施形態では、図１１（ａ）及び（ｂ）に示すように貫通穴２１が形成された平板１９を用いる例を示したが、例えば図１２に示すように第１の半導体素子４を収容できる大きさの溝２０が形成された平板１９を用いても構わない。特に、上記変形例８のように、平板１９と第１の半導体素子４との間の隙間２２に空気よりも熱伝導率の高い材料が挿入される場合、平板１９は溝２０が形成されたものであることが好ましい。なぜならば、平板１９として溝２０が形成されたものを用い、第１の半導体素子４の第２の面と平板１９との間にも熱伝導材料を挿入することで、平板１９として貫通穴２１が形成されたものを用いる場合に比べて平板１９と第１の半導体素子４との接触面積をより大きくすることができ、放熱効率をさらに高めることができるからである。この場合において、第１の半導体素子４が配置される向きは限定されないが、通常は外部端子が露出するよう、第１の面が上を向くように配置される。
（変形例９）
第２の実施形態では、第１の半導体素子４は２つであったが、第１の半導体素子４の数はこれに限られない。また、貫通穴２１又は溝２０は、第１の半導体素子４と同数もうけられていればよく、２箇所に限られない。貫通穴２１又は溝２０が１箇所、又は３箇所以上であって、それぞれの内部に第１の半導体素子４が収容されても構わない。
（第３の実施形態）
次に、本発明の第３の実施形態に係る３次元実装型半導体装置８０とその製造方法について説明する。３次元実装型半導体装置８０は、図１３、図１４Ａ及び図１４Ｂに示すように、第２の実施形態に係る半導体装置７０の上と、その上に配置された第２の半導体素子２３とから構成された３次元実装型の半導体装置である。第２の半導体素子２３と、半導体装置７０に備えられている第３の外部端子１０とは、電気的に接続されている。
３次元実装型半導体装置８０においても、第２の実施形態に係る半導体装置７０と同様、第１の半導体素子４の外側に延在している放熱部３が第１の半導体素子４及び第２の半導体素子２３で発生する熱を効率的に冷却する役割の一端を担う。第２の半導体素子２３で発生した熱は可撓性回路基板１の第３の外部端子１０を介して配線パターン部２に伝えられ、さらに放熱部３に伝えられる。この結果、３次元実装型半導体装置８０は効率よく冷却される。
第３の外部端子１０と第２の半導体素子２３とを電気的に接続する方法は特に限定されない。一例を挙げれば、各端子上にフラックス又は予備はんだが印刷法などにより塗布された後、フリップチップ実装マウンターを用いて各端子の位置合わせが行われ、半導体装置７０上に第２の半導体素子２３が低荷重で仮搭載される。仮搭載時の荷重は限定されないが、一例を挙げれば、作製される半導体装置の面積が５０〜１５０ｍｍ２の場合、第２の半導体素子２３に加えられる荷重は例えば約１Ｋｇである。続いて、リフロー装置を用いてはんだが溶融され、その後冷却される。このようにして、第３の外部端子１０と第２の半導体素子２３とは電気的に接続される。
（変形例１０）
第３の実施形態では、半導体装置７０の上に第２の半導体素子２３が積層され、電気的に接続される例を示したが、半導体装置はこれに限定されない。例えば、第２の実施形態に係る半導体装置７０に代えて、第１の実施形態に係る半導体装置４０が用いられてもよい。
（第４の実施形態）
次に、本発明の第４の実施形態に係る半導体モジュール９０について説明する。図１５、図１６Ａ及び図１６Ｂに示すように、半導体モジュール９０は、プリント回路基板２４と、本発明の第３の実施形態に係る３次元実装型半導体装置８０とを備える。３次元実装型半導体装置８０は、プリント回路基板２４上に配置され、プリント回路基板２４上の配線と電気的に接続されている。３次元実装型半導体装置８０は、先に述べたとおり、各半導体素子で発生する熱が可撓性回路基板１の第３の外部端子１０を介して放熱部３に伝えられるため、効率よく冷却される。この結果、３次元実装型半導体装置８０を備える半導体モジュール９０は動作保証温度内に保たれやすく、誤動作が少ない。
（変形例１１）
図１６Ｃは、半導体モジュール９０の変形例である半導体モジュール１００の断面図である。半導体モジュール９０との違いは、３次元実装型半導体装置８０の放熱部３の端部が折り曲げられてプリント回路基板２４と熱的に接続されている点である。このような構造にすることにより、半導体モジュール１００では、第１の半導体素子４又は第２の半導体素子２３で発生した熱は放熱部３に伝えられ、さらにプリント回路基板２４にも伝えられる。空冷が放熱部３だけでなくより面積の広いプリント回路基板２４においても行われるため、半導体モジュール１００はさらに効率良く冷却される。なお、放熱部３とプリント回路基板２４との接続方法は特に限定されない。一例を挙げれば、プリント回路基板２４のグランド端子（表面はＣｕまたはＡｕなど）と放熱部３の先端の導体層１５とが、Ｓｎ系のはんだ又はＡｇを含んだ導電性接着剤などにより接続される。
（第５の実施形態）
次に、本発明の第５の実施形態に係る３次元実装型半導体装置１１０とその製造方法について説明する。図１７、図１８Ａ及び図１８Ｂに示すように、３次元実装型半導体装置１１０は、第３の実施形態に係る３次元半導体装置８０と同じ要素から構成されている。３次元実装型半導体装置１１０と３次元実装型半導体装置８０との違いは、図１８Ａ及び図１８Ｂに示すように、放熱部３が折り曲げられて第２の半導体素子２３の第２の面１７に熱的に接続されている点である。
このような構造にすることにより、第５の実施形態では、第２の半導体素子２３から発生した熱は放熱部３に直接伝えられ、３次元実装型半導体装置１１０の下側（はんだボール５が配置されている側）へと拡散する。このように、３次元実装型半導体装置１１０は第２の半導体素子２３から発生した熱を装置全体から放出することができるため、冷却効率が高い。特に、３次元実装型半導体装置１１０がプリント回路基板に実装された場合、第２の半導体素子２３で発生した熱はプリント回路基板へと効率よく伝えられる。この結果、３次元実装型半導体装置８０よりも効率よく第２の半導体素子２３を冷却することが可能となる。
放熱部３と第２の半導体素子２３の第２の面１７との接続方法は、特に限定されない。一例を挙げれば、半導体素子２３の第２の面１７又は放熱部３に貼り付けられた導電性接着フィルムによって、放熱部３と第２の半導体素子２３の第２の面１７とが接着されてもよい。３次元実装型半導体装置１１０の冷却効率を高めるためには熱伝導率が大きい材料が接着に用いられることが好ましいが、少なくとも空気よりも熱伝導率が大きい材料であれば本発明の効果を奏する。なお、以下の実施の形態においても、同様の接着方法を用いることができる。
（第６の実施形態）
次に、本発明の第６の実施形態に係る３次元実装型半導体装置１２０について説明する。図１９、図２０Ａ及び図２０Ｂに示すように、３次元型半導体装置１２０では、３次元実装型半導体装置１１０とは異なり、第２の半導体素子２３上にヒートシンク２５が配置されており、放熱部３は折り曲げられて、ヒートシンク２５と熱的に接続されている。このような構造にすることにより、第１の半導体素子４から発生した熱は、放熱部３を介してヒートシンク２５へと伝達される。この結果、第２の半導体素子２３だけでなく、第１の半導体素子４もより効率良く冷却される。
（変形例１２）
第６の実施形態では、第２の半導体素子２３上にヒートシンク２５が配置される例を示したが、第２の半導体素子２３上に配置される部材は、ヒートシンク２５に限られず、放熱部３からの熱を受け取り半導体装置の外部へと放出する機能を有するものであればよい。例えば、ヒートシンク２５がヒートスプレッダーを介して第２の半導体素子２３上に配置されてもよいし、第２の半導体素子２３上にヒートシンク２５の代わりにヒートスプレッダーのみが配置されていてもよい。また、ヒートシンク２５の代わりに他の熱交換手段を第２の半導体素子２５上に配置することも可能である。
（変形例１３）
第６の実施形態では、発明の理解を容易にするために１つの３次元実装型半導体装置１２０に対して１つのヒートシンク２５が配置される例を示したが、ヒートスプレッダーやヒートシンクは１つの３次元半導体装置１２０に対して複数配置されてもよい。逆に、複数の３次元実装型半導体装置１２０に対して１つのヒートスプレッダー又はヒートシンクが組み合わせられてもよい。
（第７の実施形態）
次に、本発明の第７の実施形態に係る３次元実装型半導体装置１３０とその製造方法について説明する。３次元実装型半導体装置１３０は、図２１Ａ及び図２１Ｂに示すように、第２の実施形態に係る２つの半導体装置７０を、互いに長軸が９０度ずれた状態で積層することで製造される。なお、ここでは上の段に配置されている半導体装置７０の各部品と、下の段に配置されている半導体装置７０の各部品とを区別するために新たな符号を用いて説明するが、各部品の構造は第２の実施形態に係る半導体装置７０と同様である。参考のため、第２の実施形態において用いられた符号を括弧書きで併記している。
図２１Ａ及び２１Ｂに示すように、３次元実装型半導体装置１３０の製造においては、下の段に配置されている半導体装置７０の放熱部２６（３）は折り曲げられて、上の段の半導体装置７０に含まれている第１の半導体素子２９（４）及び平板１９の第２の面と接着される。この後の３次元実装型半導体装置１３０を図２１Ｃ及び図２１Ｄに示す。次に、上の段の半導体装置７０に含まれている放熱部２７（３）も折り曲げられて、上の段の半導体装置７０に含まれている第１の半導体素子２９（４）、平板１９及び下の段に配置されている半導体装置７０の放熱部２６（３）と接着される。この後の３次元実装型半導体装置１３０の上面図を図２１Ｅに示す。断面図は図２１Ｄと同様なので省略する。このようにして、３次元実装型半導体装置１３０は製造される。
３次元実装型半導体装置１３０では、各半導体装置７０の放熱部３（２６及び２７）がそれぞれ折り曲げられて、熱的に接続されている。各半導体装置７０に含まれている複数の第１の半導体素子４から発生した熱は、これら放熱部３を通じて３次元実装型半導体装置１３０の表面全体に拡散し、放出される。このようにして、３次元実装型半導体装置１３０は効率よく冷却される。このため、３次元実装型半導体装置１３０は動作保証温度内に保たれやすく、誤動作が少ない。特に、３次元実装型半導体１３０がプリント回路基板に実装されている場合、上の段に配置されている半導体装置７０に含まれている第１の半導体素子２９（４）で発生した熱はプリント回路基板に伝えられ、プリント回路基板全体から効率よく外部へと放出される。
（変形例１４）
第７の実施形態では、下の段に配置されている半導体装置７０の放熱部２６（３）が折り曲げられた後、上の段に配置されている半導体装置７０の放熱部２７（３）が折り曲げられる製造工程を示したが、この順序は限定されない。各放熱部３が互いに熱的に接続されており、かつ、各半導体装置７０に含まれている第１の半導体素子４から発生した熱が各放熱部３に伝えられるよう構成されていればよい。一例を挙げれば、図２２Ａ〜２２Ｄに示すように、上の段に配置されている半導体装置７０の放熱部２７（３）が先に折り曲げられた後、下の段に配置されている半導体装置７０の放熱部２６（３）が折り曲げられてもよい。このようにして製造された３次元実装型半導体装置１４０も、３次元実装型半導体装置１３０と同様の効果を奏する。
（変形例１５）
第７の実施形態では、各半導体装置７０と各放熱部３との間に、各放熱部３、上の段の半導体装置７０の第１の半導体素子２９（４）、及び、平板１９とが直接的又は間接的に熱的に接続されることで形成された複数の放熱経路が存在するが、こうした放熱経路は各半導体装置７０ついて少なくとも１つ存在すればよい。例えば、第７の実施形態では、下の段に配置されている半導体装置７０の放熱部２６（３）は折り曲げられて、上の段の半導体装置７０に含まれている第１の半導体素子２９（４）と、平板１９の第２の面と、両方と接着されている例を示したが、放熱部２６（３）が接着される対象はどちらか１つであってもよい。同様に、上の段の半導体装置７０に含まれている放熱部２７（３）が接着される対象は、上の段の半導体装置７０に含まれている第１の半導体素子２９（４）、平板１９及び下の段に配置されている半導体装置７０の放熱部２６（３）のうち、放熱部２６（３）を含む１つ又は２つであってもよい。これは、上述の変形例１４にも適用可能である。
（変形例１６）
第７の実施形態及びその変形例１４及び１５では発明の理解を容易にするために第２の実施形態に係る２つの半導体装置７０が積層された３次元実装型半導体装置１３０，１４０を例として示したが、用いられる半導体装置７０の数は２つに限定されず、３つ以上であってもよい。この場合、各半導体装置７０の放熱部３はそれぞれ折り曲げられて互いに熱的に接続される。さらに各半導体装置７０の放熱部３は、最上段に配置されている半導体装置７０に含まれている第１の半導体素子４若しくは平板１９又はその両方と、熱的に接続される。
（変形例１７）
第７の実施形態では、第２の実施形態に係る半導体装置７０を用いたが、積層される半導体装置はこれに限られない。例えば、第１の実施形態に係る半導体装置４０を複数積層することで３次元実装型半導体装置を製造してもよい。あるいは、第１の実施形態に係る半導体装置４０と第２の実施形態に係る半導体装置７０とをそれぞれ１つ以上組み合わせて積層することで３次元実装型半導体装置を製造してもよい。これは以下に説明する実施形態においても同様である。
（第８の実施形態）
次に、本発明の第８の実施形態に係る３次元実装型半導体装置１５０について説明する。図２３Ａ〜２３Ｅは、３次元実装型半導体装置１５０とその製造方法を説明するための上面図である。３次元実装型半導体装置１５０は、１つの半導体装置７０の上に、他の１つの半導体装置７０が長軸が９０度ずれた状態で配置され、さらにその上にヒートシンク２５が配置された構造を有する。ヒートシンク２５以外の構成要素は第７の実施形態に係る３次元実装型半導体装置１３０と同様であり、その製造方法も同様である。まず、図２３Ａに示す半導体装置７０の上に、図２３Ｂに示すヒートシンク２５が最上層に配置された別の半導体装置７０が積層される。この後の３次元実装型半導体装置１５０の上面図を図２３Ｃに示す。次に、図２３Ｄに示すように、下の段に配置されている半導体装置７０に含まれている放熱部２６（３）が折り曲げられ、ヒートシンク２５に接着される。続いて図２３Ｅに示すように、上の段に配置されている半導体装置７０に含まれている放熱部２７（３）が折り曲げられ、下の段に配置されている半導体装置７０に含まれている放熱部２６（３）及びヒートシンク２５と接着される。このようにして、３次元実装型半導体装置１５０が製造される。
３次元実装型半導体装置１５０は、第７の実施形態に係る３次元実装型半導体装置１３０と構造が類似しているが、最上部に位置する半導体装置７０の上にヒートシンク２５が配置され、このヒートシンク２５に各放熱部３が直接的又は間接的に熱的に接続されている点が異なっている。このような構造にすることにより、下の段に配置されている半導体装置で発生した熱は、下の段の半導体装置に含まれている放熱部２６（３）を介してヒートシンク２５へと伝えられ、外部へと放出される。この結果、積層された全ての半導体装置がより効率よく冷却される。
ここで、ヒートシンク２５と、上の段に配置されている半導体装置７０に含まれている半導体素子２９（４）及び平板３０との接着に用いられる接着材料は、熱伝導率が空気よりも大きい材料であれば良いが、できるだけ熱伝導率が大きい材料、例えば導電性接着剤であることが好ましい。また接着材料は液状のものよりも、フィルム状の材料である方が、ヒートシンク２５が接着された後のヒートシンクの表面の平坦性が良くなるため好ましい。
（変形例１８）
第８の実施形態では、２つの半導体装置７０が積層された３次元実装型半導体装置１５０を例として示したが、用いられる半導体装置７０の数は２つに限定されず、３つ以上であってもよい。この場合、各半導体装置７０の放熱部３はそれぞれ折り曲げられて互いに熱的に接続される。さらに、各半導体装置７０の放熱部３は、最上段に配置されているヒートシンク２５とも直接的又は間接的に、熱的に接続される。
（変形例１９）
第８の実施形態では、ヒートシンク２５と各放熱部３との間に、ヒートシンク２５と各放熱部３とが直接的又は間接的に熱的に接続されることで形成された複数の放熱経路が存在するが、こうした放熱経路は少なくとも１つ存在すればよい。例えば、第８の実施形態では、下の段に配置されている半導体装置７０に含まれている放熱部２６（３）及びヒートシンク２５と接着された後、上の段に配置されている半導体装置７０に含まれている放熱部２７（３）が折り曲げられる例を示したが、第７の実施形態に係る３次元実装型半導体装置１３０の場合と同様、この順序は特に限定されない。また、上の段に配置されている半導体装置７０に含まれている放熱部２７（３）が接着される対象は下の段に配置されている半導体装置７０に含まれている放熱部２６（３）のみであってもよい。
（変形例２０）
第８の実施形態では、半導体装置７０の上にヒートシンク２５が配置される例を示したが、例えばヒートスプレッダーであってもよく、ヒートスプレッダーを介してヒートシンク２５が配置されていてもよい。また、ヒートシンク２５の代わりに他の熱交換手段が配置されてもよい。
（変形例２１）
第８の実施形態では、１つの３次元実装型半導体装置１５０に対して１つのヒートシンク２５が配置される例を示したが、ヒートスプレッダーやヒートシンクは１つの３次元半導体装置１５０に対して複数配置されてもよい。逆に、複数の３次元実装型半導体装置１５０に対して１つのヒートスプレッダー又はヒートシンクが組み合わせられてもよい。
（第９の実施形態）
次に、本発明の第９の実施形態に係る３次元実装型半導体装置１６０とその製造方法について説明する。図２４Ａ〜２４Ｅは、３次元実装型半導体装置１６０とその製造方法を説明するための上面図である。３次元実装型半導体装置１６０は、１つの半導体装置７０の上に他の１つの半導体装置７０が長軸が９０度ずれた状態で配置され、さらにその上に第３の半導体素子３３が配置された構造を有する。第３の半導体素子３３以外の構成要素は第７の実施形態に係る３次元実装型半導体装置１３０と同様であり、その製造方法も同様である。まず、図２４Ａに示す半導体装置７０の上に、図２４Ｂに示す第３の半導体素子３３が最上層に配置された別の半導体装置７０が積層される。この後の３次元実装型半導体装置１６０の上面図を図２４Ｃに示す。次に、図２４Ｄに示すように、下の段に配置されている半導体装置７０に含まれている放熱部２６（３）が折り曲げられ、第３の半導体素子３３に接着される。続いて図２４Ｅに示すように、上の段に配置されている半導体装置７０に含まれている放熱部２７（３）が折り曲げられ、下の段に配置されている半導体装置７０に含まれている放熱部２６（３）及び第３の半導体素子３３と接着される。このようにして、３次元実装型半導体装置１６０が製造される。
３次元実装型半導体装置１６０は、第７の実施形態に係る３次元実装型半導体装置１３０と構造が類似しているが、最上部に位置する半導体装置７０の上に第３の半導体素子３３が配置され、この第３の半導体素子３３と各放熱部３とが直接的又は間接的に、熱的に接続されている点が異なっている。このような構造にすることにより、最上部に位置する第３の半導体素子３３で発生した熱と、その下に配置されている各半導体装置７０で発生した熱とが、各放熱部３を介して３次元実装型半導体装置１６０の下側に伝えられる。この結果、３次元実装型半導体装置１６０は、効率よく冷却される。特に、３次元実装型半導体装置１６０がプリント回路基板に実装された場合、熱はプリント回路基板にも伝えられ、効率よく外部へと放出される。この結果、３次元実装型半導体装置１６０をより効率よく冷却することが可能となる。
（変形例２２）
第９の実施形態では、２つの半導体装置７０が積層された３次元実装型半導体装置１６０を例として示したが、用いられる半導体装置７０の数は２つに限定されず、３つ以上であってもよい。この場合、各半導体装置７０の放熱部３はそれぞれ折り曲げられて互いに熱的に接続され、かつ、第３の半導体素子３３と直接的又は間接的に、熱的に接続される。
（第１０の実施形態）
次に、本発明の第１０の実施形態に係る３次元実装型半導体装置１７０について説明する。図２５Ａ〜２５Ｅは、３次元実装型半導体装置１７０とその製造方法を説明するための上面図である。３次元実装型半導体装置１７０は、１つの半導体装置７０の上に、他の１つの半導体装置７０が長軸が９０度ずれた状態で配置され、その上に第３の半導体素子３３が配置され、さらにその上にヒートシンク２５が配置された構造を有する。ヒートシンク２５以外の構成要素は第９の実施形態に係る３次元実装型半導体装置１６０と同様であり、その製造方法も同様である。まず、図２５Ａに示すよう２つの半導体装置７０の上に、図２５Ｂに示すヒートシンク２５が最上層に配置された第３の半導体素子３３が積層される。この後の３次元実装型半導体装置１７０の上面図を図２５Ｃに示す。次に、図２５Ｄに示すように、下の段に配置されている半導体装置７０に含まれている放熱部２６（３）が折り曲げられ、ヒートシンク２５に接着される。続いて図２５Ｅに示すように、上の段に配置されている半導体装置７０に含まれている放熱部２７（３）が折り曲げられ、下の段に配置されている半導体装置７０に含まれている放熱部２６（３）及びヒートシンク２５と接着される。このようにして、３次元実装型半導体装置１７０が製造される。
３次元実装型半導体装置１７０の構造は、第９の実施形態に係る半導体装置１６０の構造と類似しているが、第３の半導体素子３３上にヒートシンク２５が配置されており、このヒートシンク２５に各放熱部３が直接的又は間接的に、熱的に接続されている点が異なっている。このような構造にすることにより、第３の半導体素子３３及び各半導体装置７０で発生した熱は、各放熱部３を介してヒートシンク２５へと伝えられ、外部へと放出される。この結果、積層された全ての半導体装置７０及び第３の半導体素子３３がより効率よく冷却される。
（変形例２３）
第１０の実施形態では、２つの半導体装置７０が積層された３次元実装型半導体装置１７０を例として示したが、用いられる半導体装置７０の数は２つに限定されず、３つ以上であってもよい。この場合、各半導体装置７０の放熱部３はそれぞれ折り曲げられて互いに熱的に接続される。さらに、各半導体装置７０の放熱部３は、最上段に配置されているヒートシンク２５とも直接的又は間接的に、熱的に接続される。
（変形例２４）
第１０の実施形態では、ヒートシンク２５と各放熱部３との間に、ヒートシンク２５と各放熱部３とが直接的又は間接的に熱的に接続されることで形成された複数の放熱経路が存在するが、こうした放熱経路は少なくとも１つ存在すればよい。例えば、第１０の実施形態では、下の段に配置されている半導体装置７０に含まれている放熱部２６（３）が折り曲げられてヒートシンク２５と接着された後、上の段に配置されている半導体装置７０に含まれている放熱部２７（３）が折り曲げられる例を示したが、この順序は限定されない。また、放熱部２７（３）が接着される対象は、下の段に配置されている半導体装置７０に含まれている放熱部２６（３）のみであってもよい。
（変形例２５）
第１０の実施形態では、半導体装置７０の上にヒートシンク２５が配置される例を示したが、例えばヒートスプレッダーであってもよく、又はヒートスプレッダーを介してヒートシンク２５が配置されていてもよい。また、ヒートシンク２５の代わりに他の熱交換手段を配置することも可能である。
（変形例２６）
第１０の実施形態では、１つの３次元実装型半導体装置１７０に対して１つのヒートシンク２５が配置される例を示したが、ヒートスプレッダーやヒートシンクは１つの３次元半導体装置１７０に対して複数配置されてもよい。逆に、複数の３次元実装型半導体装置１７０に対して１つのヒートスプレッダーやヒートシンクが組み合わせられてもよい。
（第１１の実施形態）
次に、本発明の第１１の実施形態に係る半導体モジュール１８０について説明する。半導体モジュール１８０は、図２６、図２７Ａ及び図２７Ｂに示すように、第６の実施形態に係る３次元実装型半導体装置１２０が、プリント回路基板２４に実装されたものである。
半導体モジュール１８０は、３次元実装型半導体装置１２０を備える。３次元実装型半導体装置１２０は、先に述べたように、用いるデバイスの発熱量が大きい場合であっても効率よく冷却されるため、過熱による誤動作を起こしにくい。さらに、各半導体素子から発生した熱は、各放熱部３を介してヒートシンク２５及びプリント回路基板２４へと伝えられ、外部へと放出される。このため、半導体モジュール１８０は動作保証温度内に保たれやすく、誤動作を起こしにくい高性能な半導体モジュールである。
（変形例２７）
第１１の実施形態では、プリント回路基板２４に３次元実装型半導体装置１２０が実装された半導体モジュール１８０を例として示したが、実装される半導体装置はこれに限られない。本発明に係る半導体装置のいずれを用いた場合でも同様に、過熱による誤動作を起こしにくい高性能な半導体モジュールを得ることができる。特に、複数の半導体装置が積層された３次元実装型半導体装置を用いれば、半導体モジュールの小型化も同時に実現できる。
以上、実施の形態を複数挙げて本発明について詳細に説明したが、本発明の範囲は上記の実施の形態に限定されるものではないことは言うまでも無い。当業者により為される改良、置換、組み合わせ等は、本発明の要旨を超えない限り、本発明の範囲に含まれるものである。
これまでに述べたように、本発明の半導体装置は放熱性能に優れる。このため、温度上昇を半導体素子の動作保証温度以下に抑えることができ、半導体装置に用いるデバイスが発熱量が大きくて高性能な半導体素子（高速プロッセッサー、高速メモリなど）であっても、半導体素子の誤動作を招くことなく、高性能な半導体装置を提供できる。特に、本発明に係る３次元実装型半導体装置を半導体モジュールや電子機器に搭載することによって、実装面積を小さくすることができる。その結果、小型の電子機器や、それに用いるプリント回路基板を小型化でき、配線層数も減らすことができるので、軽量で安価な半導体モジュール、電子機器を提供できる。本発明が適用される電子機器としては、例えば高精細な画像や３次元的に動く画像を画面に映し出す必要があるアミューズメント機器、家庭用ゲーム機、医療機器、パーソナルコンピューター、スーパーコンピューター、カーナビゲーション、車載モジュール、直立歩行が可能なロボット、などが好適である。
本出願は、２００９年１１月２７日に出願された、日本国特許出願特願２００９−２７０８４８号に基づく。本明細書中に、その明細書、特許請求の範囲、図面全体を参照して取り込むものとする。
１ 可撓性回路基板
２ 配線パターン部
３ 放熱部
４ 第１の半導体素子
５ はんだボール
６ 可撓性回路基板の第１の面
７ 可撓性回路基板の第２の面
８ 第１の外部端子
９ 第２の外部端子
１０ 第３の外部端子
１１ 可撓性基材
１２ 絶縁層
１３ 接着層
１４ ビア
１５ 導体層
１６ 本発明の半導体装置
１７ 半導体素子の第２の面
１８ 半導体素子が実装される領域
１９ 平板
２０ 溝
２１ 貫通穴
２２ 隙間
２３ 第２の半導体素子
２４ プリント回路基板
２５ ヒートシンク
２６ 下の段に配置されている半導体装置に含まれる放熱部
２７ 上の段に配置されている半導体装置に含まれる放熱部
２８ 上の段に配置されている半導体装置に含まれている可撓性回路基板の配線パターン部
２９ 上の段に配置されている半導体装置に含まれている半導体素子
３０ 上の段に配置されている半導体装置に含まれている平板
３３ 第３の半導体素子
１０１ 半導体ベアチップ
１０２ フレキシブル回路基板（可撓性回路基板）
１０３ 上面
１０４ 下面
１０５ 従来の半導体装置（その１）の単体構造
１０６ 従来の３次元実装型半導体装置（その１）
１０７ 外部端子
２０１ フレーム
２０２ 貫通穴
２０３ 半導体ベアチップ
２０４ フレキシブル回路基板（可撓性回路基板）
４０，５０，６０，７０ 半導体装置
８０，１１０，１２０，１３０，１４０，１５０，１６０，１７０ ３次元実装型半導体装置
９０，１００，１８０ 半導体モジュール

Claims (10)

  1. 互いに表裏の関係にある第１の面と第２の面とを有しその第１の面には外部端子が備えられている１つ以上の第１の半導体素子と、
    互いに表裏の関係にある第１の面と第２の面とにそれぞれ導体層が形成されている放熱部と、互いに表裏の関係にある第１の面と第２の面とにそれぞれ配線パターンが形成されている配線パターン部と、を備え、前記放熱部の第１の面と第２の面上の前記導体層はビアを介して互いに接続されており、前記配線パターン部の第１の面には第１の外部端子が備えられており、前記配線パターン部の第２の面には第２の外部端子及び第３の外部端子が備えられている１つの可撓性回路基板と、
    を含み、
    前記第１の半導体素子に備えられている前記外部端子と前記可撓性回路基板に備えられている前記第１の外部端子とは電気的に接続されており、
    前記可撓性回路基板は、前記配線パターン部が前記第１の半導体素子の少なくとも一部分を包むように、折り曲げられて前記第１の半導体素子の第２の面に接着されており、
    前記第２の外部端子は前記第１の半導体素子の第１の面上方に配置されており、
    前記第３の外部端子は前記第１の半導体素子の第２の面上方に配置されている、
    ことを特徴とする半導体装置。
  2. 互いに表裏の関係にある第１の面と第２の面とを有しその第１の面には外部端子が備えられている１つ以上の第１の半導体素子と、
    互いに表裏の関係にある第１の面と第２の面とを有し、貫通穴又はその第１の面に形成された溝を有する平板と、
    互いに表裏の関係にある第１の面と第２の面とにそれぞれ導体層が形成されている放熱部と、互いに表裏の関係にある第１の面と第２の面とにそれぞれ配線パターンが形成されている配線パターン部と、を備え、前記放熱部の第１の面と第２の面上の前記導体層はビアを介して互いに接続されており、前記配線パターン部の第１の面には第１の外部端子が備えられており、前記配線パターン部の第２の面には第２の外部端子及び第３の外部端子が備えられている１つの可撓性回路基板と、
    を含み、
    前記第１の半導体素子に備えられている前記外部端子と前記可撓性回路基板に備えられている前記第１の外部端子とは電気的に接続されており、
    前記貫通穴又は前記溝は前記第１の半導体素子を収容できる大きさを有しその内側には前記第１の半導体素子が収容されており、
    前記可撓性回路基板は、前記配線パターン部が前記平板の少なくとも一部分を包むように、折り曲げられて前記平板の第２の面に接着されており、
    前記平板の第１の面は前記可撓性回路基板の第１の面に接着されており、
    前記第２の外部端子は、前記平板及び前記第１の半導体素子のうち少なくとも一方の第１の面上方に配置されており、
    前記第３の外部端子は、前記平板及び前記第１の半導体素子のうち少なくとも一方の第２の面上方に配置されている、
    ことを特徴とする半導体装置。
  3. 前記放熱部は前記平板又は前記第１の半導体素子の一端から外側に延在している、請求項１又は２に記載の半導体装置。
  4. 請求項１から３のいずれか１項に記載の半導体装置と、
    互いに表裏の関係にある第１の面と第２の面とを有しその第１の面には外部端子が備えられている１つ以上の第２の半導体素子と、
    を含み、
    前記第２の半導体素子は前記半導体装置の前記第３の外部端子が配置されている面に積層されており、
    前記第３の外部端子と前記第２の半導体素子に備えられている前記外部端子とは電気的に接続されている、
    ことを特徴とする３次元実装型半導体装置。
  5. 請求項１から３のいずれか１項に記載の半導体装置を複数備え、
    各前記半導体装置の前記第２の外部端子が配置されている面と、該半導体装置に隣接する他の前記半導体装置の前記第３の外部端子が配置されている面と、が互いに対向するように、複数の前記半導体装置は積層され、且つ、各前記半導体装置の前記第２の外部端子と該半導体装置に隣接する前記他の前記半導体装置の前記第３の外部端子とは電気的に接続されており、
    各前記半導体装置に含まれている前記放熱部はそれぞれ折り曲げられて互いに熱的に接続されており、且つ、前記第２の外部端子が配置されている面を下と定義した場合において最上層に積層されている前記半導体装置に含まれている前記第１の半導体素子の第２の面、前記平板の第２の面又はその両方と熱的に接続されている、
    ことを特徴とする３次元実装型半導体装置。
  6. 請求項１から３のいずれか１項に記載の半導体装置又は請求項４若しくは５に記載の３次元実装型半導体装置と、
    プリント回路基板と、を備え、
    前記半導体装置又は前記３次元実装型半導体装置は前記プリント回路基板上に配置され前記プリント回路基板と電気的に接続されている、
    ことを特徴とする半導体モジュール。
  7. 請求項１から３のいずれか１項に記載の半導体装置、請求項４若しくは５に記載の３次元実装型半導体装置、又は、請求項６に記載の半導体モジュールを備える電子機器。
  8. （ａ）互いに表裏の関係にある第１の面と第２の面とを有しその第１の面には外部端子が備えられている１つ以上の第１の半導体素子の前記外部端子と、（ｂ）互いに表裏の関係にある第１の面と第２の面とにそれぞれ導体層が形成されている放熱部と、互いに表裏の関係にある第１の面と第２の面とにそれぞれ配線パターンが形成されている配線パターン部と、を備え、前記放熱部の第１の面と第２の面上の前記導体層はビアを介して互いに接続されており、前記配線パターン部の第１の面には第１の外部端子が備えられており、前記配線パターン部の第２の面には第２の外部端子及び第３の外部端子が備えられている１つの可撓性回路基板の前記第１の外部端子と、を電気的に接続する工程と、
    前記配線パターン部が前記第１の半導体素子の少なくとも一部分を包むように前記可撓性回路基板を折り曲げて前記第１の半導体素子の第２の面に接着し、前記第２の外部端子を前記第１の半導体素子の第１の面上方に、前記第３の外部端子を前記第１の半導体素子の第２の面上方に、それぞれ配置する工程と、
    前記放熱部を前記第１の半導体素子の一端から外側に延在させる工程と、
    を含むことを特徴とする、半導体装置の製造方法。
  9. （ａ）互いに表裏の関係にある第１の面と第２の面を有しその第１の面には外部端子が備えられている１つ以上の第１の半導体素子の前記外部端子と、（ｂ）互いに表裏の関係にある第１の面と第２の面とにそれぞれ導体層が形成されている放熱部と、互いに表裏の関係にある第１の面と第２の面とにそれぞれ配線パターンが形成されている配線パターン部と、を備え、前記放熱部の第１の面と第２の面上の前記導体層はビアを介して互いに接続されており、前記配線パターン部の第１の面には第１の外部端子が備えられており、前記配線パターン部の第２の面には第２の外部端子及び第３の外部端子が備えられている１つの可撓性回路基板の前記第１の外部端子と、を電気的に接続する工程と、
    互いに表裏の関係にある第１の面と第２の面とを有し、前記第１の半導体素子を収容できる大きさの貫通穴又はその第１の面に形成された溝を有する平板と、前記可撓性回路基板の第１の面と、を接着する工程と、
    前記貫通穴又は前記溝の内側に前記第１の半導体素子を収容する工程と、
    前記配線パターン部を前記平板の少なくとも一部分を包むように折り曲げて前記平板の第２の面の少なくとも一部分に接着し、前記第２の外部端子を前記平板の第１の面側に、前記第３の外部端子を前記平板の第２の面側に、それぞれ配置する工程と、
    前記放熱部を前記平板の一端から外側に延在させる工程と、
    を含むことを特徴とする、半導体装置の製造方法。
  10. 請求項１から３のいずれか１項に記載の複数の半導体装置を、各前記半導体装置の前記第２の外部端子が配置されている面と、該半導体装置に隣接する他の前記半導体装置の前記第３の外部端子が配置されている面と、が互いに対向するように、複数積層する工程と、
    積層された複数の前記半導体装置を互いに電気的に接続する工程と、
    各前記半導体装置に含まれている前記放熱部をそれぞれ折り曲げて互いに熱的に接続する工程と、
    各前記半導体装置に含まれている前記放熱部を折り曲げて、前記第２の外部端子が配置されている面を下と定義した場合において最上層に積層されている半導体装置に含まれている第１の半導体素子の第２の面、平板の第２の面又はその両方と熱的に接続する工程と、
    を含むことを特徴とする半導体装置の製造方法。
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