CN117133727A - 一种三维堆叠封装结构及其封装方法 - Google Patents

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Abstract

本发明公开了一种三维堆叠封装结构，包括第一封装体、第二封装体和第三封装体，其中第一封装体包括基板、连接于基板背面的底部锡球，第二封装体包括连接于基板正面的元器件和多层堆叠芯片，第三封装体包括导热硅脂和倒装芯片，倒装芯片的背面通过倒装植球与顶层的堆叠芯片连接，倒装芯片的正面内嵌在导热硅脂内，第一封装体、第二封装体和第三封装体整体的外围塑封有塑封体，塑封高度与导热硅脂的高度一致，以使导热硅脂裸露在外。本发明可有效节约空间，很好的提高电路集成密度和性能，实现了各器件之间的高速互联，第三封装体使用了导热硅脂加芯片的组合进行倒装，可以在封装成品后有效保护顶部的倒装芯片，又实现了更好的散热。

Description

一种三维堆叠封装结构及其封装方法
技术领域
本发明涉及半导体封装技术领域，具体为一种三维堆叠封装结构及其封装方法。
背景技术
伴随半导体先进制程进入了7纳米和5纳米，电晶体大小也因此不断接近原子的物理体积极限，因此，半导体产业除了持续发展先进芯片制程之外，寻找既能维持小体积，同时又能保持很好的散热的封装方式，将成为延续摩尔定律的新配方。
发明内容
针对现有技术的不足，本发明提供了一种三维堆叠封装结构及其封装方法，以解决上述背景技术中提到的问题。
为解决上述技术问题，本发明提供如下技术方案：
一种三维堆叠封装结构，包括第一封装体、第二封装体和第三封装体，其中第一封装体包括基板、连接于基板背面的底部锡球，第二封装体包括连接于基板正面的元器件和多层堆叠芯片，第三封装体包括导热硅脂和倒装芯片，倒装芯片的背面通过倒装植球与顶层的堆叠芯片连接，倒装芯片的正面内嵌在导热硅脂内，第一封装体、第二封装体和第三封装体整体的外围塑封有塑封体，塑封高度与导热硅脂的高度一致，以使导热硅脂裸露在外。
优选的，所述基板的正面和背面设有多个开窗，底部锡球与基板背面的开窗连接，元器件与基板正面的开窗连接。
优选的，底层的所述堆叠芯片使用装片胶或装片膜与基板正面进行连接结合，相邻堆叠芯片之间使用浸入式胶进行结合。
优选的，每一层的堆叠芯片均通过焊线与基板电性连接。
优选的，所述导热硅脂的背面设有凹槽，所述倒装芯片的正面塑封在凹槽内。
一种三维堆叠封装结构的封装方法，包括以下步骤：
S1：第一封装体的封装：在基板背面的开窗上连接底部锡球；
S2：第二封装体的封装：将元器件连接结合在基板正面的开窗上，将底层的堆叠芯片使用装片胶或装片膜和基板正面进行连接结合，其它层的堆叠芯片使用浸入式胶进行多层结合，每一层的堆叠芯片均通过焊线与基板电性连接，胶体浸入焊线后，再加热成型；
S3：第三封装体的封装：将倒装芯片的背面通过倒装植球与顶层的堆叠芯片连接，然后将倒装芯片的正面塑封在导热硅脂背面的凹槽内；
S4：第一封装体、第二封装体和第三封装体封装完成后，整体注入塑封体，塑封高度与导热硅脂的高度一致，使导热硅脂裸露在外，最终切割成型完成封装。
与现有技术相比，本发明具备以下有益效果：
本封装结构包括第一封装体、第二封装体和第三封装体三部分，其中第二封装体包含多个元器件及多个堆叠芯片，基板正面开窗与元器件进行连接结合，底部芯片使用胶或膜和基板正面进行连接结合，堆叠芯片使用浸入式胶进行多层结合，胶体浸入焊线后，加热成型，既能有效包裹住焊线，使其不受伤害，又能承当载体，可以有效节约空间，很好的提高电路集成密度和性能，实现了各器件之间的高速互联。第三封装体使用了导热硅脂加芯片的组合进行倒装，可以在封装成品后有效保护顶部的倒装芯片，又实现了更好的散热，打破传统堆叠的散热弊端。
附图说明
图1是本发明的示意图；
图中：1-第一封装体、11-基板、12-底部锡球、2-第二封装体、21-元器件、22-堆叠芯、23-焊线、3-第三封装体、31-导热硅脂、32-倒装芯片、33-倒装植球、4-塑封体。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
请参阅图1，一种三维堆叠封装结构，包括第一封装体1、第二封装体2和第三封装体3，第一封装体1包括基板11、连接于基板11背面的底部锡球12，其中，基板11的正面和背面设有多个开窗，底部锡球12与基板11背面的开窗连接；第二封装体2包括连接于基板11正面的元器件21和多层堆叠芯片22，其中，元器件21与基板11正面的开窗连接，底层的堆叠芯片22使用装片胶或装片膜与基板11正面进行连接结合，相邻堆叠芯片22之间使用浸入式胶进行结合，每一层的堆叠芯片22均通过焊线23与基板11电性连接；第三封装体3包括导热硅脂31和倒装芯片32，导热硅脂31的背面设有凹槽，倒装芯片32的背面通过倒装植球33与顶层的堆叠芯片22连接，倒装芯片32的正面塑封在导热硅脂31的凹槽内，第一封装体1、第二封装体2和第三封装体3整体的外围塑封有塑封体4，塑封高度与导热硅脂31的高度一致，以使导热硅脂31裸露在外。
本封装结构包括第一封装体、第二封装体和第三封装体三部分，其中第二封装体包含多个元器件及多个堆叠芯片，基板正面开窗与元器件进行连接结合，底部芯片使用胶或膜和基板正面进行连接结合，堆叠芯片使用浸入式胶进行多层结合，胶体浸入焊线后，加热成型，既能有效包裹住焊线，使其不受伤害，又能承当载体，可以有效节约空间，很好的提高电路集成密度和性能，实现了各器件之间的高速互联。第三封装体使用了导热硅脂加芯片的组合进行倒装，可以在封装成品后有效保护顶部的倒装芯片，又实现了更好的散热，打破传统堆叠的散热弊端。
一种三维堆叠封装结构的封装方法，包括以下步骤：
S1：第一封装体的封装：在基板背面的开窗上连接底部锡球；
S2：第二封装体的封装：将元器件连接结合在基板正面的开窗上，将底层的堆叠芯片使用装片胶或装片膜和基板正面进行连接结合，其它层的堆叠芯片使用浸入式胶进行多层结合，每一层的堆叠芯片均通过焊线与基板电性连接，胶体浸入焊线后，再加热成型；
S3：第三封装体的封装：将倒装芯片的背面通过倒装植球与顶层的堆叠芯片连接，然后将倒装芯片的正面塑封在导热硅脂背面的凹槽内；
S4：第一封装体、第二封装体和第三封装体封装完成后，整体注入塑封体，塑封高度与导热硅脂的高度一致，使导热硅脂裸露在外，最终切割成型完成封装。
需要说明的是，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
尽管已经示出和描述了本发明的实施例，对于本领域的普通技术人员而言，可以理解在不脱离本发明的原理和精神的情况下可以对这些实施例进行多种变化、修改、替换和变型，本发明的范围由所附权利要求及其等同物限定。

Claims (6)

1.一种三维堆叠封装结构，其特征在于，包括第一封装体(1)、第二封装体(2)和第三封装体(3)，其中第一封装体(1)包括基板(11)、连接于基板(11)背面的底部锡球(12)，第二封装体(2)包括连接于基板(11)正面的元器件(21)和多层堆叠芯片(22)，第三封装体(3)包括导热硅脂(31)和倒装芯片(32)，倒装芯片(32)的背面通过倒装植球(33)与顶层的堆叠芯片(22)连接，倒装芯片(32)的正面内嵌在导热硅脂(31)内，第一封装体(1)、第二封装体(2)和第三封装体(3)整体的外围塑封有塑封体(4)，塑封高度与导热硅脂(31)的高度一致，以使导热硅脂(31)裸露在外。
2.根据权利要求1所述的一种三维堆叠封装结构，其特征在于，所述基板(11)的正面和背面设有多个开窗，底部锡球(12)与基板(11)背面的开窗连接，元器件(21)与基板(11)正面的开窗连接。
3.根据权利要:2所述的一种三维堆叠封装结构，其特征在于，底层的所述堆叠芯片(22)使用装片胶或装片膜与基板(11)正面进行连接结合，相邻堆叠芯片(22)之间使用浸入式胶进行结合。
4.根据权利要求3所述的一种三维堆叠封装结构，其特征在于，每一层的堆叠芯片(22)均通过焊线(23)与基板(11)电性连接。
5.根据权利要求3所述的一种三维堆叠封装结构，其特征在于，所述导热硅脂(33)的背面设有凹槽，所述倒装芯片(32)的正面塑封在凹槽内。
6.根据权利要求5所述的三维堆叠封装结构的封装方法，其特征在于，包括以下步骤：
S1：第一封装体的封装：在基板背面的开窗上连接底部锡球；
S2：第二封装体的封装：将元器件连接结合在基板正面的开窗上，将底层的堆叠芯片使用装片胶或装片膜和基板正面进行连接结合，其它层的堆叠芯片使用浸入式胶进行多层结合，每一层的堆叠芯片均通过焊线与基板电性连接，胶体浸入焊线后，再加热成型；
S3：第三封装体的封装：将倒装芯片的背面通过倒装植球与顶层的堆叠芯片连接，然后将倒装芯片的正面塑封在导热硅脂背面的凹槽内；
S4：第一封装体、第二封装体和第三封装体封装完成后，整体注入塑封体，塑封高度与导热硅脂的高度一致，使导热硅脂裸露在外，最终切割成型完成封装。
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Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10125834A (ja) * 1996-10-23 1998-05-15 Nec Corp 半導体素子の放熱構造
US20030189259A1 (en) * 2002-04-05 2003-10-09 Nec Electronics Corporation Semiconductor device and method for manufacturing the same
US20040184250A1 (en) * 2003-03-21 2004-09-23 Advanced Semiconductor Engineering, Inc. Multi-chips stacked package
TW201117347A (en) * 2009-11-12 2011-05-16 Powertech Technology Inc Multi-chip stack structure
CN103022021A (zh) * 2011-09-22 2013-04-03 株式会社东芝 半导体装置及其制造方法
TWI689058B (zh) * 2019-03-04 2020-03-21 力成科技股份有限公司 混合型半導體封裝結構及其製法
CN110993590A (zh) * 2019-12-19 2020-04-10 华天科技（西安）有限公司 一种减小3d nand产品尺寸的封装结构及其制造方法
US20200411496A1 (en) * 2019-06-28 2020-12-31 Western Digital Technologies, Inc. Semiconductor die and semiconductor package
CN218730939U (zh) * 2022-06-30 2023-03-24 甬矽电子(宁波)股份有限公司 晶圆组件和层叠封装结构

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10125834A (ja) * 1996-10-23 1998-05-15 Nec Corp 半導体素子の放熱構造
US20030189259A1 (en) * 2002-04-05 2003-10-09 Nec Electronics Corporation Semiconductor device and method for manufacturing the same
US20040184250A1 (en) * 2003-03-21 2004-09-23 Advanced Semiconductor Engineering, Inc. Multi-chips stacked package
TW201117347A (en) * 2009-11-12 2011-05-16 Powertech Technology Inc Multi-chip stack structure
CN103022021A (zh) * 2011-09-22 2013-04-03 株式会社东芝 半导体装置及其制造方法
TWI689058B (zh) * 2019-03-04 2020-03-21 力成科技股份有限公司 混合型半導體封裝結構及其製法
US20200411496A1 (en) * 2019-06-28 2020-12-31 Western Digital Technologies, Inc. Semiconductor die and semiconductor package
CN110993590A (zh) * 2019-12-19 2020-04-10 华天科技（西安）有限公司 一种减小3d nand产品尺寸的封装结构及其制造方法
CN218730939U (zh) * 2022-06-30 2023-03-24 甬矽电子(宁波)股份有限公司 晶圆组件和层叠封装结构

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