CN100428454C - 卷带下芯片封装结构及其制造方法 - Google Patents

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Abstract

本发明揭露一种卷带下芯片封装结构，包括一可挠性基板、一芯片、多个连接构件、多个结线凸块以及一点涂胶体。可挠性基板包括多个内接垫与外接垫。芯片粘着至可挠性基板的下表面，且于其有源面上提供多个焊垫，其中每一个焊垫对应这些内接垫中的一个内接垫。每一个连接构件用以电连接芯片的这些焊垫中的一个焊垫与可挠性基板上对应该个焊垫的内接垫。每一结线凸块附着至这些外接垫中的一个外接垫。点涂胶体涂布以密封这些连接构件。藉此，本发明具有防止点涂胶体污染外接垫的功效，以适用于高频存储器芯片的低成本封装。

Description

卷带下芯片封装结构及其制造方法
技术领域
本发明涉及一种卷带下芯片(Chip-under-tape，CUT)封装结构及其制造方法，特别是涉及一种可有效降低高频存储器芯片的封装成本的卷带下芯片封装结构及其制造方法。
背景技术
随着集成电路往高效能与微小化的发展，半导体芯片的封装亦逐渐趋向高频化与低成本封装，并且针对不同脚数发展出各种封装类型。就存储器芯片而言，存储器容量将愈来愈大且频率要求也将愈来愈高。然而，对封装的要求则希望能以不损耗存储器芯片的运算频率，且能以低成本封装。在早期的存储器封装中，现有频率不高于150MHz的同步动态随机存取存储器芯片(Synchronous dynamic random access memory，SDRAM)与频率不高于400MHz双倍数据速率动态随机存取存储器芯片(DDR DRAM)，通常以TSOP(Thin small outline package)型态封装。TSOP将一导线架的导脚粘贴于存储器芯片的有源面，再以焊线连接存储器芯片与导脚，以一压模形成的封胶体密封存储器芯片与导脚的内脚部，并且露出导脚的外脚部，以供对外电连接。然而，TSOP并不适用于高频存储器芯片。
目前，高于400MHz双倍数据速率动态随机存取存储器芯片以SOC(Substrate on chip)型态封装。请参阅图1，图1为现有半导体封装结构10的示意图。半导体封装结构10包括一基板12、一存储器芯片14、多个焊线16、一压模胶体18以及多个焊球20。基板12具有一上表面120、一下表面122以及一穿透上下表面的开孔124。基板12为一种微型高密度的印刷电路板(如BT Substrate)。基板12还具有多层线路结构以及多个接球垫126形成于上表面120上。芯片14具有一有源面140以及一背面142，并且包括多个焊垫144，其中这些焊垫144形成于有源面140上。
请一并参阅图2，图2为现有半导体封装工艺的流程图。现有半导体封装工艺包括下列步骤：(a)以一粘晶胶22将芯片14的有源面140粘贴于基板12的下表面122上，使得芯片14的焊垫144暴露于基板12的开孔124内；(b)以焊线16通过开孔124连接芯片14的焊垫144与基板12；(c)涂布压模胶体18于基板12的下表面122，并且涂布压模胶体18于开孔124，以密封芯片14以及焊线16，其中，在涂布压模胶体18前，基板12的上表面120与下表面122皆以适当的模具夹合；(d)将每一焊球20附着至这些接球垫126中的一个接球垫。藉此，由于电性传输路径已被有效缩短，半导体封装结构10可适用于高频存储器芯片的封装。然而，上述SOC封装型态仍存在下列缺点：(一)压模胶体18在形成过程中，容易沿着基板12的上表面120与模具的间隙，而溢胶污染接球垫126，致使焊球20无法顺利附着至接球垫126；(二)需要额外装置将焊球20附着至接球垫126，至使封装成本与封装时间皆会增加；(三)基板12的抗湿性差。
发明内容
本发明的一目的在于提供一种卷带下芯片封装结构及其制造方法，用以降低高频存储器芯片的封装成本与封装时间。
根据本发明的一优选具体实施例，卷带下芯片(Chip-under-tape，CUT)封装结构包括一可挠性基板(Flexible substrate)、一芯片(Chip)、多个连接构件(Connecting member)、多个结线凸块(Stud bump)以及一点涂胶体(Pottingadhesive)。可挠性基板具有一上表面(Upper surface)以及一下表面(Lowersurface)，且可挠性基板包括多个内接垫(Inner pad)与多个外接垫(Outer pad)。芯片粘着至可挠性基板的下表面，芯片并且具有一有源面(Active surface)，于有源面上提供多个焊垫(Bonding pad)，其中每一个焊垫对应这些内接垫中的一个内接垫。每一个连接构件用以电连接芯片的这些焊垫中的一个焊垫与可挠性基板上对应该个焊垫的内接垫。每一结线凸块附着至这些外接垫中的一个外接垫。点涂胶体涂布以密封这些连接构件。换言之，以点涂胶体密封这些连接构件来取代现有焊球与压模胶体，具有防止点涂胶体污染外接垫的功效，以适用于高频存储器芯片的低成本封装。
因此，通过本发明的卷带下芯片封装结构及其制造方法，不仅可有效降低高频存储器芯片的封装成本与封装时间，并且可防止点涂胶体污染这些外接垫。
关于本发明的优点与精神可以通过以下的发明详述及附图得到进一步的了解。
附图说明
图1为现有半导体封装结构的示意图。
图2为现有半导体封装工艺的流程图。
图3为根据本发明第一优选具体实施例的卷带下芯片封装结构的示意图。
图4为图3中可挠性基板的示意图。
图5为根据本发明第一优选具体实施例的卷带下芯片封装结构制造方法的流程图。
图6为根据本发明第二优选具体实施例的卷带下芯片封装结构的示意图。
图7为根据本发明第二优选具体实施例的卷带下芯片封装结构制造方法的流程图。
简单符号说明
10：半导体封装结构             12：基板
120、320、520：上表面          122、321、521：下表面
124、324：开孔                 126：接球垫
14、34、54：芯片               140、340、540：有源面
142：背面                      144：焊垫
16、36：焊线                   18：压模胶体
20：焊球                       22：粘晶胶
30、50：卷带下芯片封装结构     32、52：可挠性基板
322：内接垫                    323、523：外接垫
325：连接线路                  326、526：保护层
327：链孔                      341、541：焊垫
36、56：连接构件(焊线、凸块)   360：第一端
361：第二端                    38、58：结线凸块
40、60：点涂胶体               42：粘晶胶
44、64：锡膏                   62：引线层
具体实施方式
请参阅图3以及图4，图3为根据本发明第一优选具体实施例的卷带下芯片封装结构30的示意图。图4为图3中可挠性基板32的示意图。卷带下芯片(Chip-under-tape，CUT)封装结构30包括一可挠性基板(Flexiblesubstrate)32、一芯片(Chip)34、多个连接构件(Connecting member)36、多个结线凸块(Stud bump)38以及一点涂胶体(Potting adhesive)40。可挠性基板32可为一种低成本的单层软性印刷电路板，如图4所示。于一优选具体实施例中，可挠性基板32的厚度以不超过0.2mm为佳。点涂胶体40选自由一各向异性导电胶(Anisotropic conductive paste，ACP)、一各向异性导电胶膜(Anisotropic conductive film，ACF)、一非导电胶(Non-conductive paste，NCP)以及一非导电胶膜(Non-conductive film，NCF)所组成的一群组中的一材料。
如图3所示，可挠性基板32具有一上表面(Upper surface)320以及一下表面(Lower surface)321，且可挠性基板32包括多个内接垫(Inner pad)322与多个外接垫(Outer pad)323。可挠性基板32并且具有一开孔(Opening)324，这些内接垫322与这些外接垫323皆形成于可挠性基板32的上表面320上。如图4所示，可挠性基板32并且包括多个连接线路325，用以连接相对应的内接垫322与外接垫323。这些内接垫322排列于开孔324的周围，且这些外接垫323可为矩阵排列。于此第一实施例中，开孔324为狭长状，且可挠性基板32以一电绝缘性的保护层326覆盖每一连接线路325。此外，这些连接线路325可达到高频信号的传输。于封装之前，可挠性基板32的两侧设有等距的链孔327，以供卷带输送。
如图3所示，芯片34粘着至可挠性基板32的下表面321。芯片34具有一有源面(Active surface)340，且于有源面340上提供多个焊垫(Bondingpad)341，其中每一个焊垫341对应这些内接垫322中的一个内接垫322，且暴露于开孔324内。于此第一实施例中，芯片34可为一存储器芯片或其它低端子数的半导体芯片。于一优选具体实施例中，芯片34可为一频率高于400Mhz的动态随机存取存储器芯片。
于此第一实施例中，这些连接构件36中的每一个连接构件36分别为一焊线(Bonding wire)。如图3以及图4所示所示，每一焊线36皆具有一第一端360以及一第二端361，并且以其本身的第一端360连接至芯片34的这些焊垫341中的一个焊垫341以及以其本身的第二端361连接至可挠性基板32上对应该个焊垫341的内接垫322，进而于芯片34以及可挠性基板32间形成电连接。此外，每一结线凸块38附着至这些外接垫323中的一个外接垫323，以作为对外导接端。之后，再涂布点涂胶体40，以密封这些焊线36并且覆盖这些结线凸块38。此外，卷带下芯片封装结构30还包括一粘晶胶(Chip-attaching adhesive)42涂布于芯片34的有源面340与可挠性基板32的下表面321之间。粘晶胶42选自由一B阶固化胶膜、一各向异性导电胶(Anisotropic conductive paste，ACP)、一各向异性导电胶膜(Anisotropicconductive film，ACF)、一非导电胶(Non-conductive paste，NCP)以及一非导电胶膜(Non-conductive film，NCF)所组成的一群组中的一材料。粘晶胶42在涂布点涂胶体40之前先行涂布，并且粘晶胶42为一B阶固化胶膜为佳。更甚者，卷带下芯片封装结构30还包括一锡膏44涂布于这些结线凸块38上，以增进表面粘着技术(Surface mount technology，SMT)的上板焊接效果。
于一优选具体实施例中，芯片34可通过一热压共晶(Eutectic)工艺粘着至可挠性基板32的下表面321。
于另一优选具体实施例中，芯片34亦可通过一超音波(Ultrasonic)工艺粘着至可挠性基板32的下表面321。
请参阅图5，图5为根据本发明第一优选具体实施例的卷带下芯片封装结构制造方法的流程图。根据上述的第一优选具体实施例，该制造方法包括下列步骤：
步骤S100：提供一可挠性基板32，其中，可挠性基板32具有一上表面320以及一下表面321，并且包括多个内接垫322与多个外接垫323。可挠性基板32并且具有一开孔324，这些内接垫322与这些外接垫323皆形成于可挠性基板32的上表面320上；
步骤S102：将可挠性基板32卷带输送至一粘晶台(未显示)，然后粘着一芯片34至可挠性基板32的下表面321上，其中，芯片34具有一有源面340，于该有源面340上提供多个焊垫341，每一个焊垫341对应这些内接垫322中的一个内接垫322，且暴露于开孔324内；
步骤S104：将该已粘晶完成的可挠性基板32卷带输送至一打线机器(未显示)，然后经由打线方式，将这些焊垫341中的每一个焊垫341以多个焊线36中的一个焊线36电连接至对应该个焊垫341的内接垫322，并且将多个结线凸块38中的每一个结线凸块38附着至这些外接垫323中的一个外接垫323上；
步骤S106：将该已打线完成的可挠性基板32卷带输送至一涂胶机器(未显示)，涂布一点涂胶体40以密封这些焊线36。
步骤S108：涂布一锡膏44至这些结线凸块38上，以增进SMT上板焊接效果。
相较于现有技术，本发明的第一实施例以点涂胶体40密封这些焊线36来取代现有焊球与压模胶体，具有防止点涂胶体40污染外接垫323的功效，以适用于高频存储器芯片的低成本封装。此外，可挠性基板32的上表面320的面积可设计为小于或等于芯片34的有源面340的面积的1.5倍，致使卷带下芯片封装结构30为一芯片尺寸封装件(Chip scale package，CSP)。
请参阅图6，图6为根据本发明第二优选具体实施例的卷带下芯片封装结构50的示意图。卷带下芯片封装结构50包括一可挠性基板52、一芯片54、多个连接构件56、多个结线凸块58以及一点涂胶体60。可挠性基板52可为一种低成本的单层软性印刷电路板。于一优选具体实施例中，可挠性基板52的厚度以不超过0.2mm为佳。
如图6所示，可挠性基板52具有一上表面520以及一下表面521，且可挠性基板52包括多个内接垫(未显示)与多个外接垫523，其中，这些外接垫523形成于可挠性基板52的上表面520上，且这些内接垫形成于可挠性基板52的下表面521上。可挠性基板52并且包括一引线层(Lead layer)62，用以连接相对应的内接垫与外接垫523。此外，引线层62可达到高频信号的传输。于封装之前，可挠性基板52的两侧设有等距的链孔(未显示)，以供卷带输送。于此第二实施例中，可挠性基板52以一电绝缘性的保护层526覆盖于上表面520上。
如图6所示，芯片54粘着至可挠性基板52的下表面521。芯片54具有一有源面(Active surface)540，且于有源面540上提供多个焊垫(Bondingpad)541，其中每一个焊垫541对应这些内接垫中的一个内接垫。于此第二实施例中，芯片54可为一存储器芯片或其它低端子数的半导体芯片。于一优选具体实施例中，芯片54可为一频率高于400Mhz的动态随机存取存储器芯片。
于一优选具体实施例中，芯片54可通过一热压共晶(Eutectic)工艺粘着至可挠性基板52的下表面521。
于另一优选具体实施例中，芯片54亦可通过一超音波(Ultrasonic)工艺粘着至可挠性基板52的下表面521。
于此第二实施例中，这些连接构件56中的每一个连接构件56分别为一凸块(Bump)，其中凸块可为一结线凸块。如图6所示，每一凸块56用以电连接芯片54的这些焊垫541中的一个焊垫541与可挠性基板52上对应该个焊垫541的内接垫，以缩短传输路径。此外，每一结线凸块58附着至这些外接垫523中的一个外接垫523，以作为对外导接端。之后，再涂布点涂胶体60，以密封这些凸块56并且覆盖这些结线凸块58。此外，卷带下芯片封装结构50还包括一锡膏64涂布于这些结线凸块58上，以增进表面粘着技术(Surface mount technology，SMT)的上板焊接效果。
请参阅图7，图7为根据本发明第二优选具体实施例的卷带下芯片封装结构制造方法的流程图。根据上述的第二优选具体实施例，该制造方法包括下列步骤：
步骤S200：提供一可挠性基板52，其中，可挠性基板52具有一上表面520以及一下表面521，并且包括多个内接垫与多个外接垫523，这些外接垫523形成于上表面520上，且这些内接垫形成于下表面521上，可挠性基板52并且包括一引线层62，用以连接相对应的内接垫与外接垫523。；
步骤S202：将可挠性基板52卷带输送至一粘晶台(未显示)，然后粘着一芯片54至可挠性基板52的下表面521上，其中，芯片54具有一有源面540，于该有源面540上提供多个焊垫541与多个凸块56，每一个焊垫541对应这些内接垫中的一个内接垫，且每一凸块56用以电连接芯片54的这些焊垫541中的一个焊垫541与可挠性基板52上对应该个焊垫541的内接垫；
步骤S204：将该已粘晶完成的可挠性基板52卷带输送至一打线机器(未显示)，然后经由打线方式，将多个结线凸块58中的每一个结线凸块58附着至这些外接垫523中的一个外接垫523上；
步骤S206：将该已打线完成的可挠性基板52卷带输送至一涂胶机器(未显示)，涂布一点涂胶体60以密封这些凸块56。
步骤S208：涂布一锡膏64至这些结线凸块58上，以增进表面粘着技术的上板焊接效果。
此外，于本发明的另一优选具体实施例中，上述步骤S202中的每一个凸块56亦可预先形成于可挠性基板52的这些内接垫中的一个内接垫上。
相较于现有技术，本发明的第二实施例以点涂胶体60密封这些凸块56来取代现有焊球与压模胶体，具有防止点涂胶体60污染外接垫523的功效，以适用于高频存储器芯片的低成本封装。此外，可挠性基板52的上表面520的面积可设计为小于或等于芯片54的有源面540的面积的1.5倍，致使卷带下芯片封装结构50为一芯片尺寸封装件(Chip scale package，CSP)。
通过以上优选具体实施例的详述，希望能更加清楚描述本发明的特征与精神，而并非以上述所揭露的优选具体实施例来对本发明的范畴加以限制。相反地，其目的是希望能涵盖各种改变及具相等性的安排于本发明所欲申请的权利要求的范畴内。

Claims (40)

1、一种卷带下芯片封装结构，包括：
一可挠性基板，该可挠性基板具有一上表面以及一下表面，该可挠性基板包括多个内接垫与多个外接垫；
一芯片，该芯片粘着至该可挠性基板的下表面，该芯片具有一有源面，于该有源面上提供多个焊垫，每一个焊垫对应这些内接垫中的一个内接垫；
多个连接构件，每一个连接构件用以电连接该芯片的这些焊垫中的一个焊垫与该可挠性基板上对应该个焊垫的内接垫；以及
多个结线凸块，每一结线凸块附着至这些外接垫中的一个外接垫。
2、如权利要求1所述的封装结构，其中该可挠性基板并且具有一开孔，这些内接垫与这些外接垫皆形成于该可挠性基板的该上表面上，并且该芯片的这些焊垫暴露于该开孔内。
3、如权利要求2所述的封装结构，其中这些连接构件中的每一个连接构件分别为一焊线。
4、如权利要求3所述的封装结构，其中每一焊线具有一第一端以及一第二端，并且以其本身的第一端连接至该芯片的这些焊垫中的一个焊垫以及以其本身的第二端连接至该可挠性基板上对应该个焊垫的内接垫。
5、如权利要求2所述的封装结构，还包括一粘晶胶，该粘晶胶涂布于该芯片的有源面与该可挠性基板的下表面之间。
6、如权利要求5所述的封装结构，其中该粘晶胶选自由一各向异性导电胶、一各向异性导电胶膜、一非导电胶以及一非导电胶膜所组成的一群组中的一材料。
7、如权利要求1所述的封装结构，其中这些外接垫形成于该可挠性基板的该上表面上，这些内接垫形成于该可挠性基板的该下表面上。
8、如权利要求7所述的封装结构，其中这些连接构件中的每一连接构件分别为一凸块。
9、如权利要求8所述的封装结构，其中该凸块为一结线凸块。
10、如权利要求7所述的封装结构，其中该可挠性基板还包括一引线层，该引线层形成于该可挠性基板的该下表面上，并且用以电连接该芯片。
11、如权利要求1所述的封装结构，其中每一个外接垫对应这些内接垫中的一个内接垫，该可挠性基板包括有多个连接线路，每一连接线路用以电连接这些内接垫中的一个内接垫与对应该个内接垫的外接垫。
12、如权利要求1所述的封装结构，还包括一锡膏，该锡膏涂布于这些结线凸块上。
13、如权利要求1所述的封装结构，还包括一点涂胶体，该点涂胶体涂布以密封这些连接构件。
14、如权利要求13所述的封装结构，还包括一粘晶胶，该粘晶胶涂布于该芯片的有源面与该可挠性基板的下表面之间。
15、如权利要求14所述的封装结构，其中该粘晶胶在涂布该点涂胶体之前先行涂布。
16、如权利要求14所述的封装结构，其中该粘晶胶选自由一B阶固化胶膜、一各向异性导电胶、一各向异性导电胶膜、一非导电胶以及一非导电胶膜所组成的一群组中的一材料。
17、如权利要求13所述的封装结构，其中该点涂胶体选自由一各向异性导电胶、一各向异性导电胶膜、一非导电胶以及一非导电胶膜所组成的一群组中的一材料。
18、如权利要求13所述的封装结构，其中该芯片以一热压共晶工艺粘着至该可挠性基板的下表面。
19、如权利要求13所述的封装结构，其中该芯片以一超音波工艺粘着至该可挠性基板的下表面。
20、如权利要求13所述的封装结构，其中该点涂胶体涂布至覆盖这些结线凸块。
21、一种制造一卷带下芯片封装结构的方法，包括下列步骤：
提供一可挠性基板，该可挠性基板具有一上表面以及一下表面，该可挠性基板并且包括多个内接垫与多个外接垫；
粘着一芯片至该可挠性基板的下表面上，该芯片具有一有源面，于该有源面上提供多个焊垫，每一个焊垫对应这些内接垫中的一个内接垫；
将这些焊垫中的每一个焊垫以多个连接构件中的一个连接构件电连接至对应该个焊垫的内接垫；以及
将多个结线凸块中的每一个结线凸块附着至这些外接垫中的一个外接垫上。
22、如权利要求21所述的方法，其中该可挠性基板还具有一开孔，这些内接垫与这些外接垫皆形成于该可挠性基板的该上表面上，并且该芯片的这些焊垫暴露于该开孔内。
23、如权利要求22所述的方法，其中这些连接构件中的每一个连接构件分别为一焊线。
24、如权利要求23所述的方法，其中每一焊线具有一第一端以及一第二端，并且以其本身的第一端连接至该芯片的这些焊垫中的一个焊垫以及以其本身的第二端连接至该可挠性基板上对应该个焊垫的内接垫。
25、如权利要求22所述的方法，还包括下列步骤：
于该芯片的有源面与该可挠性基板的下表面之间，涂布一粘晶胶。
26、如权利要求25所述的方法，其中该粘晶胶选自由一各向异性导电胶、一各向异性导电胶膜、一非导电胶以及一非导电胶膜所组成的一群组中的一材料。
27、如权利要求21所述的方法，其中这些外接垫形成于该可挠性基板的该上表面上，这些内接垫形成于该可挠性基板的该下表面上。
28、如权利要求27所述的方法，其中这些连接构件中的每一连接构件分别为一凸块。
29、如权利要求28所述的方法，其中该凸块为一结线凸块。
30、如权利要求27所述的方法，其中该可挠性基板还包括一引线层，该引线层形成于该可挠性基板的该下表面上，并且用以电连接该芯片。
31、如权利要求21所述的方法，其中每一个外接垫对应这些内接垫中的一个内接垫，该可挠性基板包括有多个连接线路，每一连接线路用以电连接这些内接垫中的一个内接垫与对应该个内接垫的外接垫。
32、如权利要求21所述的方法，还包括下列步骤：
涂布一锡膏至这些结线凸块上。
33、如权利要求21所述的方法，还包括下列步骤：
涂布一点涂胶体以密封这些连接构件。
34、如权利要求33所述的方法，还包括下列步骤：
于该芯片的有源面与该可挠性基板的下表面之间，涂布一粘晶胶。
35、如权利要求34所述的方法，其中该粘晶胶在涂布该点涂胶体之前先行涂布。
36、如权利要求34所述的方法，其中该粘晶胶选自由一B阶固化胶膜、一各向异性导电胶、一各向异性导电胶膜、一非导电胶以及一非导电胶膜所组成的一群组中的一材料。
37、如权利要求33所述的方法，其中该点涂胶体选自由一各向异性导电胶、一各向异性导电胶膜、一非导电胶以及一非导电胶膜所组成的一群组中的一材料。
38、如权利要求33所述的方法，其中该芯片以一热压共晶工艺粘着至该可挠性基板的下表面。
39、如权利要求33所述的方法，其中该芯片以一超音波工艺粘着至该可挠性基板的下表面。
40、如权利要求33所述的方法，其中该点涂胶体涂布至覆盖这些结线凸块。
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000357714A (ja) * 1999-06-16 2000-12-26 Mitsubishi Electric Corp 半導体装置及びその製造方法
US20020121695A1 (en) * 2000-05-11 2002-09-05 Stephenson William R. Molded ball grid array
US20040014255A1 (en) * 2002-07-22 2004-01-22 Grigg Ford B. Thick solder mask for confining encapsulant material over selected locations of a substrate, assemblies including the solder mask, and methods

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000357714A (ja) * 1999-06-16 2000-12-26 Mitsubishi Electric Corp 半導体装置及びその製造方法
US20020121695A1 (en) * 2000-05-11 2002-09-05 Stephenson William R. Molded ball grid array
US20040014255A1 (en) * 2002-07-22 2004-01-22 Grigg Ford B. Thick solder mask for confining encapsulant material over selected locations of a substrate, assemblies including the solder mask, and methods

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