CN101872757A - 凹穴芯片封装结构及使用其的层叠封装结构 - Google Patents

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Abstract

本发明揭示一种凹穴芯片封装结构，其包含多个第一芯片、一基板以及多个连接点。各该第一芯片包含多个通孔、填充于该多个通孔内的多个导通柱及配置于各该导通柱两端面的多个第一接垫，并且两相邻该第一芯片的该多个第一接垫系相互电性导接。该基板包含一第一表面及一相对于该第一表面的第二表面，其中该第一表面具有至少一凹穴。该些连接点设于该第一表面及该凹穴的底部中至少一者的表面，其中该多个第一芯片中一者与该多个连接点是借由该多个第一接垫而电性相连。本发明还揭示一种使用上述的凹穴芯片封装结构的层叠封装结构。

Description

凹穴芯片封装结构及使用其的层叠封装结构
技术领域
本发明是关于一种半导体芯片的封装结构，特别是关于一种凹穴芯片封装结构及使用凹穴芯片封装结构的层叠封装结构。
背景技术
多芯片模组化封装技术是将两个或两个以上的半导体芯片组合在单一封装结构中，借由此多芯片封装成单一封装结构的技术，不仅可缩减原有集成电路封装后的所占体积，促进高性能电子产品的移动性，并可因多芯片封装结构可减少芯片间连接线路的长度、降低信号延迟以及存取时间而提升电性功能。
然而，传统的多芯片模组封装是于一平面基板，将多芯片模组封装成一厚的封装体。多芯片模组的封装技术可包含如：打线封装技术(wire bondingtechnology)、倒装芯片封装技术(flip chip bonding technology)及直通硅晶穿孔封装技术(through silicon via bonding technology)等。虽然多芯片模组的结构可将原本个别独立的芯片所需的体积加以减缩，可是堆叠的多芯片仍因具有突出的厚度而使利用多芯片模组让体积缩小的成效受限，造成发展高性能的可携式电子装置的困扰。
另外，多芯片模组可运用前述封装技术进行封装，也可混用前述封装技术进行封装。例如，多芯片模组中，部份芯片可利用直通硅晶穿孔封装技术，然后，再将其他的芯片以堆叠的方式，利用打线封装技术进行封装。然，以直通硅晶穿孔封装技术封装的多个芯片将使堆叠于其上、利用打线封装技术进行封装的芯片的电路连接路径增长，而影响多芯片模组的信号传递品质。
鉴于上述的问题，需要针对多芯片模组的封装技术，开发出能更进一步缩小体积且不会造成信号传递不良的封装结构。
发明内容
本发明揭示一种凹穴芯片封装结构，其能使多芯片模组更进一步缩小封装后的体积，并能减少导线信号传递路径而使其保持信号传输品质。
本发明的凹穴芯片封装结构的第一实施例包含多个第一芯片、一基板以及多个连接点。各该第一芯片包含多个通孔、填充于该多个通孔内的多个导通柱及配置各该导通柱两端面的多个第一接垫，并且两相邻该第一芯片的该多个第一接垫是相互电性导接。该基板包含一第一表面及一相对于该第一表面的第二表面，其中该第一表面具有至少一凹穴。该些连接点设于该第一表面及该凹穴的底部中至少一者的表面，其中该多个第一芯片中一者与该多个连接点是借由该多个第一接垫而电性相连。
本发明的层叠封装结构的第一实施例包含一具有前述第一实施例的凹穴芯片封装结构的第一封装元件及一第二封装元件。第一封装元件中另包含设于该第一封装元件内的基板的第二表面上的多个第二焊垫及分别设于该多个第二焊垫上的多个第二金属导电料，而第二封装元件是固定于该多个第二金属导电料，并和第一封装元件电性相连。
本发明的凹穴芯片封装结构的第二实施例包含多个第一芯片、一第二芯片、一基板以及多个连接点。各该第一芯片包含多个通孔、填充于该多个通孔内的多个导通柱及配置于各该导通柱两端面的多个第一接垫，并且两相邻该第一芯片的该多个第一接垫是相互电性导接。该第二芯片，包含一第二有源面、一第二背面和设于该第二有源面上的多个第二焊垫。基板包含一第一表面及一相对于该第一表面的第二表面，其中该第一表面具有一凹穴及围绕于该凹穴的至少一个阶梯表面，该多个第一芯片是堆叠配置于该凹穴内。该些连接点设于该第一表面、该凹穴的底部及该阶梯表面中至少一者的表面，其中该多个第二焊垫与该阶梯表面的该多个连接点系电性相连。
本发明的层叠封装结构的第二实施例包含一具有前述第二实施例的凹穴芯片封装结构的第一封装元件及一第二封装元件。第一封装元件中另包含设于该第一封装元件内的基板的第二表面上的多个第二焊垫及分别设于该多个第二焊垫上的多个第二金属导电料，而第二封装元件是固定于该多个第二金属导电料，并和第一封装元件电性相连。
本发明的凹穴芯片封装结构的第三实施例包含多个第一芯片、多个第二芯片、一基板以及多个连接点。各该第一芯片包含多个通孔、填充于该多个通孔内的多个导通柱及配置于各该导通柱两端面的多个第一接垫，并且两相邻该第一芯片的该多个第一接垫是相互电性导接。各该第二芯片包含多个第二通孔、填充于该多个第二通孔内的多个第二导通柱及配置于各该导通柱两端面的多个第二接垫，并且两相邻该第二芯片的该多个第二接垫是相互电性导接。基板包含一第一表面及一相对于该第一表面的第二表面，其中该第一表面具有至少一凹穴及围绕于该凹穴的至少一个阶梯表面，该多个第一芯片是堆叠配置于该凹穴内。该些连接点设于该第一表面、该凹穴的底部及该阶梯表面中至少一者的表面，其中该多个第二芯片的一者的该第二接垫与该阶梯表面的该多个连接点是电性相连。
本发明的层叠封装结构的第三实施例包含一具有前述第三实施例的凹穴芯片封装结构的第一封装元件及一第二封装元件。第一封装元件中另包含设于该第一封装元件内的基板的第二表面上的多个第二焊垫及分别设于该多个第二焊垫上的多个第二金属导电料，而第二封装元件是固定于该多个第二金属导电料，并和第一封装元件电性相连。
附图说明
为让本发明的上述目的、特征和优点能更明显易懂，以下结合附图对本发明的具体实施方式作详细说明，其中：
图1A显示本发明的第一实施例的凹穴芯片封装结构的示意图；
图1B显示图1A中I处的局部放大图；
图2显示本发明的第二实施例的凹穴芯片封装结构的示意图；
图3显示本发明的第三实施例的凹穴芯片封装结构的示意图；
图4显示本发明的第四实施例的凹穴芯片封装结构的示意图；
图5显示本发明的第五实施例的凹穴芯片封装结构的示意图；
图6显示本发明的第六实施例的凹穴芯片封装结构的示意图；
图7显示本发明的第七实施例的凹穴芯片封装结构的示意图；
图8显示本发明第一实施例的具有凹穴芯片封装结构的层叠封装结构的示意图；
图9显示本发明第二实施例的具有凹穴芯片封装结构的层叠封装结构的示意图；
图10显示本发明第三实施例的具有凹穴芯片封装结构的层叠封装结构的示意图；
图11显示本发明第四实施例的具有凹穴芯片封装结构的层叠封装结构的示意图；
图12显示本发明第五实施例的具有凹穴芯片封装结构的层叠封装结构的示意图；
图13显示本发明第六实施例的具有凹穴芯片封装结构的层叠封装结构的示意图；及
图14显示本发明第七实施例的具有凹穴芯片封装结构的层叠封装结构的示意图。
主要元件符号说明：
10a至10g          凹穴芯片封装结构
12            第一芯片
14a、14b、14c 基板
16a、16b、16c 连接点
18            通孔
20            导通柱
22            第一接垫
24            第一表面
26            第二表面
28            凹穴
30a、30b      焊垫
31            第二芯片
32            金属导电料
34            导线
36            第二芯片
38            凸块
40、40a、40b  阶梯表面
42            第二芯片
44            通孔
46            导通柱
48            凸块
50            第三芯片
54            导线
56            第四芯片
58            导线
60            粘胶层
70a至70g      层叠封装结构
72a至72g      第一封装元件
74            第二封装元件
76            金属导电料
312、362、502、562 有源面
314、364、504、564 背面
316、366、506、566 焊垫
具体实施方式
图1A显示本发明的第一实施例的凹穴芯片封装结构10a的示意图，而图1B为图1A中I处的局部放大图。本实施例揭示的凹穴芯片封装结构10a包含多个第一芯片12、一基板14a以及多个连接点16a。各第一芯片12包含多个通孔18、填充于该多个通孔18内的多个导通柱20及配置于该导通柱20两端的多个第一接垫22。该第一接垫的配置于芯片表面有几种态样，一种为双面接垫凹设于该芯片表面(未绘示)，另一种为一侧的接垫凹设于芯片表面而相对一侧的接垫凸设于芯片表面(未绘示)，再一种为双面接垫凸设于芯片表面，如图1B。该些第一芯片12是堆叠设置，而两相邻的第一芯片12的相抵接的第一接垫22是相互电性接合。较佳地，两相邻的第一芯片12的第一接垫22更可透过一导电材，例如是锡铅或无铅焊料或者其他金属复合凸块或弹性凸块而相互接合。基板14a包含一第一表面24及一相对于该第一表面24的第二表面26，其中该第一表面24具有一凹穴28，该些堆叠的第一芯片12是配置于该凹穴28内。凹穴28的底部设有连接点16a，而多个第一芯片12中一者以其部份的第一接垫22与该多个连接点16a电性相连。举例言，堆叠的多个第一芯片12中，位于底部的第一芯片12，其以面向凹穴底部的第一凸块22电性连接于该些连接点16a。将该多个第一芯片12置放于该凹穴28中，可使凹穴芯片封装结构10a的高度降低，以达体积缩小的目的。第一表面24上另设置多个焊垫30a，焊垫30a上可形成相对应的金属导电料32例如是锡球或凸块。基板14a的第二表面26上另可设有多个焊垫30b。本实施例中的第一芯片可为存储器芯片，其型态例如为SRAM、DRAM、Flash、Mask ROM、EPROM或者EEPROM其中一者。
图2显示本发明的第二实施例的凹穴芯片封装结构10b的示意图。本发明第二实施例揭示的凹穴芯片封装结构10b包含多个第一芯片12、一个第二芯片31、多个导线34、一基板14a以及多个连接点16a。基板14a包含一第一表面24及一相对于该第一表面24的第二表面26，其中该第一表面24具有一凹穴28。该些第一芯片12相叠设置，且相邻的第一芯片12以配置于贯穿该些第一芯片12的多个导通柱20的两端面的第一接垫22接合。较佳地，两相邻的第一芯片12的第一接垫22更可透过一导电材，例如是锡铅或无铅焊料或者其他金属复合凸块或弹性凸块而相互接合。堆叠的第一芯片12配置于该凹穴28中，并以其底部的第一芯片12上、面向凹穴底部的第一接垫22电性相连于设于凹穴底部的连接点16a，于其他实施例中，该第一接垫更可透过一导电材，例如是锡铅或无铅焊料而与凹穴底部的连接点16a接合。或者，该第一接垫22表面也可配置一层由金所组成的金属层，利用热压合或者是超声波键结方式使第一接垫22与连接点16a接合。第二芯片31包含一有源面312、一背面314和设于该有源面312上的多个焊垫316。第二芯片31以其背面314接合于该多个第一芯片中一者。于本实施例中，第二芯片31以其背面314接合于顶部的第一芯片12。第一表面24上另设置多个连接点16b和焊垫30a，各连接点16b以相对应的导线34连接于相对应的第二芯片31上的焊垫316。焊垫30a上可形成相对应的金属导电料32例如是锡球或是凸块。基板14a的第二表面26上另可设有多个焊垫30b。
图3显示本发明的第三实施例的凹穴芯片封装结构10c的示意图。本发明第三实施例揭示的凹穴芯片封装结构10c包含多个第一芯片12、一个第二芯片36、一基板14a以及多个连接点16a和16b。基板14a包含一第一表面24及一相对于该第一表面24的第二表面26，其中该第一表面24具有一凹穴28。连接点16a设于该凹穴28的底部，而连接点16b则设于该第一表面24、邻近于该凹穴28处。该些第一芯片12相叠设置，且相邻的该些第一芯片12以配置于贯穿该些第一芯片12的多个导通柱20的两端面的第一接垫22接合。较佳地，两相邻的第一芯片12的第一接垫22更可透过一导电材而相互接合。堆叠的第一芯片12配置于该凹穴28中，并以其底部的第一芯片12上、面向凹穴底部的第一接垫22电性相连于凹穴底部的连接点16a，于其他实施例中，该第一接垫更可透过一导电材，例如是锡铅或无铅焊料而与凹穴底部的连接点16a接合。第二芯片36包含一有源面362、一背面364和设于该有源面362上的多个焊垫366。各连接点16b上可设有相对应的凸块38，而第二芯片36以其焊垫366，借由该多个凸块38而电性相连于相对应的连接点16b。于本案实施例中，凸块38可为铜柱、金凸块、无铅凸块、结线凸块、金属态样的高分子凸块、弹性凸块或者是复合金属凸块。第一表面24上另设置多个焊垫30a，焊垫30a上可形成相对应的金属导电材32。基板14a的第二表面26上另可设有多个焊垫30b。
图4显示本发明的第四实施例的凹穴芯片封装结构10d的示意图。本实施例揭示的凹穴芯片封装结构10d包含多个第一芯片12、一个第二芯片36、一基板14b以及多个连接点16a和16b。基板14b包含一第一表面24、一阶梯表面40及一相对于该第一表面24的第二表面26，其中该第一表面24具有一凹穴28，且该阶梯表面40周设于该凹穴28。连接点16a设于该凹穴28的底部，而连接点16b则设于该阶梯表面40。该些第一芯片12相叠设置，且相邻的该些第一芯片12以配置于贯穿该些第一芯片12的多个导通柱20的两端面的多个第一接垫22接合，于其他实施例中，该些第一接垫更可透过一导电材，例如是锡铅或无铅焊料或者金属复合凸块或弹性凸块彼此电性接合。堆叠的第一芯片12配置于该凹穴28中，并以其底部的第一芯片12上、面向凹穴底部的第一接垫22电性相连于凹穴底部的连接点16a，当然该些第一接垫22也可透过一导电材而与该连接点16a电性接合。第二芯片36包含一有源面362、一背面364和设于该有源面362上的多个焊垫366。各连接点16b上可设有相对应的凸块38，而第二芯片36以其焊垫366，借由该多个凸块38电性相连于相对应的连接点16b。于本案实施例中，凸块38可为焊料。第一表面24上另设置多个焊垫30a，焊垫30a上可形成相对应的金属导电料32。基板14b的第二表面26上另可设有多个焊垫30b。本实施例除借由凹穴28降低堆叠的第一芯片12的高度外，利用在凹穴28旁设置一阶梯表面40，使接合于该阶梯表面40且位于该些第一芯片12上的第二芯片36高度亦降低，而形成低高度(lowprofile)的封装体。
图5显示本发明的第五实施例的凹穴芯片封装结构10e的示意图。本实施例揭示的凹穴芯片封装结构10e包含多个第一芯片12、多个第二芯片42、一基板14b以及多个连接点16a和16b。基板14b包含一第一表面24、一阶梯表面40及一相对于该第一表面24的第二表面26，其中该第一表面24具有一凹穴28，而该阶梯表面40周设于该凹穴28。连接点16a设于该凹穴28的底部，而连接点16b则设于该阶梯表面40。各该第一芯片12包含多个第一通孔18、填充于该多个第一通孔18内的多个第一导通柱20及配置于各该第一导通柱20两端面的多个第一接垫22，并且两相邻该第一芯片12的该多个第一接垫22是相互电性接合。较佳地，两相邻的第一芯片12的第一接垫更可透过一导电材，例如是锡铅或无铅焊料或金属凸块而相互接合。堆叠的第一芯片12配置于该凹穴28中，并以其底部的第一芯片12上、面向凹穴底部的第一接垫22电性相连于凹穴底部的连接点16a，当然该些第一接垫也可透过一导电材而与该连接点16a电性接合。各该第二芯片42包含多个第二通孔44、填充于该多个第二通孔44内的多个第二导通柱46及配置于各该导通柱46两端面的多个第二接垫48，并且两相邻该第二芯片42的该多个第二接垫48系相互电性接合。较佳地，两相邻的第二芯片42的第二接垫更可透过一导电材而相互接合。多个堆叠的第二芯片42以其底部的一第二芯片42上及面向基板14b的第二接垫48电性相连于阶梯表面40上的连接点16b，当然该些第二接垫48也可透过一导电材而与该连接点16b电性接合。第一表面24上另设置多个焊垫30a，焊垫30a上可形成相对应的金属导电料32。基板14b的第二表面26上另可设有多个焊垫30b。上述该些第一芯片与第二芯片的组合态样可以为存储器芯片与存储器芯片的组合、存储器芯片与控制芯片的组合、存储器芯片与特殊用途集成电路ASIC芯片的组合、存储器芯片与DSP芯片的组合。
图6显示本发明的第六实施例的凹穴芯片封装结构10f的示意图。本实施例揭示的凹穴芯片封装结构10f与图4实施例揭示的结构类似，不同处之一在于其另包含一第三芯片50、多个导线54及多个连接点16c。第三芯片50包含一有源面502、一背面504和设于该有源面502上的多个焊垫506。多个连接点16c设于第一表面24上、邻近阶梯表面40。具有贯穿孔并且彼此电性相连的该些第一芯片12配置于该凹穴28中，且电性相连于凹穴底部的连接点16a；第二芯片36则以覆晶封装技术接合于阶梯表面40上的连接点16b，而其间的接合凸块38可以锡铅凸块、无铅凸块、一铜柱、一金凸块、结线凸块、金属态样的高分子凸块、金属复合凸块或者是弹性凸块；第三芯片50以其背面504接合于第二芯片36的背面364，且其焊垫506以导线54电性连接于相对应的连接点16c。第一表面24上另设置多个焊垫30a，焊垫30a上可形成相对应的金属导电料32。基板14b的第二表面26上另可设有多个焊垫30b。
图7显示本发明的第七实施例的凹穴芯片封装结构10g的示意图。本实施例揭示的凹穴芯片封装结构10g包含多个第一芯片12、一个第二芯片36、一第三芯片50、一第四芯片56、多个条导线54和58、一粘胶层60、一基板14c以及多个连接点(16a、16b、16c和16d)。基板14c包含一第一表面24、多个阶梯表面(40a和40b)及一相对于该第一表面24的第二表面26，其中该第一表面24具有一凹穴28，且该些阶梯表面40a和40b从凹穴28往外，以渐高方式设置，并周设于该凹穴28。连接点16a设于该凹穴28的底部，连接点16b设于阶梯表面40a，连接点16c设于另一阶梯表面40b，而连接点16d设于第一表面24。具有贯穿孔并且彼此电性相连的该些第一芯片12配置于该凹穴28中，且电性相连于凹穴底部的连接点16a；第二芯片36则覆晶封装技术接合于阶梯表面40a上的连接点16b，而其间的接合凸块38可以锡铅凸块、无铅凸块、一铜柱、一金凸块、结线凸块或者是其他金属态样的高分子凸块或者金属复合凸块或者弹性凸块；第三芯片50以其背面504接合于第二芯片36的背面364，且其焊垫506以导线54电性连接于相对应的连接点16c。第四芯片56以其背面564，利用粘胶层60接合于第三芯片50的有源面502上。第四芯片56的焊垫566以相对应的导线58，连接至相对应的连接点16d。第一表面24上另设置多个焊垫30a，焊垫30a上可形成相对应的金属导电料32。基板14b的第二表面26上另可设有多个焊垫30b。在一实施例中，粘胶层60可为薄膜覆盖焊线(Film on Wire；FOW)层，其包覆导线54的一部份，可降低封装高度与提供导线保护的功效而提升导线的稳定度。
上述图1至图7的凹穴芯片封装结构(10a至10g)中，该些芯片(12、32、36、42、50和5652)的组合态样可为存储器芯片与存储器芯片的组合、存储器芯片与控制芯片的组合、存储器芯片与特殊用途集成电路ASIC芯片的组合、存储器芯片与DSP芯片的组合。图8显示本发明第一实施例的具有凹穴芯片封装结构的层叠封装结构70a的示意图。本实施例的层叠封装结构70a包含第一封装元件72a及第二封装元件74。第一封装元件72a及第二封装元件74具有如图1所示的凹穴芯片封装结构10a，只是其基板14a的第二表面26上的焊垫30b设有对应的多个金属导电料76。第一封装元件72a及第二封装元件74利用该些金属导电料76电性连接。在本实施例中，第二封装元件74与第一封装件72a结构相同，于其他实施例中，第二封装件74的架构也可不同于第一封装件72a。
图9显示本发明第二实施例的具有凹穴芯片封装结构的层叠封装结构70b的示意图。本实施例的层叠封装结构70b包含第一封装元件72b及第二封装元件74。第一封装元件72b及第二封装元件74具有如图2所示的凹穴芯片封装结构10b，只是其基板14a的第二表面26上的焊垫30b设有对应的多个金属导电料76。第一封装元件72b及第二封装元件74利用该些金属导电料76电性连接。于其他实施例中，第二封装件74的架构也可不同于第一封装件72b。
图10显示本发明第三实施例的具有凹穴芯片封装结构的层叠封装结构70c的示意图。本实施例的层叠封装结构70c包含第一封装元件72c及第二封装元件74。第一封装元件72c及第二封装元件74具有如图3所示的凹穴芯片封装结构10c，惟其基板14a的第二表面26上的焊垫30b设有对应的多个金属导电料76。第一封装元件72c及第二封装元件74利用该些金属导电料76电性连接。于其他实施例中，第二封装件74的架构也可不同于第一封装件72c。
图11显示本发明第四实施例的具有凹穴芯片封装结构的层叠封装结构70d的示意图。本实施例的层叠封装结构70d包含第一封装元件72d及第二封装元件74。第一封装元件72d及第二封装元件74具有如图4所示的凹穴芯片封装结构10d，惟其基板14b的第二表面26上的焊垫30b设有对应的多个金属导电料76。第一封装元件72d及第二封装元件74利用该些金属导电料76电性连接。于其他实施例中，第二封装件74的架构也可不同于第一封装件72d。
图12显示本发明第五实施例的具有凹穴芯片封装结构的层叠封装结构70e的示意图。本实施例的层叠封装结构70e包含第一封装元件72e及第二封装元件74。第一封装元件72e及第二封装元件74是具有如图5所示的凹穴芯片封装结构10e，惟其基板14b的第二表面26上的焊垫30b设有对应的多个金属导电料76。第一封装元件72e及第二封装元件74利用该些金属导电料76电性连接。于其他实施例中，第二封装件74的架构也可不同于第一封装件72e。
图13显示本发明第六实施例的具有凹穴芯片封装结构的层叠封装结构70f的示意图。本实施例的层叠封装结构70f包含第一封装元件72f及第二封装元件74。第一封装元件72f及第二封装元件74具有如图6所示的凹穴芯片封装结构10f，只是其基板14b的第二表面26上的焊垫30b设有对应的多个金属导电料76。第一封装元件72f及第二封装元件74利用该些金属导电料76电性连接。于其他实施例中，第二封装件74的架构也可不同于第一封装件72f。
图14显示本发明第七实施例的具有凹穴芯片封装结构的层叠封装结构70g的示意图。本实施例的层叠封装结构70g包含第一封装元件72g及第二封装元件74。第一封装元件72g及第二封装元件74是具有如图7所示的凹穴芯片封装结构10g，只是其基板14c的第二表面26上的焊垫30b设有对应的多个金属导电料76。第一封装元件72g及第二封装元件74利用该些金属导电料76电性连接。于其他实施例中，第二封装件74的架构也可不同于第一封装件72g。
上述该些层叠封装结构的第一封装元件与第二封装元件的组合态样可以为存储器芯片封装元件与存储器芯片封装元件的组合、存储器芯片封装元件与控制芯片封装元件的组合、存储器芯片封装元件与特殊用途集成电路ASIC芯片封装元件的组合、存储器芯片封装元件与DSP芯片封装元件的组合；其中该存储器芯片封装元件的型态可为SRAM、DRAM、Flash、Mask ROM、EPROM或者EEPROM。
上述各实施例中，基板的材质可为有机材质、陶瓷、玻璃、硅或金属等。
综上所述，借由本发明揭示于基板上设置凹穴及/或于凹穴周围设置阶梯表面等的封装结构可降低芯片封装后的高度，达到缩小整个封装体的尺寸。凹穴芯片封装结构中具有可缩短电连接路径的设计，故可提高该电子产品的性能且不会造成信号传递不良。
本发明的技术内容及技术特点已揭示如上，然而熟悉本项技术的人士仍可能基于本发明的教示及揭示而作种种不背离本发明精神的替换及修饰。因此，本发明的保护范围应不限于实施例所揭示的内容，而应包括各种不背离本发明的替换及修饰，并为所附的权利要求书所涵盖。

Claims (22)

1.一种凹穴芯片封装结构，包含：
多个第一芯片，至少一该第一芯片包含多个通孔、填充于该多个通孔内的多个导通柱及配置于各该导通柱两端面的多个第一接垫，并且两相邻该第一芯片的该多个第一接垫是相互电性导接；
一基板，包含一第一表面及一相对于该第一表面之第二表面，其中，该第一表面具有至少一凹穴，该多个第一芯片是堆叠配置于该凹穴内；以及
多个连接点，设于该第一表面及该凹穴的底部中至少一者的表面；
其中该多个第一芯片中一者与该多个连接点是借由该多个第一接垫而电性相连。
2.根据权利要求1的凹穴芯片封装结构，其特征在于，两相邻的该第一芯片的该第一接垫可透过一导电材相互接合，其中该导电材是锡铅或无铅焊料或者其他金属复合凸块或弹性凸块。
3.根据权利要求1的凹穴芯片封装结构，其特征在于，还包含一个第二芯片及多个第一导线，其中该第二芯片包含一有源面、一背面和设于该有源面上的多个焊垫，又该背面和该多个第一芯片中一者相接合，并该多个焊垫与该多个连接点是借由该多个第一导线而彼此电性相连。
4.根据权利要求3的凹穴芯片封装结构，其特征在于，还包含一粘着层，其中该背面和该多个第一芯片中一者是借由该粘着层相接合。
5.根据权利要求1的凹穴芯片封装结构，其特征在于，还包含一个第二芯片及多个第二凸块，其中该第二芯片包含一有源面、一背面和设于该有源面上的多个焊垫，并该多个焊垫与该第一表面上的该多个连接点系借由该多个第二凸块而彼此电性相连。
6.根据权利要求2或4的凹穴芯片封装结构，其特征在于，该些芯片的组合态样可以为存储器芯片与存储器芯片的组合、存储器芯片与控制芯片的组合、存储器芯片与特殊用途集成电路ASIC芯片的组合、存储器芯片与DSP芯片的组合；其中该存储器芯片的型态可为SRAM、DRAM、Flash、Mask ROM、EPROM或者EEPROM。
7.一种层叠封装结构，包含：
一具有权利要求1至5任一项的凹穴芯片封装结构的第一封装元件，其中该第一封装元件另包含设于该基板的该第二表面上的多个第二焊垫及分别设于该多个第二焊垫上的多个第二金属导电料；以及
一第二封装元件；
其中，该第二封装元件是固定于该多个第二金属导电料，并和该第一封装元件电性相连。
8.根据权利要求7的层叠封装结构，其特征在于，该第二封装元件具有权利要求1至5任一项的凹穴芯片封装结构。
9.根据权利要求7的层叠封装结构，其特征在于，该些第一封装元件与该第二封装元件的组合态样可以为存储器芯片封装元件与存储器芯片封装元件的组合、存储器芯片封装元件与控制芯片封装元件的组合、存储器芯片封装元件与特殊用途集成电路ASIC芯片封装元件的组合、存储器芯片封装元件与DSP芯片封装元件的组合；其中该存储器芯片封装元件的型态可为SRAM、DRAM、Flash、Mask ROM、EPROM或者EEPROM。
10.一种凹穴芯片封装结构，包含：
多个第一芯片，至少一该第一芯片包含多个通孔、填充于该多个通孔内的多个导通柱及配置于各该导通柱两端面的多个第一接垫，并两相邻该第一芯片的该多个第一接垫系相互电性导接；
一第二芯片，包含一第二有源面、一第二背面和设于该第二有源面上的多个第二焊垫；
一基板，包含一第一表面及一相对于该第一表面的第二表面，其中该第一表面具有至少一凹穴及围绕于该凹穴的至少一个阶梯表面，该多个第一芯片是堆叠收容于该凹穴内；以及
多个连接点，设于该第一表面、该凹穴的底部及该阶梯表面中至少一者的表面；
其中，该多个第二焊垫与该阶梯表面的该多个连接点是电性相连。
11.根据权利要求10的凹穴芯片封装结构，其特征在于，两相邻的该第一芯片的该第一接垫可透过一导电材相互接合，其中该导电材是锡铅或无铅焊料或者其他金属复合凸块或弹性凸块。
12.根据权利要求10的凹穴芯片封装结构，其特征在于，还包含多个第二凸块，其中该多个第二焊垫与该阶梯表面的该多个连接点是借由该多个第二凸块而电性相连。
13.根据权利要求10的凹穴芯片封装结构，其特征在于，还包含一第三芯片及多个第一导线，其中该第三芯片包含一第三有源面、一第三背面和设于该第三有源面上的多个第三焊垫，该第三背面和该第二背面相接合，且该多个第三焊垫与该多个连接点是借由该多个第一导线而彼此电性相连。
14.根据权利要求13的凹穴芯片封装结构，其特征在于，包含一第四芯片、一薄膜覆盖焊线层及多个第二导线，其中该第四芯片包含一第四有源面、一第四背面和设于该第四有源面上的多个第四焊垫，且该第四背面和该第三有源面借由该薄膜覆盖焊线层相接合，该多个第四焊垫与该多个连接点是借由该多个第二导线而彼此电性相连。
15.一种层叠封装结构，包含：
一具有权利要求10至14任一项的凹穴芯片封装结构的第一封装元件，其中该第一封装元件另包含设于该基板的该第二表面上的多个第二焊垫及分别设于该多个第二焊垫上的多个第二金属导电料；以及
一第二封装元件；
其中，该第二封装元件是固定于该多个第二金属导电料，并和该第一封装元件电性相连。
16.根据权利要求15的层叠封装结构，其特征在于，该第二封装元件具有权利要求10至14的任一凹穴芯片封装结构。
17.根据权利要求15的层叠封装结构，其特征在于，该些第一封装元件与该第二封装元件的组合态样可以为存储器芯片封装元件与存储器芯片封装元件的组合、存储器芯片封装元件与控制芯片封装元件的组合、存储器芯片封装元件与特殊用途集成电路ASIC芯片封装元件的组合、存储器芯片封装元件与DSP芯片封装元件的组合；其中该存储器芯片封装元件的型态可为SRAM、DRAM、Flash、Mask ROM、EPROM或者EEPROM。
18.一种凹穴芯片封装结构，包含：
多个第一芯片，至少一该第一芯片包含多个第一通孔、填充于该多个第一通孔内的多个第一导通柱及配置于各该第一导通柱两端面的多个第一接垫，并且两相邻该第一芯片的该多个第一接垫系相互电性导接；
多个第二芯片，各该第二芯片包含多个第二通孔、填充于该多个第二通孔内的多个第二导通柱及配置于各该导通柱两端面的多个第二接垫，并两且相邻该第二芯片的该多个第二接垫系相互导接；
一基板，包含一第一表面及一相对于该第一表面的第二表面，其中该第一表面具有至少一凹穴及围绕于该凹穴的至少一个阶梯表面，该多个第一芯片是堆叠配置于该凹穴内；以及
多个连接点，设于该第一表面、该凹穴的底部及该阶梯表面中至少一者的表面；
其中，该多个第二芯片的一者的该第二接垫与该阶梯表面的该多个连接点是电性相连。
19.根据权利要求18的凹穴芯片封装结构，其特征在于，该些芯片的组合态样可以为存储器芯片与存储器芯片的组合、存储器芯片与控制芯片的组合、存储器芯片与特殊用途集成电路ASIC芯片的组合、存储器芯片与DSP芯片的组合；其中该存储器芯片的型态可为SRAM、DRAM、Flash、Mask ROM、EPROM或者EEPROM。
20.一种层叠封装结构，包含：
一具有权利要求18或19的凹穴芯片封装结构的第一封装元件，其中该第一封装元件另包含设于该基板的该第二表面上的多个第二焊垫及分别设于该多个第二焊垫上的多个第二金属导电料；以及
一第二封装元件；
其中，该第二封装元件是固定于该多个第二金属导电料，并和该第一封装元件电性相连。
21.根据权利要求20的层叠封装结构，其特征在于，该第二封装元件具有权利要求18或19的凹穴芯片封装结构。
22.根据权利要求20的层叠封装结构，其特征在于，该些第一封装元件与第二封装元件的组合态样可以为存储器芯片封装元件与存储器芯片封装元件的组合、存储器芯片封装元件与控制芯片封装元件的组合、存储器芯片封装元件与特殊用途集成电路ASIC芯片封装元件的组合、存储器芯片封装元件与DSP芯片封装元件的组合；其中该存储器芯片封装元件的型态可为SRAM、DRAM、Flash、Mask ROM、EPROM或者EEPROM。
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