KR100446457B1

KR100446457B1 - 강압회로

Info

Publication number: KR100446457B1
Application number: KR10-2000-0070731A
Authority: KR
Inventors: 나카가와아쓰시; 다카하시히로유키
Original assignee: 엔이씨 일렉트로닉스 가부시키가이샤
Priority date: 1999-11-25
Filing date: 2000-11-25
Publication date: 2004-09-01
Also published as: US6392394B1; KR20010051964A; JP3423957B2; JP2001156256A

Abstract

외부에서 공급되는 외부공급전압을 강하하고 강하된 전압을 내부회로에 공급하는 본 발명에 따른 강압회로에는, 외부공급전압을 소망의 전압만큼 강하하고, 강하된 전압을 내부공급전압으로서 출력하기 위한 다이오드회로, 외부공급전압이 강하될 때, 다이오드회로로부터 출력되는 내부공급전압을 풀다운하기 위한 풀다운트랜지스터, 및 풀다운트랜지스터의 동작을 제어하기 위한 제어회로가 제공된다.

Description

강압회로{Step-down circuit}

본 발명은 강압회로에 관한 것으로, 보다 상세하게는 외부에서 공급되는 외부공급전압을 강하하여, 강하된 전압을 내부회로에 공급하는 강압회로에 관한 것이다.

근년에, 반도체저장장치와 같은 반도체집적회로장치에서는, 외부에서 공급되는 외부공급전압(VEX)이 그대로 사용될 뿐 아니라, 필요로 하는 내부회로들에 각각 공급하기 위한 소정의 내부공급전압(VCC)을 생성하도록 승압되거나 강압되어, 전력소비를 감소시키고 소자들의 신뢰성을 향상시킨다.

외부공급전압(VEX)을 감소시켜 내부공급전압(강압전압, VCC)을 발생하기 위한 강압회로는 내부회로의 구성요소인 트랜지스터의 게이트내압을 초과하는 어떤 전압이 인가되는 것을 방지하도록 보호하기 위해 사용되고, 대개 소정의 기준전압을 발생하기 위한 기준전압발생회로, 기준전압과 출력전압인 내부공급전압을 비교하여 그 전압들이 서로 일치하도록 제어하기 위한 비교기, 및 내부공급전압(VCC)을 내부회로에 공급하기 위한 출력트랜지스터로 구성된다.

그러나, 근년의 반도체집적회로장치에 대해 전체 장치의 소비전류를 더 감소시키고자 하는 요구가 있었으므로, 강압회로의 소비전류도 줄이는 것이 바람직하다. 그러나, 강압회로에서 사용하는 비교기(증폭기)에서는, 대개 동작상태에서 수십 ㎂ 이상의 정상전류를 흐르게 하는 것이 필요하고, 그래서 소비전류를 줄이는 것이 어렵다.

그런 요구에 부응하기 위해, 예를 들면, 강압회로의 동작을 반도체저장장치의 대기상태 동안 정지시켜 소비전류를 줄이는 기법이 일본공개특허공보 평11-45947호에 제안되어 있다. 도 12는 이 일본공개특허공보 평11-45947호에 개시된 회로를 나타낸다.

도 12는 종래의 강압회로의 구성을 보여주는 회로도이다.

도 12에 보여진 것처럼, 일본공개특허공보 평11-45947호에 개시된 반도체저장장치는, 외부에서 공급되는 외부공급전압(VEX)을 강하하여, 강하된 전압을 내부공급전압(VCC)으로서 내부회로(1)에 공급하기 위한 강압회로(2), 및 외부전원 및 내부회로(1)의 전원공급단자 사이에 삽입되어, 다이오드를 사용하여 외부공급전압(VEX)을 강압하기 위한 다이오드회로(3)로 구성된다.

강압회로(2)의 동작/비동작은 외부로부터 공급되는 칩선택신호(CS)를 통해 제어된다. 다이오드회로(3)는, 강압회로(2)로부터 출력되는 내부공급전압(VCC)과 동일한 전압이 각 다이오드의 순방향전압에 기인한 전압강하에 의해 내부회로(1)에 공급되도록, 외부전원으로부터 내부회로(1)쪽으로 순방향으로 연결된 복수개의 다이오드들(도 12의 Dl1 및 D12)로 구성된다.

그런 구조에서, 도 12에 보여진 회로가 탑재되는 반도체저장장치가 대기상태에 있을 때, 칩선택신호(CS)는 도시되지 않은 제어장치에 의해 부정(하이레벨로 설정)되고, 강압회로(2)는 비동작상태로 설정되어 필요한 전력이 다이오드회로(3)를 통하여 내부회로(1)로 공급된다.

한편, 반도체저장장치가 통상의 동작상태에 있을 때, 칩선택신호(CS)가 표명(로우레벨로 설정)되고, 강압회로(2)는 동작상태로 설정되어 필요한 전력이 강압회로(2)를 통해 내부회로(1)로 공급된다.

전술한 바와 같이, 강압회로(2)의 동작은 대기상태 동안 정지되어지고, 필요한 전력이 다이오드들을 통해 외부전원으로부터 내부회로(1)에 공급되어, 대기상태 동안 반도체저장장치의 소비전류를 감소시킨다.

프린트기판상에 패키지된 어느 반도체집적회로(IC)에 공급되는 외부공급전압(VEX)은 동일한 프린트기판 위에 패키지된 다른 반도체IC 등을 통해 흐르는 전류에 의하여 변동된다(이하, '전원범프'라 함).

전술한 바와 같은 그런 종래의 강압회로들 중, 도 12에 나타낸 강압회로는 내부공급전압(VCC)을 대기상태 동안 다이오드들을 통해 내부회로로 공급하도록 구성되고, 그리하여, 전원범프가 외부공급전압(VEX)을 상승시키면, 전원범프에 의해 그렇게 상승된 전압은 강압전압에 더하여 내부회로에도 인가된다. 대기상태 동안 내부회로를 통한 소비전류가 대개 훨씬 적으므로, 외부공급전압(VEX)이 대기상태 동안 전원범프에 의해 상승될 때, 외부공급전압(VEX)이 그 후 강하되더라도, 내부회로에 인가되는 내부공급전압(VCC)은 전원공급선의 용량 및 부하용량에 의해 상승된 전압 그대로 많은 시간 동안 유지될 것이다. 또한, 이 때, 반도체저장장치가 대기상태에서 동작상태로 변경되도라도, 강압회로가 소정의 강압전압을 출력하는 데 어느 정도의 시간이 요구되고, 그래서, 강압전압보다 높은 전압이 그 시간동안 계속 인가될 것이다.

그러므로, 강압전압보다 높은 전압이 많은 시간 동안 인가되므로, 내부회로의 구성요소인 트랜지스터의 게이트산화물의 절연성능이 열화되어, 트랜지스터 특성들이 악화될 수도 있었다.

한편, 기준전압발생회로, 비교기 및 출력트랜지스터로 구성된 강압회로에서는, 전술한 바와 같이 비교기를 통해 수십 ㎂ 이상의 정상전류를 흐르게 하는 것이 필요하므로, 소비전류를 줄이는 것이 어렵다.

본 발명의 목적은, 내부회로내의 트랜지스터들의 특성들이 강압전압보다 높은 전압을 많은 시간동안 인가함으로 인해 열화되는 것을 방지하고, 내부회로를 통한 소비전류를 저감할 수 있는 강압회로를 제공하는 것이다.

도 1은 본 발명의 제1실시예에 따른 강압회로의 구조를 보여주는 회로도;

도 2는 도 1에 보여진 강압회로에 의해 공급되는 내부공급전압(VCC)의 변화에 대응하는 내부회로를 통한 소비전류(Icc)의 변화를 보여주는 그래프;

도 3은 도 1에 보여진 강압회로에 공급되는 외부공급전압(VEX)의 변화에 대응하는 내부공급전압(VCC)의 변화를 보여주는 그래프;

도 4는 본 발명의 제2실시예에 따른 강압회로의 구조를 보여주는 회로도;

도 5는 본 발명의 제3실시예에 따른 강압회로의 구조를 보여주는 회로도;

도 6은 본 발명의 제4실시예에 따른 강압회로의 구조를 보여주는 회로도;

도 7은 본 발명의 제5실시예에 따른 강압회로의 구조를 보여주는 회로도;

도 8은 본 발명의 제6실시예에 따른 강압회로의 구조를 보여주는 회로도;

도 9는 본 발명의 제7실시예에 따른 강압회로의 구조를 보여주는 회로도;

도 10은 도 9에 보여진 강압회로에 공급하는 기준전압을 발생하기 위한 회로의 구조적인 예를 보여주는 회로도;

도 11은 본 발명의 제8실시예에 따른 강압회로의 구조를 보여주는 회로도; 및

도 12는 종래의 강압회로의 구조를 보여주는 회로도.

※도면의 주요부분에 대한 부호의 설명

100 : 내부회로 200 : 강압회로

201 : 다이오드회로 202 : 전류미러회로

203 : 외부전원 400 : 메모리셀

500 : 주변회로 D : 다이오드

P : 트랜지스터

외부에서 공급되는 외부공급전압을 강하하고 강하된 전압을 내부회로에 공급하는 본 발명에 따른 강압회로에는, 외부공급전압을 소망의 전압만큼 강하하고 강하된 전압을 내부공급전압으로서 출력하기 위한 다이오드회로, 외부공급전압이 강하될 때, 다이오드회로로부터 출력되는 내부공급전압을 풀다운하기 위한 풀다운트랜지스터, 및 풀다운트랜지스터의 동작을 제어하기 위한 제어회로가 제공된다.

본 발명의 전술한 및 다른 목적들, 특징들 및 이점들은 첨부된 도면들과 관련하여 본 발명의 다음 상세한 설명을 참조함으로써 더 명확해질 것이다.

이하, 도면들을 참조하여 본 발명에 따른 실시예들이 설명될 것이다.

도 1은 본 발명의 제1실시예에 따른 강압회로의 구성을 보여주는 회로도이다.

도 1에서, 본 실시예에 따른 강압회로(200)는 내부공급전압(VCC)을 내부회로(100)에 공급하기 위한 다이오드회로(201); 외부공급전압(VEX)의 변동을 검출하기 위한 전류미러회로(202); 트랜지스터용량인 P채널MOSFET(이하, P채널MOSFET들은 모두 "PMOS트랜지스터" 라 함, P3); 및 외부공급전압(VEX)이 변동될 때 내부공급전압(VCC)을 풀다운하기 위한 N채널MOSFET(이하, N채널MOSFET들은 모두 "NMOS트랜지스터" 라 함, N1)으로 구성된다. 이 점에서, 커패시터는 PMOS트랜지스터(P3) 대신에 제공될 수 있다.

NMOS트랜지스터(N1)의 드레인은 내부회로(100)의 전원공급선(101)에 연결되고, 소스는 접지전위에 연결된다. NMOS트랜지스터(N1)의 게이트는 후술되는 다이오드회로의 다이오드(D1)의 양극에 연결된다.

전류미러회로(202)는 기판단자들이 외부전원(203)에 각각 연결되고 게이트들이 공통으로 연결된 PMOS트랜지스터들(P1 및 P2), 한 끝이 PMOS트랜지스터(P1)의 드레인과 NMOS트랜지스터(N1)의 게이트에 연결되고 다른 끝이 접지전위에 연결된저항기(R1), 및 한 끝이 PMOS트랜지스터(P2)의 드레인에 연결되고 다른 끝이 접지전위에 연결된 저항기(R2)로 구성된다. 이 점에 있어서, PMOS트랜지스터(P3)는 외부전원(203) 및 PMOS트랜지스터(P2)의 드레인 사이에 삽입된다. PMOS트랜지스터(P2)의 게이트 및 드레인이 공통으로 연결되고, 전류미러회로(202)는 PM0S트랜지스터(P1)를 통해 흐르는 전류가 PMOS트랜지스터(P2)를 통해 흐르는 전류와 같게 되도록 동작된다.

다이오드회로(201)는 외부전원(203) 및 전류미러회로(202) 간에 삽입된 다이오드들(D1 및 D2)을 가지며, 다이오드(D1)의 음극은 외부전원(203)에 연결되고, 양극은 전류미러회로(202)내의 PMOS트랜지스터(P1)의 소스, NMOS트랜지스터(N1)의 드레인, 및 내부회로(100)의 전원공급선(101) 각각에 연결된다. 또한, 다이오드(D2)의 음극은 외부전원(203)에 연결되고, 양극은 전류미러회로(202)내의 PMOS트랜지스터(P2)의 소스에 연결된다.

그런 구조에서, 도 2 및 도 3을 참조하여, 본 실시예에 따른 강압회로의 동작이 설명될 것이다.

도 2는 도 1에 보여진 강압회로에 의해 공급되는 내부공급전압(VCC)의 변화에 대응하는 내부회로를 통한 소비전류(Icc)의 변화를 보여주는 그래프이고, 도 3은 도 1에 보여진 강압회로에 공급되는 외부공급전압(VEX)의 변화에 대응하는 내부공급전압(VCC)의 변화를 보여주는 그래프이다. 이 점에 있어서, 도 3의 그래프는 외부공급전압(VEX)이 대기상태에서 ±1V 변동될 때 내부공급전압(VCC)의 변화의 상태를 보여준다.

내부회로(100)는 활성상태(통상의 동작상태) 및 대기상태의 두 상태들을 갖고, 도 2에 보여진 것처럼, 활성상태에서는 동작이 주로 VCC=VEX-Vf 이하에서 수행되고, 대기상태에서는 동작이 주로 VCC=VEX-Vf 이상에서 동작된다. 이 점에 있어서, 내부전원이 전술한 바와 같이 대기상태에서 전원범프의 영향을 받기 쉬우므로, 이것은 전원범프 없음 및 전원범프 있음의 두 경우들로 나뉘어 고려될 것이다.

활성상태는, 내부회로(100)가 통상의 동작상태에 있고, 전원전류가 내부회로(100)를 통해 흘러, 강압회로(200)로부터 출력되는 내부공급전압(VCC)이 강하되는 방향(도 2의 좌측)으로 전이되는 것을 의미한다. 그러나, 전력이 외부전원(203)으로부터 다이오드(D1)를 통해 공급되고, 내부공급전압(VCC)은 외부공급전압(VEX)에서 다이오드(D1)의 순방향전압(Vf)만을 강하하여 얻어진 전압으로 유지된다. 이 점에 있어서, 이 때의 내부공급전압(VCC)은 전원공급선(101)의 전선용량 및 내부회로(100) 내의 트랜지스터들의 부하용량 때문에 비교적 안정한 전압이 된다.

한편, 대기상태는 메모리셀 등이 액세스되지 않은 상태이고, 예를 들면, SRAM 등의 경우에, 정보를 저장하기 위한 유지전류만이 미량(수 ㎂)으로 흐른다. 이 상태에서, 내부회로(100)를 통해 흐르는 전원전류가 활성상태에서 보다 훨씬 적지만, 기본적으로는, VEX-Vf의 내부공급전압(VCC)은 활성상태에서와 동일한 방식으로 인가된다.

우선, 활성상태 및 대기상태(전원범프 없음)에서의 본 발명에 따른 강압회로를 통한 소비전류에 대해 설명한다.

도 1에 보여진 강압회로(200)를 통해 흐르는 전류로서, 다이오드(D1)를 통해 NMOS트랜지스터(N1)의 드레인소스를 거쳐 흐르는 전류(I1), 다이오드(D1), PMOS트랜지스터(P1)의 드레인소스 및 저항기(R1)를 통해 흐르는 전류(I2), 다이오드(D2), PMOS트랜지스터(P2)의 드레인소스 및 저항기(R2)를 통해 흐르는 전류(I3)가 있다.

이 경우, 본 실시예에서 PMOS트랜지스터(P1)의 서브문턱전압(문턱전압)이 Vt1이고 PMOS트랜지스터(P2)의 서브문턱전압이 Vt2라고 가정하면, 트랜지스터의 채널영역에 대한 불순물주입율은 변경되어 Vt1〉Vt2의 관계를 충족시키도록 설정되고, 전원범프가 없을 때는, 설정은 PMOS트랜지스터(P1)가 턴온되지 않도록 이루어진다.

PMOS트랜지스터(P1)가 턴온되지 않는다면, 전류는 흐르지 않고, 그래서 PMOS트랜지스터(P1)의 드레인(노드(B))은 0[V]가 된다. 또한, 노드(B)이 0[V]가 되면, NMOS트랜지스터(N1)는 턴온되지 않고, 그래서 전류도 흐르지 않는다

PMOS트랜지스터들(P1 및 P2)의 서브문턱전압은 전술한 바와 같이 Vt1〉Vt2의 관계를 충족시키도록 설정되어, I1=I2=0[mA]가 되고, 그래서 강압전류(200)를 통한 소비전류는 I3만이 된다.

전류(I3)는 외부공급전압(VEX)의 변동을 모니터하도록만 흐르게 되므로, 저항기(R2)는 매우 높은 저항값으로 설정될 수 있다. 저항기(R2)가, 예를 들어, 1× 10⁷(10M) [Ω]로 설정된다면, 외부공급전압(VEX)이 3.3[V]이고 Vf가 0.7[V]라고 가정하며, I3=(VEX-Vf)/R2=0.26[μA]<1[μA]가 될 것이다.

그러므로, 활성상태 및 전원범프가 없는 대기상태에서, 강압회로를 통해 흐르는 전류는 1[μA] 이하로 설정될 수 있고, 그래서 강압회로를 통한 소비전류가 대량으로 저감될 수 있다.

다음, 전원범프가 발생하는 대기상태인 본 실시예에 따른 강압회로(200)를 통한 소비전류에 대해 설명될 것이다.

도 12에 보여진 종래의 강압회로에서는, 외부공급전압(VEX)이 1[V]만큼 상승될 때, 내부공급전압(VCC)도 외부공급전압(VEX)을 따라 1[V]만큼 상승된다. 또한, 전술한 바와 같이, 그렇게 상승된 내부공급전압(VCC)은, 외부공급전압(VEX)이 강하되더라도, 여전히 상승한 채로 있다. 이 경우, 외부공급전압(VEX) 보다 높은 전압이 많은 시간동안 내부회로에 인가될 것이다.

이에 반하여, 본 실시예에 따른 강압회로(200)에서는, 외부공급전압(VEX)이 상승될 때, 내부공급전압(VCC)도 종래의 경우에서 처럼 상승되나, 외부공급전압(VEX)이 강하될 때, NMOS트랜지스터(N1)는 턴온되어 내부공급전압(VCC)을 강하시킨다. 그로 인해, VCC=VEX-Vf의 관계는 전원범프가 발생할 때 조차도 유지된다(도 3 참조). 외부공급전압(VEX)이 강하될 때 강압회로(200)의 동작들에 대해 상세히 설명한다.

초기상태에 있는 외부공급전압(VEX)의 전압이, 예를 들어, 3.3[V]로 설정될 때, PMOS트랜지스터들(P1 및 P2)의 소스전위(VCC)는 VCC=VEX(3.3[V])-Vf(0.7[V])= 2.6[V]이다.

노드(A, PMOS트랜지스터(P2)의 드레인)의 전위(Va)는, Va=VEX-Vf-Vt2=2.6[V]-Vt2이다.

이 관계들로부터, PMOS트랜지스터(P1)의 게이트-소스전압(Vgs, 노드(A)의 VCC전위(Va))은, Vgs= Vt2가 된다.

본 실시예에서, PMOS트랜지스터(P1)의 서브문턱전압(Vt1) 및 PMOS트랜지스터(P2)의 서브문턱전압(Vt2)은, PMOS트랜지스터(P1)가 턴온되는 것을 방지하기 위해 Vt1>Vt2의 관계를 충족시키도록 설정되므로, 노드(B, PMOS트랜지스터(P1)의 드레인)의 전압은 0[V]이다.

한편, 외부공급전압(VEX)이 1[V]만큼 강하될 때(3.3[V]로부터 2.3[V]로 변화될 때), 노드(A)의 전위(Va)는 PMOS트랜지스터(P3)를 구비하는 트랜지스터용량을 개재하여 2.6[V]-Vt2에서 1.6[V]-Vt2로 강하된다.

그러므로, PMOS트랜지스터(P1)의 게이트-소스전압(Vgs)은 Vgs=Vt2+1[V]로 상승되고, 그래서 PMOS트랜지스터들(P1 및 P2)의 서브문턱전압이 Vt2+1[V]>Vt1>Vt2의 관계를 충족시킨다면, PMOS트랜지스터(P1)는 턴온되고, 전류(I2)가 흘러 노드(B)의 전위(Vb)를 상승시킨다. 노드(B)의 전위(Vb)가 상승되면, NMOS트랜지스터(N1)는 턴온되고, 그래서 전류(I1)가 흘러 내부공급전압(VCC)의 강하되는 방향으로의 전이를 일으킨다.

내부공급전압(VCC)이 강하될 때, PMOS트랜지스터(P1)의 게이트-소스전압(Vgs)이 Vt2+1[V]에서 Vt2에 되돌아가고, 그래서 노드(B)의 전위가 접지전위로까지 점차 강하되어, NMOS트랜지스터(N1)를 통한 전류가 점차 감소된다. 그러므로, 노드(B)의 전위가 접지전위에 도달할 때, NMOS트랜지스터(N1)는 턴온된다. 이런 일련의 동작들은 내부공급전압(VCC)이 VCC=VEX(2.3[V])-Vf(0.7[V])=1.6[V]까지 강하되게 된다.

전술한 바와 같이, 외부공급전압(VEX)의 변동은 전류미러회로(202) 및 트랜지스터용량을 사용하여 모니터되어, 외부공급전압(VEX)이 전원범프에 의해 변동하더라도, 내부공급전압(VCC)은 그에 따라 변화된다.

그러므로, 본 실시예에 따른 강압회로(200)에서는, 강압전압보다 높은 전압이 종래의 경우에서와 같이 내부회로(100)에 인가되지만, 고전압이 많은 시간동안 인가되지 않으므로, 내부회로(100)내의 트랜지스터의 게이트산화물의 절연성능은 열화되지 않으며, 트랜지스터 특성들이 악화되는 것은 방지될 수 있다.

다음, 도면들을 참조하여, 본 발명의 제2실시예에 따른 강압회로에 대해 설명한다.

도 4는 본 발명의 제2실시예에 따른 강압회로의 구조를 보여주는 회로도이다.

도 4에 보여진 것처럼, 본 실시예에 따른 강압회로는, 트랜지스터용량인 PMOS트랜지스터(P4)가 전류미러회로내의 PMOS트랜지스터(P2)의 소스(노드(C)) 및 외부전원 간에 제공된다는 점에서 제1실시예와는 다르다. 다른 구조는 제1실시예와 동일하므로, 설명은 생략한다.

전술한 바와 같이, 트랜지스터용량은 노드(A, PMOS트랜지스터(P2)의 드레인) 및 외부전원 간 뿐 아니라, 노드(C) 및 외부전원 간에도 제공되어, 외부공급전압(VEX)의 변동은 더 정확하게 모니터될 수 있다.

그러므로, 외부공급전압(VEX)의 전원범프에 대한 내부공급전압(VCC)의 추종성(follow-up property)은 제1실시예에서 보다 더 향상될 수 있다.

다음, 도면들을 참조하여, 본 발명의 제3실시예에 따른 강압회로가 설명될 것이다.

도 5는 본 발명의 제3실시예에 따른 강압회로의 구조를 보여주는 회로도이다.

도 5에 보여진 것처럼, 본 실시예에 따른 강압회로는, 전류미러회로의 구성요소인 PMOS트랜지스터(P2)의 기판단자가 그 소스에 연결된다는 점에서 제1실시예의 강압회로와는 다르다. 다른 구조는 제1실시예와 동일하므로, 설명은 생략한다.

정상전류가 전원범프가 발생하지 않은 상태에서 PMOS트랜지스터(P1)를 통해 흐르는 것은, 강압전류에 의해 소비전류를 증가시키기 때문에 바람직하지 못하다. 그러므로, 제1실시예에서는, PMOS트랜지스터들(P1 및 P2)의 서브문턱전압이 Vt1>Vt2의 관계를 충족시키도록 설정되어, PMOS트랜지스터(P1)는 전원범프가 없을 때 턴온되지 않도록 설정되었다.

본 실시예에서는, PMOS트랜지스터(P1)가 전원범프가 없을 때 턴온되는 것을 더 확실히 방지하기 위한 대책으로서, PMOS트랜지스터(P2)의 기판단자가 소스(노드 (C))에 연결된다.

노드(C) 및 기판단자가 동일 전위에 있을 때, 기판에 대한 바이어스효과의 영향이 없어지고, 그래서 기판단자가 외부전원에 연결되어 있을 때에 비해 서브문턱전압(Vt2)이 낮게 된다. 그리하여, PMOS트랜지스터(P1)는 제1실시예에서 보다 더 확실하게 턴온되는 것이 방지된다.

다음, 도면들을 참조하여, 본 발명의 제4실시예에 따른 강압회로가 설명될 것이다.

도 6은 본 발명의 제4실시예에 따른 강압회로의 구조를 보여주는 회로도이다.

도 6에 보여진 것처럼, 본 실시예에 따른 강압회로는, 다이오드(D3)가 다이오드회로의 구성요소인 다이오드(D1)에 직렬로 연결되고, 다이오드(D4)가 다이오드(D2)에 직렬로 연결된다는 점에서 제1실시예의 강압회로와는 다르다. 다른 구성은 제1실시예와 동일하므로, 그 설명은 생략한다.

도 6에 보여진 다이오드들(D1 및 D3)의 순방향전압이 각각 Vf라고 가정될 때, 내부공급전압(VCC)은 VCC=VEX-2Vf와 같게 된다. 전술한 바와 같이 다이오드들의 수를 증가시켜 낮은 강압전압을 얻을 수 있으므로, 소망의 내부공급전압(VCC)은 외부공급전압(VEX)에 의존하지 않고 얻어질 수 있다. 이 점에 있어서, 도 6은 두 개의 다이오드들이 직렬로 연결된 구조를 보여주지만, 더 많은 다이오드들이 연결될 수 있다.

다음, 도면들을 참조하여, 본 발명의 제5실시예에 따른 강압회로에 대해 설명할 것이다.

도 7은 본 발명의 제5실시예에 따른 강압회로의 구조를 보여주는 회로도이다.

도 7에 보여진 것처럼, 본 실시예에 따른 강압회로는, 다이오드(D3)가 다이오드회로의 구성요소인 다이오드(D1)에만 직렬로 연결된다는 점에서 제1실시예의 강압회로와는 다르다. 다른 구성은 제1실시예와 동일하므로, 그 설명은 생략한다.

제3실시예에서, PMOS트랜지스터(P2)의 기판단자 및 소스가 서로 연결되어, PMOS트랜지스터(P1)는 전원범프가 없을 때 턴온되는 것이 방지되도록 설정된다.

본 실시예에서, PMOS트랜지스터(P1)는, PMOS트랜지스터(P1)의 소스에 직렬로 연결되는 다이오드들의 수만을 증가시켜 턴온되는 것이 방지되도록 설정된다.

도 7에서, PMOS트랜지스터(P1)의 소스전위(VCC)는 VCC=VEX-2Vf이다. 한편, PMOS트랜지스터(P2)의 소스(노드(C)) 전위(Vc)는 Vc= VEX-Vf이다. PMOS트랜지스터(P2)의 드레인(노드(A)) 전위(Va)는 Va=Vc-Vt2=VEX-Vf-Vt2이다.

그러므로, PMOS트랜지스터(P1)의 게이트-소스전압(Vgs)는 Vgs=VCC-Va=-Vf+Vt2이고, PMOS트랜지스터(P1)는 Vt1>Vt2>Vgs(-Vf+Vt2)의 관계로부터 턴온되는 것이 더 확실히 방지되도록 설정될 수 있다.

이 점에 있어서, 도 7은, 두 개의 다이오드들이 PMOS트랜지스터(P1)의 소스에 직렬로 연결되고, 한 개의 다이오드가 PMOS트랜지스터(P2)의 소스에 연결되지만, PMOS트랜지스터(P1)에 직렬로 연결되는 다이오드들의 수가 PMOS트랜지스터(P2)에 직렬로 연결되는 다이오드들의 수 보다 많은 한, 어떤 수의 다이오드들이라도 사용될 수 있다. 구조는 다이오드들이 PMOS트랜지스터(P1)에만 연결되고, PMOS트랜지스터(P2)에는 연결되지 않도록 배치될 수도 있다.

다음, 도면들을 참조하여, 본 발명의 제6실시예에 따른 강압회로가 설명될 것이다.

도 8은 본 발명의 제6실시예에 따른 강압회로의 구조를 보여주는 회로도이다.

도 8에 보여진 것처럼, 본 실시예에 따른 강압회로는, 다이오드연결된(드레인 및 게이트가 서로 연결됨) NMOS트랜지스터들(N2 및 N3)이 다이오드회로의 구성요소들인 다이오드들(D1 및 D2)을 대신하여 제공된다는 점에서 제1실시예와는 다르다. 다른 구조는 제1실시예와 동일하므로, 그 설명은 생략한다.

그런 구조도, NMOS트랜지스터들(N2 및 N3)이 다이오드로서 각각 동작하기 때문에 제1실시예와 동일한 효과를 얻을 수 있다.

다음, 도면들을 참조하여, 본 발명의 제7실시예에 따른 강압회로가 설명될 것이다.

도 9는 본 발명의 제7실시예에 따른 강압회로의 구조를 보여주는 회로도이다.

제4실시예에서, 구조는 복수개의 다이오드들이 낮은 강압전압을 얻기 위해 직렬로 연결되도록 배치된다. 그러나, 다이오드들의 수가 증가될 때, 주위온도의 변화에 대응하는 순방향전압(Vf)의 변화량(온도의존성)이 다이오드들의 수에 비례하여 커진다. 즉, 복수개의 다이오드들이 직렬로 연결되어 강압전압을 외부공급전압으로부터 얻는 구조에서는, 주위온도의 변화에 대해 안정한 강압전압을 얻는 것이 어렵다.

도 9에 보여진 것처럼, 본 실시예에 따른 강압회로는, NMOS트랜지스터들(N2 및 N3)이 다이오드회로의 구성요소들인 다이오드들(D1 및 D2)을 대신하여 각각 제공되고, NMOS트랜지스터들(N2 및 N3)의 소스드레인전압을 일정하게 제어하기 위한 보상회로(300)가 제공되도록 구성된다.

보상회로(300)는, 외부전원 및 접지전위 간에 삽입되는 직렬로 연결된 복수개의 저항기들(도 9의 저항기들 R3, R4, R5), NMOS트랜지스터(N4), 및 트랜지스터용량인 PMOS트랜지스터(P5)에 의해 구성된다. 이 점에 있어서, PMOS트랜지스터(P5)는 저항기들(R3 및 R4)의 노드 및 외부전원간에 삽입되어, 외부공급전압(VEX)의 변화에 따라 NMOS트랜지스터들(N2 및 N3)의 게이트전압을 제어하도록 사용된다. 또한, 소정의 기준전압(VREF)이 NMOS트랜지스터(N4)의 게이트에 인가된다. 다른 구조는 제1실시예에서와 동일하므로, 그 설명은 생략한다.

그런 구조에서, 저항기(R3) 및 NMOS트랜지스터(N4) 간의 저항비에 의해 결정되는 전압(Vd)은 NMOS트랜지스터(N2, N3)의 게이트(노드 D)에 인가된다. NMOS트랜지스터(N4)의 온저항(on-resistance)은 기준전압(VREF)에 의해 제어되고, 기준전압(VREF)의 안정한 공급은, 예를 들면, 도 10에 보여진 밴드갭기준회로로 이루어지는 기준전압발생회로에 의해 보장된다.

이 경우, 전술한 목적은, 기준전압(VREF)의 온도의존성이 NMOS트랜지스터들(N2 및 N3)의 온도의존성을 상쇄하도록 설정된다면 얻어질 것이다. 즉, 기준전압(VREF)을 사용하는 목적은 NMOS트랜지스터(N4)의 온저항을 소망의 값으로 설정하고, NMOS트랜지스터들(N2 및 N3)의 온도의존성을 상쇄하도록 하는 것이다.

NMOS트랜지스터(N2)의 서브문턱전압이 Vtn이고, 저항기(R3)의 전압강하가 Vr3라고 가정하면, 내부공급전압(VCC)은 VCC=VEX-Vr3-Vtn과 같게 된다.

이 때, 내부공급전압(VCC)의 미세한 조절은 저항기(R3)의 전압강하(Vr3)의 값을 조절함으로써 수행될 수 있고, 도 9에 보여진 것처럼, 복수개의 저항기들(R4 및 R5)이 저항기(R3)에 미리 직렬로 연결되고, 저항기들(R4 및 R5)과 병렬로 연결된 퓨즈들이 차단되거나 차단되지 않게 되어, 설정이 쉽게 될 수 있다.

다음, 도면들을 참조하여, 본 발명의 제8실시예에 따른 강압회로가 설명될 것이다.

도 11은 본 발명의 제8실시예에 따른 강압회로의 구조를 보여주는 회로도이다.

본 실시예에서, 구조는, 도 11에 보여진 것처럼, 정보를 반도체저장장치에 저장하기 위한 메모리셀(400) 및 정보를 제어하기 위한 주변회로(500)에 내부공급전압을 공급하기 위한 강압회로들(200a 및 200b)이 각각 제공되도록 배열된다.

강압회로(200a 또는 200b)의 구조는 전술한 제1실시예 내지 제7실시예에 보여진 실시예와 동일하므로, 그 설명은 생략한다.

메모리셀(400) 및 주변회로(500)에는 전술한 바와 같이 전용 강압회로들(200a 및 200b)이 각각 제공되어, 주변회로(500)를 통해 흐르는 전류에 의한 메모리셀(400)의 영향이 최소로 억제될 수 있다.

이 점에 있어서, 전술한 제1실시예 내지 제7실시예에서는, 전류미러회로가 PMOS트랜지스터로 구성되는 회로의 예가 보여지지만, 저항기들이 외부전원측에 제공되고 트랜지스터들이 접지전위측에 제공되는 구조에서는, NMOS트랜지스터에 의해구성하는 것도 가능하다.

또한, 전술한 제1실시예 내지 제7실시예에서는, 양의 내부공급전압(VCC)이 양의 외부공급전압을 사용하여 내부회로에 공급되는 회로의 예를 보여주지만, 외부전원이 접지전위로 변경되고 접지전위가 음의 외부전원으로 변경되면, 음의 내부공급전압이 내부회로에 공급되도록 구조를 조정할 수도 있다.

본 발명은 특정 실시예들을 참조하여 설명되었지만, 이 설명은 한정하는 의미로 해석되게 의도하는 것은 아니다. 개시된 실시예들의 다양한 변형들은 본 발명의 상세한 설명의 참조시에 당해기술의 숙련자들에게 명백해질 것이다. 그러므로, 첨부된 청구항들이 발명의 진정한 범주내에 속하므로 어느 변형들 또는 실시예들을 포함하도록 의도되었다.

전술한 바와 같이 구성되므로, 본 발명에 따른 강압회로는 다음 효과들을 나타낼 수 있다.

강압회로에는, 외부공급전압을 소망의 전압만큼 강하하여 강하된 전압을 내부공급전압으로서 출력하기 위한 다이오드회로; 외부공급전압이 강하될 때 다이오드회로로부터 출력되는 내부공급전압을 풀다운하기 위한 풀다운트랜지스터; 및 풀다운트랜지스터의 동작을 제어하기 위한 제어회로가 제공되어, 외부공급전압이 강하될 때, 내부공급전압도 그에 따라 강하된다. 그러므로, 강압전압 보다 높은 전압이 종래의 강압회로와는 달리 많은 시간동안 내부회로에 인가되지 않을 것이다.

그래서, 내부회로의 트랜지스터의 게이트산화물의 절연성능이 열화되지는 않지만, 트랜지스터 특성들이 악화되는 것이 방지될 것이다.

제어회로는 전류미러회로, 및 제2트랜지스터의 드레인 및 외부전원 간에 삽입되는 커패시터로 구성된다. 전류미러회로는, 내부공급전압이 인가되는 제1트랜지스터; 게이트가 제1트랜지스터에 공통으로 연결되고, 드레인이 게이트에 연결되는 제2트랜지스터; 제1트랜지스터에 직렬로 연결되는 제1저항기; 및 제2트랜지스터에 직렬로 연결되는 제2저항기를 갖는다. 제1트랜지스터의 서브문턱전압이 Vt1이고, 제2트랜지스터의 서브문턱전압이 Vt2라고 가정하면, Vt1>Vt2의 관계는 충족되게 되고; 외부공급전압이 제1트랜지스터의 기판단자에 인가되고, 제2트랜지스터의 기판단자가 제2트랜지스터의 소스에 연결되고; 또는 다이오드회로에는, 외부전원으로부터 제어회로의 순방향으로 제1트랜지스터 및 제2트랜지스터에 직렬로 각각 연결되는 다이오드들이 제공되고, 그런 방식으로 제1트랜지스터에 직렬로 연결되는 다이오드들의 수가 제2트랜지스터에 직렬로 연결되는 다이오드들의 수 보다 많아서, 내부회로가 활성상태 및 대기(전원범프가 없음)상태에 있을 때 강압회로를 통해 흐르는 전류를 감소시킬 수 있고, 그리하여 강압회로를 통한 소비전류가 저감될 수 있다.

Claims

외부에서 공급되는 외부공급전압을 강하하고 강하된 전압을 내부회로에 공급하는 강압회로에 있어서,

상기 외부공급전압을 소망의 전압만큼 강하하고, 강하된 전압을 내부공급전압으로서 출력하기 위한 다이오드회로;

전원펌프에 의해 상기 외부공급전압이 상승하였다가 강하될 때, 상기 다이오드회로로부터 출력되는 상기 내부공급전압을 풀다운하기 위한 풀다운트랜지스터; 및

전원펌프에 의해 상기외부공급전압이 상승하였다가 강하될 때, 상기 풀다운트랜지스터가 턴온되도록 제어하기 위한 제어회로를 포함하는 강압회로.
제1항에 있어서, 상기 다이오드회로는 상기 외부공급전압으로부터 상기 제어회로쪽으로 순방향으로 연결된 적어도 하나의 다이오드를 포함하는 강압회로.
제1항에 있어서, 상기 다이오드회로는 상기 외부공급전압으로부터 상기 제어회로쪽으로 순방향으로 다이오드연결된 적어도 하나의 트랜지스터를 포함하는 강압회로.
제1항에 있어서, 상기 다이오드회로는 상기 외부전원 및 상기 제어회로 간에 삽입되는 강압트랜지스터들을 가지며, 상기 강압회로는 상기 강압트랜지스터의 소스드레인전압을 소망의 값으로 제어하기 위한 보상회로를 갖는 강압회로.
제4항에 있어서, 상기 보상회로는, 상기 외부전원 및 접지전위 간에 직렬로 삽입되며, 그 게이트들에 소정의 기준전압이 상기 강압트랜지스터들의 온도의존성을 상쇄할 정도의 온저항을 제공하도록 인가되는 보상트랜지스터들;

상기 보상트랜지스터들에 직렬로 연결되는 적어도 하나의 저항기; 및

상기 저항기 및 상기 보상트랜지스터들 간의 연결부분들과 상기 외부전원 간에 삽입되는 커패시터를 포함하는 강압회로.
제5항에 있어서, 상기 커패시터는 트랜지스터용량으로 구성되는 강압회로.
제1항에 있어서, 상기 제어회로는, 상기 내부공급전압이 인가되는 제1트랜지스터, 게이트가 상기 제1트랜지스터에 공통으로 연결되고 드레인이 상기 게이트에 연결되는 제2트랜지스터, 상기 제1트랜지스터에 직렬로 연결되는 제1저항기, 및 상기 제2트랜지스터에 직렬로 연결되는 제2저항기를 가지는 전류미러회로; 및

상기 제2트랜지스터의 드레인 및 상기 외부전원 간에 삽입되는 커패시터를 포함하는 강압회로.
제7항에 있어서, 상기 커패시터는 트랜지스터용량으로 구성되는 강압회로.
제7항에 있어서, 상기 제1트랜지스터의 서브문턱전압이 상기 제2트랜지스터의 서브문턱전압 보다 높은 강압회로.
제7항에 있어서, 상기 제2트랜지스터의 소스 및 상기 외부전원 간에 삽입되는 제2커패시터를 더 포함하는 강압회로.
제10항에 있어서, 상기 제2커패시터는 트랜지스터용량으로 구성되는 강압회로.
제7항에 있어서, 상기 외부공급전압은 상기 제1트랜지스터 및 상기 제2트랜지스터의 기판단자들 각각에 인가되는 강압회로.
제7항에 있어서, 상기 외부공급전압은 상기 제1트랜지스터의 기판단자에 인가되고, 상기 제2트랜지스터의 기판단자는 상기 제2트랜지스터의 소스에 연결되는 강압회로.
제7항에 있어서, 상기 다이오드회로는, 상기 외부전원으로부터 상기 제어회로쪽으로 순방향으로 상기 제1트랜지스터 및 상기 제2트랜지스터에 직렬로 연결되는 다이오드들, 또는 적어도 상기 제1트랜지스터에 직렬로 연결되는 다이오드들의 수가 상기 제2트랜지스터에 직렬로 연결되는 다이오드들의 수보다 많게 되는 방식으로 상기 제1트랜지스터에 직렬로 연결되는 다이오드들을 가지는 강압회로.