JP5504507B2 - 集積回路装置 - Google Patents

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Description

本発明は、集積回路装置に関し、詳しくは、第１の電圧で動作する第１の集積回路を有する第１の集積回路チップを含む集積回路チップを複数積層してなる積層体を備える集積回路装置に関する。
従来、この種の集積回路装置としては、フラッシュメモリを有するフラッシュメモリチップが複数積層されたものが提案されている（例えば、非特許文献１参照）。この装置では、フラッシュメモリチップを複数積層することにより、装置の小型化を図ることができるとしている。
田中啓安他２名，「ＮＡＮＤ型フラッシュメモリ」，東芝レビュー，２００８年，Vol.63 ，No.2，ｐ．２８−３１
フラッシュメモリでは記憶を書き込むための書き込み電圧が記憶を読み出すための読み出し電圧より高いため、上述した集積回路装置では、電源電圧を書き込み電圧に昇圧してフラッシュメモリチップに供給する昇圧供給回路が必要とされる。こうした昇圧供給回路は、互いに電源電圧が異なるロジック回路とアナログ回路とが混載されたアナログ−デジタル混載チップなどの集積回路チップが複数積層されてなるものでも必要とされ、一般に、集積回路チップに形成されるが、昇圧供給回路を集積回路チップに形成すると集積回路チップの面積が大きくなり、装置全体の小型化が図れなくなってしまう。
本発明の集積回路装置は、装置全体の小型化を図ることを主目的とする。
本発明の集積回路装置は、上述の主目的を達成するために以下の手段を採った。
本発明の集積回路装置は、
第１の電圧で動作する第１の集積回路を有する第１の集積回路チップを含む集積回路チップを複数積層してなる積層体を備える集積回路装置であって、
電源側から供給される所定電圧を前記第１の電圧に昇圧して前記積層体を構成する前記第１の集積回路チップの前記第１の集積回路に供給する昇圧供給回路を有するインターポーザが前記積層体の一方の端面に配置されている
ことを要旨とする。
この本発明の集積回路装置では、電源側から供給される所定電圧を第１の電圧に昇圧して積層体を構成する第１の集積回路チップの第１の集積回路に供給する昇圧供給回路を有するインターポーザが積層体の一方の端面に配置されている。この結果、昇圧供給回路を第１の集積回路チップに搭載したものに比して、装置全体の小型化を図ることができる。
こうした本発明の集積回路装置において、前記昇圧供給回路は、前記所定電圧が供給される入力端子と前記第１の電圧を供給する出力端子との間に直列に接続されたインダクタと、前記インダクタと前記出力端子との間に直列に接続され電流を前記入力端子から前記出力端子に向かう方向へ整流する整流素子と、前記インダクタと前記整流素子との間で前記インダクタからみて前記出力端子に並列に接続されたスイッチング素子と、前記整流素子と前記出力端子との間で前記整流素子からみて前記出力端子に並列に接続されたキャパシタと、前記整流素子と前記出力端子との間で前記整流素子からみて前記出力端子に並列に接続された抵抗と、を有するブーストコンバータと、前記スイッチング素子をスイッチング制御するスイッチング制御回路と、を備える回路であるものとすることもできる。こうすれば、昇圧供給回路としてブーストコンバータを備えるものを用いたときでも、装置の小型化を図ることができる。
また、昇圧供給回路がブーストコンバータとスイッチング制御回路を備える態様の本発明の集積回路装置において、前記スイッチング制御回路は、前記出力端子の電圧が高くなるほど高くなる傾向に調整した周波数で前記スイッチング素子がスイッチングするよう前記スイッチング素子を制御する回路であるものとすることもできる。こうすれば、出力端子の電圧が高くなるほどより緩慢に電圧を昇圧するから、より適正に電源側から供給される所定電圧を第１の電圧に昇圧することができる。前記スイッチング制御回路は、前記出力端子の電圧が前記第１の電圧になるよう調整した周波数で前記スイッチング素子がスイッチングするよう前記スイッチング素子を制御する回路であるものとすることもできる。この場合、前記スイッチング制御回路は、前記出力端子の電圧が前記所定電圧から該所定電圧より高く前記第１の電圧より低い第１の制御用電圧に至るまでは第１の周波数で前記スイッチング素子がスイッチングするよう前記スイッチング素子を制御し、前記出力端子の電圧が前記第１の制御用電圧に至ってから前記第１の制御用電圧より高く前記第１の電圧より低い第２の制御用電圧に至るまでは前記第１の周波数より高い第２の周波数で前記スイッチング素子がスイッチングするよう前記スイッチング素子を制御し、前記出力端子の電圧が前記第２の制御用電圧に至ってから前記第１の電圧に至るまでは前記第２の周波数より高い第３の周波数で前記スイッチング素子がスイッチングするよう前記スイッチング素子を制御し、前記出力端子の電圧が前記第１の電圧に至ってからは前記スイッチング素子のスイッチングを停止する。前記出力端子の電圧が前記第１の電圧に至ってから前記第２の制御電圧まで低下したときには前記第１の電圧に至るまで前記第３の周波数で前記スイッチング素子がスイッチングするよう前記スイッチング素子を制御する回路であるものとすることもできる。出力端子の電圧が所定電圧から第１の制御用電圧に至るまでは第１の周波数で前記スイッチング素子をスイッチングさせ、出力端子の電圧が第１の制御用電圧に至ってから第２の周波数でスイッチング素子をスイッチングさせ、出力端子の電圧が第２の制御用電圧に至ってから第１の電圧に至るまでは第３の周波数でスイッチング素子をスイッチングさせるから、出力端子の電圧を第１の制御用電圧に至るまでは比較的迅速に昇圧し、第２の制御用電圧に至るまでは第１の制御用電圧に至るまでに比して緩慢に昇圧し、第１の電圧に至るまでは第２の制御用電圧に至るまでに比して緩慢に昇圧する。こうすれば、より適正に電源側から供給される所定電圧を第１の電圧に昇圧することができる。また、出力端子の電圧が第１の電圧に至ってから第２の制御電圧まで低下したときには第１の電圧に至るまで第３の周波数でスイッチング素子がスイッチングさせるから、出力端子の電圧が第１の電圧から低下したときでも迅速に第１の電圧に戻すことができる。
さらに、本発明の集積回路装置において、前記昇圧供給回路は、前記所定電圧が供給される入力端子と前記第１の電圧を供給する出力端子との間に直列に接続されたインダクタと、前記インダクタと前記出力端子との間に直列に接続され電流を前記入力端子から前記出力端子に向かう方向へ整流する整流素子と、前記インダクタと前記整流素子との間で前記インダクタからみて前記出力端子に並列に接続されたスイッチング素子と、を有するブーストコンバータと、パルス信号を用いて前記スイッチング素子をスイッチング制御するスイッチング制御回路と、を備える回路であるものとすることもできる。こうすれば、昇圧供給回路としてブーストコンバータを備えるものを用いたときでも、装置の小型化を図ることができる。
昇圧供給回路がブーストコンバータとパルス信号を用いてスイッチング素子をスイッチング制御するスイッチング制御回路とを備える態様の本発明の集積回路装置おいて、前記スイッチング制御回路は、前記出力端子の電圧として出力電圧を検出する電圧検出部と、前記スイッチング素子に前記パルス信号を１周期分印加したときの前記出力電圧の変化量を検出する電圧変化量検出部と、前記パルス信号の周波数およびデューティ比と前記検出された出力電圧と前記検出された出力電圧の変化量とを用いて前記出力端子に接続されている負荷容量を推定し、前記出力電圧が前記第１の電圧になり且つ前記推定した負荷容量に対して前記ブーストコンバータを効率よく駆動するよう調整した周波数およびデューティ比のパルス信号を用いて前記スイッチング素子をスイッチング制御するスイッチング制御部と、を有する回路であるものとすることもできる。こうすれば、出力端子に接続された負荷容量が変動することによりブーストコンバータにおける消費電力の増加を抑制することができる。この場合において、前記スイッチング制御回路は、前記推定された負荷容量として推定負荷容量と前記検出された出力電圧と前記パルス信号の周波数およびデューティ比とを記憶する第１記憶部と、前記負荷容量と前記出力電圧とに対して前記出力電圧が前記第１の電圧になるまでに前記ブーストコンバータで消費されるエネルギーが比較的低くなる前記パルス信号の周波数およびデューティ比の関係として予め設定された所定関係を記憶する第２記憶部と、を有し、前記スイッチング制御部は、前記検出された出力電圧が前記第１の電圧に至るまでは前記出力端子に前記第１記憶部に記憶されている推定負荷容量の負荷が接続されている状態で前記第１記憶部に記憶されている周波数およびデューティ比のパルス信号を用いて前記スイッチング素子をスイッチング制御したときの前記出力端子の電圧の変化量を推定し前記検出された電圧変化量と前記推定された出力端子の電圧の変化量との差分が所定値未満であるときに前記第１記憶部に記憶されている周波数およびデューティ比のパルス信号を用いて前記スイッチング素子をスイッチング制御すると共に前記検出された出力電圧を第１記憶部に記憶させると共に前記検出された電圧変化量と前記推定された出力端子の電圧の変化量との差分が所定値以上であるときには前記検出された電圧変化量を用いて前記負荷容量を推定し該推定した負荷容量と前記第２記憶部に記憶されている所定関係とを用いて前記ブーストコンバータを効率よく駆動する前記パルス信号の周波数およびデューティ比を設定して該設定した周波数およびデューティ比のパルス信号を用いて前記スイッチング素子をスイッチング制御すると共に前記推定した負荷容量と前記パルス信号の周波数およびデューティ比と前記検出された出力電圧を前記第１記憶部に記憶させ、前記出力端子の電圧が前記第１の電圧に至ってからは前記スイッチング素子のスイッチングを停止する回路であるものとすることもできる。
昇圧供給回路がブーストコンバータとパルス信号を用いてスイッチング素子をスイッチング制御するスイッチング制御回路とを備える態様の本発明の集積回路装置おいて、前記入力端子の電圧を検出する電圧検出回路を備え、前記スイッチング制御回路は、前記検出された入力端子の電圧に対して前記ブーストコンバータにおける消費電力が比較的低くなるよう調整した周波数およびデューティ比のパルス信号を用いて前記スイッチング素子をスイッチング制御する回路であるものとすることもできる。こうすれば、入力端子の電圧が変動に拘わらず効率よく昇圧することができる。
さらに、昇圧供給回路がブーストコンバータとスイッチング制御回路を備える態様の本発明の集積回路装置において前記スイッチング素子は、ドレインが前記インダクタに接続されると共にソースが接地されてなるエンハンスメント型のｎ型金属酸化物半導体トランジスタであるものとしたり、前記スイッチング素子は、ドレインがインダクタに接続されたデプレッション型のｎ型金属酸化物半導体トランジスタと、ドレインが前記デプレッション型のｎ型金属酸化物半導体トランジスタのソースに接続されると共にソースが接地されてなるエンハンスメント型のｎ型金属酸化物半導体トランジスタと、を有する素子であるものとすることもできる。そして、昇圧供給回路がブーストコンバータとスイッチング制御回路を備える態様の本発明の集積回路装置において、前記整流素子は、ゲートおよびソースが前記インダクタに接続されると共にドレインが前記キャパシタに接続されてなるエンハンスメント型のｎ型金属酸化物半導体トランジスタであるものとすることもできる。
そして、本発明の集積回路装置において、前記第１の集積回路は、フラッシュメモリであるものとすることもできる。こうすれば、第１の集積回路がフラッシュメモリであるときでも装置全体の小型化を図ることができる。
また、本発明の集積回路装置において、前記第１の集積回路は、前記第１の電圧および前記第１の電圧と異なる第２の電圧で動作する回路であり、前記インターポーザは、前記所定電圧を前記第２の電圧に昇圧して前記積層体を構成する前記第１の集積回路チップの前記第１の集積回路に供給する第２昇圧供給回路を有するものとすることもできる。こうすれば、第１の集積回路が第１の電圧と異なる第２の電圧で動作する回路であるときでも、装置全体の小型化を図ることができる。
さらに、本発明の集積回路装置において、前記積層体は、前記第１の電圧と異なる第２の電圧で動作する第２の集積回路を有する第２の集積回路チップを含み、前記インターポーザは、前記所定電圧を前記第２の電圧に昇圧して前記積層体を構成する前記第２の集積回路チップの前記第２の集積回路に供給する第２昇圧供給回路を有するものとすることもできる。こうすれば、積層体が第１の電圧と異なる第２の電圧で動作する第２の集積回路を有する第２の集積回路チップを含む場合でも装置全体の小型化を図ることができる。
本発明の一実施例としてコンピュータの内部記憶装置として用いられるＳＳに搭載された集積回路装置１０の構成の概略を示す構成図である。 インターポーザ３０に搭載された昇圧回路４０の構成の概略を示す回路図である。 オシレータＤＣＯの構成の概略を示す回路図である。 オシレータＤＣＯから出力されるクロック信号ＣＬＫの時間変化の一例を示す説明図である。 昇圧回路４０から出力される電圧Ｖ２およびスイッチング制御回路４４から出力されるクロック信号ＣＬＫの時間変化の一例を示す説明図である。 昇圧回路１４０の構成の概略を示す回路図である。 入力電圧Ｖｉｎを一定としたときの出力端子Ｖｏｕｔに接続される負荷容量Ｃｌとオン時間Ｔｏｎと消費エネルギーＥｂｏとの関係を示す説明図である。 入力電圧Ｖｉｎを一定としたときの負荷容量Ｃｌとオフ時間Ｔｏｆｆと消費エネルギーＥｂｏとの関係を示す説明図である。 負荷容量Ｃｌを一定としたときの入力電圧Ｖｉｎとオン時間Ｔｏｎと消費エネルギーＥｂｏとの関係を示す説明図であり、 負荷容量Ｃｌを一定としたときの入力電圧Ｖｉｎとオフ時間Ｔｏｆｆと消費エネルギーＥｂｏとの関係を示す説明図である。 入力電圧Ｖｉｎが一定（例えば、１．８Ｖ）の場合における負荷容量Ｃｌと消費エネルギーＥｂｏが最小値Ｅｍｉｎとなるオン時間Ｔｏｎ，オフ時間Ｔｏｆｆとの関係の一例を示す説明図である。 負荷容量Ｃｌが一定（例えば、１００ｐＦ）における入力電圧Ｖｉｎと消費エネルギーＥｂｏが最小値Ｅｍｉｎとなるオン時間Ｔｏｎ，オフ時間Ｔｏｆｆとの一例を示す説明図である。 オシレータＤＣＯ１の構成の概略を示す回路図である。 参照電圧Ｖｒｅｆとキャパシタ電圧Ｖｃａｐ１（実線），Ｖｃａｐ２（破線）とクロック信号ＣＬＫの電圧との時間変化の一例を示す説明図である。 負荷容量Ｃｌが１００ｐＦ，８００ｐＦであるときの昇圧が開始されてから１回目の昇圧，２回目の昇圧が終了するまでの出力電圧Ｖｏｕｔおよびクロック信号ＣＬＫの時間変化の一例を示す説明図である。 出力端子Ｖｏｕｔの負荷を負荷容量Ｃｌが１００ｐＦ，８００ｐＦであるときの昇圧を開始してから３マイクロ秒間の出力電圧Ｖｏｕｔおよびスイッチング制御回路１４４から出力されるクロック信号ＣＬＫの時間変化の一例を示す説明図である。 変形例のブーストコンバータの構成の概略を示す回路図である。
次に、本発明を実施するための最良の形態を実施例を用いて説明する。
図１は、本発明の第１実施例としてコンピュータの内部記憶装置としてＳＳＤ（Solid State Disk）に用いられる集積回路装置１０の構成の概略を示す構成図である。集積回路装置１０は、ＤＲＡＭ（Dynamic Random Access Memory）が形成されたシリコンチップとしてのＤＲＡＭチップ２０とＮＡＮＤ型フラッシュメモリが形成されたシリコンチップとしてのフラッシュメモリチップ２２とを複数積層してなる積層体２４と、積層体２４の上面に配置されたインターポーザ３０とを備える。集積回路装置１０には、図示しない外部の電源から電源電圧として電圧Ｖ１（例えば、１．８Ｖ）が供給されており、実施例では、ＤＲＡＭチップ２０は電圧Ｖ１で動作するものとし、ＮＡＮＤ型フラッシュメモリは書き込み電圧が電圧Ｖ１で読み出し電圧が電圧Ｖ２（例えば、２０Ｖ）であるものとした。なお、ＤＲＡＭチップ２０やフラッシュメモリチップ２２にはチップの表面から裏面へ貫通する図示しない貫通穴が形成されており、ＤＲＡＭチップ２０やフラッシュメモリチップ２２間は、貫通穴を導電性の比較的高い金属材料（例えば、銅など）で埋め込んで形成した接続配線で電気的に接続されている。
インターポーザ３０には、電源から供給された電圧Ｖ１を電圧Ｖ２に昇圧してフラッシュメモリチップ２２のフラッシュメモリに供給する昇圧回路４０やＤＲＡＭやフラッシュメモリを制御するためのメモリコントローラ４２，図示しない昇圧回路４０やメモリコントローラ４２からの接続配線などが搭載されている。図２は、インターポーザ３０に搭載された昇圧回路４０の構成の概略を示す回路図である。昇圧回路４０は、入力端子Ｖｉｎに供給された電圧Ｖ１を昇圧して出力端子Ｖｏｕｔからフラッシュメモリに出力するブーストコンバータ４２と、ブーストコンバータ４２を制御するスイッチング制御回路４４とを備える。ブーストコンバータ４２は、電圧Ｖ１が供給される入力端子Ｖｉｎと電圧Ｖ２を出力する出力端子Ｖｏｕｔとの間に直列に接続されたインダクタＬと、ゲートとソースとが互いに接続されておりソースがインダクタＬに接続されると共にドレインが出力端子Ｖｏｕｔに接続されたエンハンスメント型のＮＭＯＳ（N-channel Metal Oxide Semiconductor)トランジスタＮ１（以下、トランジスタＮ１という）と、インダクタＬとトランジスタＮ１との間でインダクタＬからみて出力端子Ｖｏｕｔに並列に接続されたデプレッション型のＮＭＯＳトランジスタＮ２（以下、トランジスタＮ２という）と、トランジスタＮ１と出力端子Ｖｏｕｔとの間でトランジスタＮ２からみて出力端子に並列に接続されたキャパシタＣＬ，抵抗ＲＬとを備える。トランジスタＮ２は、スイッチング制御回路４４からのクロック信号ＣＬＫによりスイッチングが制御されている。
スイッチング制御回路４４は、クロック信号ＣＬＫを出力するオシレータＤＣＯと、オシレータＤＣＯからのクロック信号ＣＬＫを適正なタイミングでブーストコンバータ４０のトランジスタＮ２のゲートに入力するアウトプットバッファＯＢと、出力端子Ｖｏｕｔの電圧Ｖｏｕｔと閾値Ｖｔｈ＿Ｌ，Ｖｔｈ＿Ｍ，Ｖｔｈ＿Ｈ（例えば、それぞれ１５Ｖ，１８Ｖ，２０Ｖなど）とを比較するコンパレータＣＭＰ１〜ＣＭＰ３と、コンパレータＣＭＰ１〜ＣＭＰ３から入力される比較結果に応じてオシレータＤＣＯから出力するクロック信号ＣＬＫの周波数モードＦＭやオシレータＤＣＯの動作を休止するためのスタンバイ信号ＳＴＢを出力する制御ロジック回路４６と、周波数モードＦＭに対応するオシレータＤＣＯのスイッチＳＷ１〜ＳＷ５それぞれのオンオフの情報を記憶しているレジスタＲＥＧと、入力された周波数モードＦＭに対応するオシレータＤＣＯの各スイッチの情報を読み出して後述するオシレータＤＣＯの第２回路Ｍ２，第３回路Ｍ３の各スイッチを切り替えるセレクタＳＬと、から構成されている。続いて、オシレータＤＣＯの構成および動作について説明するが、図２を用いた説明を一旦中断して、図３，図４を用いて説明する。
図３は、オシレータＤＣＯの構成の概略を示す回路図であり、図４は、オシレータＤＣＯから出力されるクロック信号ＣＬＫの時間変化の一例を示す説明図である。オシレータＤＣＯは、図３に示すように、定電流回路として構成された第１回路Ｍ１と、第１回路Ｍ１とカレントミラーを構成する第２回路Ｍ２，第３回路Ｍ３と、第１回路Ｍ２，Ｍ３の出力からクロック信号ＣＬＫを生成して出力するクロック信号出力回路ＣＫＯと、から構成されている。第１回路Ｍ１は、抵抗Ｒと、抵抗Ｒを介してドレインに電源電圧Ｖｄｄ（ここでは、電圧Ｖ１）が供給されると共にゲートとドレインとが接続されソースが接地されたＮＭＯＳトランジスタＮＭ１とから構成されている。第２回路Ｍ２，Ｍ３は、互いに同一の構成をしており、ソースに電源電圧Ｖｄｄが供給されるＰＭＯＳ（P-channel Metal Oxide Semiconductor)トランジスタＰＭ１と、ゲート，ドレインがそれぞれトランジスタＰＭ１のゲート，ドレインに接続されたＮＭＯＳトランジスタＮＭ２と、ゲートがトランジスタＮＭ１のゲートに接続されると共にドレインがトランジスタＮＭ２のドレインに接続されたＮＭＯＳトランジスタＮＭ３とから構成されている。第２回路Ｍ２，Ｍ３のトランジスタＰＭ１のドレインと接地との間にスイッチＳＷ１〜ＳＷ５を介してキャパシタＣ１〜Ｃ５が互いに並列接続されている。クロック信号出力回路ＣＫＯは、第１回路Ｍ１のトランジスタＮＭ１のドレインと接地との間の電圧である参照電圧Ｖｒｅｆと第２回路Ｍ２のトランジスタＰＭ１のドレインと接地との間の電圧，即ち，キャパシタＣ１〜Ｃ５の電極間電圧であるキャパシタ電圧Ｖｃａｐ１とを比較して比較結果を出力するコンパレータＣＭＰ１１と、参照電圧Ｖｒｅｆと第３回路Ｍ３のトランジスタＰＭ１のドレインと接地との間の電圧，即ち，キャパシタＣ１〜Ｃ５の電極間電圧であるキャパシタ電圧Ｖｃａｐ２とを比較して比較結果を出力するコンパレータＣＭＰ１２と、ＣＭＰ１１，１２からの比較結果に応じてセットまたはリセットされるフリップフロップＦＦとから構成されている。フリップフロップＦＦは、キャパシタ電圧Ｖｃａｐ１が参照電圧Ｖｒｅｆ以下のときにはセットされて低レベルの論理電圧の信号をクロック信号ＣＬＫとして出力し、キャパシタ電圧Ｖｃａｐ２が参照電圧Ｖｒｅｆ以下のときにリセットされて高レベルの論理電圧の信号をクロック信号ＣＬＫとして出力し、こうしたクロック信号ＣＬＫと逆相のクロック信号ＣＬＫＢも出力する。なお、オシレータＤＣＯは、制御ロジック回路４６からスタンバイ信号ＳＴＢが入力されるとクロック信号ＣＬＫの電圧を低レベルの論理電圧に固定する図示しないトランジスタも備えている。
続いて、こうして構成されたオシレータＤＣＯの発振動作について説明する。図４は、参照電圧Ｖｒｅｆとキャパシタ電圧Ｖｃａｐ１，Ｖｃａｐ２とクロック信号ＣＬＫの電圧との時間変化の一例を示す説明図である。第１回路Ｍ１，第２回路Ｍ２，第３回路Ｍ３がカレントミラーを構成しているから、それぞれの回路を流れる電流Ｉｒｅｆ，Ｉｃａｐ１，Ｉｃａｐ２とすると、電流Ｉｒｅｆ，Ｉｃａｐ１，Ｉｃａｐ２は互いに等しく一定である。したがって、参照電圧Ｖｒｅｆは一定の電圧であり、次式（１）を用いて計算できる。式（１）中、値Ｒは、抵抗Ｒの抵抗値である。図４に示すように、第２回路Ｍ２のキャパシタ電圧Ｖｃａｐ１が電源電圧Ｖｄｄと等しい状態（図中”１”の状態）であるときには、スイッチＳＷ１〜ＳＷ５のうちオンになっているスイッチに接続されたキャパシタが放電を始め、キャパシタ電圧Ｖｃａｐ１の電圧が下がっていき参照電圧Ｖｒｅｆに等しい状態（図中”２”の状態）となる。このとき、電流Ｉｃａｐ１が一定であるからキャパシタ電圧Ｖｃａｐ１は一定の時間変化率で下がっていく。キャパシタ電圧Ｖｃａｐ１の電圧が参照電圧Ｖｒｅｆより小さくなると、フリップフロップＦＦから出力されるクロック信号ＣＬＫが低電位となると共にクロック信号ＣＬＫＢが高電位となり、第３回路Ｍ３のスイッチＳＷ１〜ＳＷ５のうちオンになっているスイッチに接続されたキャパシタが放電を始め、キャパシタ電圧Ｖｃａｐ２の電圧が下がっていき参照電圧Ｖｒｅｆに等しい状態（図中”１”の状態）となる。このとき、第２回路Ｍ２ではオンになっているスイッチに接続されたキャパシタが充電されてキャパシタ電圧Ｖｃａｐ１が上昇する。キャパシタ電圧Ｖｃａｐ２の電圧が下がっていき参照電圧Ｖｒｅｆに等しい状態となると、フリップフロップＦＦから出力されるクロック信号ＣＬＫが高電位となると共にクロック信号ＣＬＫＢが低電位となる。こうしてオシレータＤＣＯは、発振してクロック信号ＣＬＫを生成する。スイッチＳＷ１〜ＳＷ５のうちオンになっているスイッチに接続されたキャパシタを放電する時間Ｔ，即ち，クロック信号ＣＬＫの半周期Ｔは、次式（２）を用いて計算でき、式（２）と上述した式（１）とから式（３）を導出することができる。なお、式（２），（３）中、値Ｃは、第２回路Ｍ２，第３回路でスイッチＳＷ１〜ＳＷ５のうちオンになっているスイッチに接続されたキャパシタの合成容量を示している。このように、オシレータＤＣＯから出力されるクロック信号ＣＬＫの周波数は、抵抗Ｒの抵抗値Ｒと第２回路Ｍ２，第３回路でスイッチＳＷ１〜ＳＷ５のうちオンになっているスイッチに接続されたキャパシタの合成容量Ｃとで決まるため、スイッチＳＷ１〜ＳＷ５のうちオンにするスイッチの組み合わせにより複数種類の周波数のクロック信号ＣＬＫを出力することができる。実施例では、第２回路Ｍ２，第３回路Ｍ３を互いに同一の構成としているから、クロック信号ＣＬＫのデューティ比（クロック信号ＣＬＫが高電位となっている時間を周期２Ｔで除したもの）は０．５程度になる。以上、オシレータＤＣＯについて説明した。
Vref=Vdd-Iref・R (1)
T=(Vdd-Vref)・C/Icap1 (2)
T=RC (3)
ここで、再び図２を用いて説明する。制御ロジック回路４６は、出力電圧Ｖｏｕｔが０Ｖ以上閾値Ｖｔｈ＿Ｌ以下であるときには周波数モードＦＭを比較的低い周波数ｆ０（例えば、１０ＭＨｚ）を示す値０に設定し、出力電圧Ｖｏｕｔが閾値Ｖｔｈ＿Ｌより大きく閾値Ｖｔｈ＿Ｍ以下であるときには周波数モードＦＭを周波数ｆ１より高い周波数ｆ１（例えば、１３．５ＭＨｚ）を示す値１に設定し、出力電圧Ｖｏｕｔが閾値Ｖｔｈ＿Ｍより大きく閾値Ｖｔｈ＿Ｈ以下であるときには周波数モードＦＭを周波数ｆ２より高い周波数ｆ２（例えば、２０ＭＨｚ）を示す値２に設定し、出力電圧Ｖｏｕｔが閾値Ｖｔｈ＿Ｈより大きいときにはスタンバイ信号ＳＴＢをオシレータＤＣＯに出力する。
レジスタＲＥＧは、内部にレジスタＲｅｇ１，Ｒｅｇ２，Ｒｅｇ３を有しており、レジスタＲｅｇ１，Ｒｅｇ２，Ｒｅｇ３はそれぞれ予め周波数モードＦＭの値毎にスイッチＳＷ１〜ＳＷ５のオンオフの情報を記憶している。上述した式（３）から明らかなように、周波数モードＦＭの値が小さくオシレータＤＣＯから出力すべきクロック信号ＣＬＫの周波数が低いほど（周期が長いほど）オシレータＤＣＯに接続されているキャパシタＣ１〜Ｃ５の合成容量が大きくする必要があるため、周波数モードＦＭの値が小さいほどオシレータＤＣＯに接続されているキャパシタＣ１〜Ｃ５の合成容量が大きくなるよう各スイッチのオンオフの情報が予めレジスタＲｅｇ１，Ｒｅｇ２，Ｒｅｇ３に記憶されている。
セレクタＳＬは、制御ロジック回路４６から周波数モータＦＭが入力されると、入力された周波数モードＦＭの値に対応する各スイッチのオンオフの情報をレジスタＲＥＧから読み出して、スイッチＳＷ１〜ＳＷ５がレジスタＲＥＧから読み出した情報通りにオンオフするようオシレータＤＣＯのスイッチＳＷ１〜ＳＷ５をオンオフする。なお、レジスタＲＥＧは、外部からのクロック信号ＣＬＯＣＫに同期して入力されるシリアルデータＳＤＡＴＡによってレジスタＲＥＧに記憶されているスイッチＳＷ１〜ＳＷ５のオンオフの情報を書き換えることができるよう構成されており、一旦レジスタＲＥＧに各スイッチのオンオフの情報を記憶した後でもレジスタＲＥＧに記憶している情報を書き換えることによりオシレータＤＣＯから出力するクロック信号ＣＬＫの周波数を変更することができる。
続いて、こうして構成された昇圧回路４０の動作について説明する。図５は、昇圧回路４０から出力される電圧Ｖ２およびスイッチング制御回路４４から出力されるクロック信号ＣＬＫの時間変化の一例を示す説明図である。入力端子Ｖｉｎに電圧Ｖ１が供給されると、昇圧動作が開始され、出力端子Ｖｏｕｔの電圧Ｖｏｕｔが閾値Ｖｔｈ＿Ｌを超えるまで制御ロジック回路４６からセレクタＳＬに値０の周波数モードＦＭが出力される。値０の周波数モードＦＭが入力されたセレクタＳＬは、周波数モードＦＭが値０のときの各スイッチのオンオフの情報をレジスタＲＥＧから読み出してオシレータＤＣＯの第２回路Ｍ２，第３回路Ｍ３のスイッチＳＷ１〜ＳＷ５のオンオフを切り替える。こうしてスイッチＳＷ１〜ＳＷ５が切り替えられると、オシレータＤＣＯから周波数ｆ０のクロック信号ＣＬＫがアウトプットバッファＯＢを介してブーストコンバータ４２のトランジスタＮ２のゲートに入力され、トランジスタＮ２が周波数ｆ０のクロック信号ＣＬＫでスイッチングされる。これにより、比較的迅速に出力端子Ｖｏｕｔの電圧Ｖｏｕｔが上昇する。こうして電圧Ｖｏｕｔが上昇して閾値Ｖｔｈ＿Ｌに至ると、制御ロジック回路４６からセレクタＳＬに値１の周波数モードＦＭが出力され、セレクタＳＬは周波数モードＦＭが値１のときの各スイッチのオンオフの情報をレジスタＲＥＧから読み出してオシレータＤＣＯの第２回路Ｍ２，第３回路Ｍ３のスイッチＳＷ１〜ＳＷ５のオンオフを切り替える。こうしてスイッチＳＷ１〜ＳＷ５が切り替えられると、オシレータＤＣＯから周波数ｆ１のクロック信号ＣＬＫがアウトプットバッファＯＢを介してブーストコンバータ４２のトランジスタＮ２のゲートに入力され、トランジスタＮ２が周波数ｆ０より高い周波数ｆ１のクロック信号ＣＬＫでスイッチングされる。これにより、出力端子Ｖｏｕｔの電圧Ｖｏｕｔが更に上昇するが、周波数ｆ１は周波数ｆ０より高いため電圧Ｖｏｕｔはより緩慢に上昇する。そして、電圧Ｖｏｕｔが閾値Ｖｔｈ＿Ｍに至ると、制御ロジック回路４６からセレクタＳＬに値２の周波数モードＦＭが出力され、セレクタＳＬは、周波数モードＦＭが値２のときの各スイッチのオンオフの情報をレジスタＲＥＧから読み出してオシレータＤＣＯの第２回路Ｍ２，第３回路Ｍ３のスイッチＳＷ１〜ＳＷ５のオンオフを切り替える。こうしてスイッチＳＷ１〜ＳＷ５が切り替えられると、オシレータＤＣＯから周波数ｆ２のクロック信号ＣＬＫがアウトプットバッファＯＢを介してブーストコンバータ４２のトランジスタＮ２のゲートに入力され、トランジスタＮ２が周波数ｆ１より高い周波数ｆ２のクロック信号ＣＬＫでスイッチングされる。これにより、出力端子Ｖｏｕｔの電圧Ｖｏｕｔが更に上昇するが、周波数ｆ２は周波数ｆ１より高いため電圧Ｖｏｕｔはより緩慢に上昇する。そして、電圧Ｖｏｕｔが閾値Ｖｔｈ＿Ｈ（電圧Ｖ２と同じ）に至ると、制御ロジック回路４６からオシレータＤＣＯにスタンバイ信号ＳＴＢが出力され、スタンバイ信号ＳＴＢが入力されたオシレータＤＣＯは発振動作を停止して電圧Ｖｏｕｔの上昇が停止し、昇圧回路４０の昇圧動作が停止する。このような動作により、入力端子Ｖｉｎに供給された電圧Ｖ１を電圧Ｖ２まで昇圧することができ、出力電圧Ｖｏｕｔの電圧が電圧Ｖ２に近づくほどオシレータＤＣＯの発振周波数を高くするから出力電圧Ｖｏｕｔを緩慢に昇圧させることができる。よって、より適正に入力された電圧Ｖｉｎを電圧Ｖ２に昇圧することができる。なお、こうして昇圧動作を停止すると、電圧Ｖｏｕｔが徐々に低下を始めるが、電圧Ｖｏｕｔが閾値Ｖｔｈ＿Ｈ（電圧Ｖ２）を下回ると（図中、時間が２．６μｓのとき）、再びオシレータＤＣＯの発振動作が開始されて電圧Ｖｏｕｔが上昇するから、電圧Ｖｏｕｔを電圧Ｖ２に昇圧することができる。
こうして構成された昇圧回路４０はインダクタＬを含んでいるため比較的大きな面積を要するためフラッシュメモリチップ２２に搭載するとフラッシュメモリチップ２２の面積が大きくなることが考えられるが、実施例の集積回路装置１０では積層体２４の上面に配置されたインターポーザ３０に昇圧回路４０を搭載しているから、こうした昇圧回路４０を積層体２４のフラッシュメモリチップ２２に搭載したものに比して、装置の小型化を図ることができる。また、入力電圧Ｖｉｎに対して出力電圧Ｖｏｕｔを比較的高い比率で昇圧する高増幅率の昇圧を行なう場合、並列に接続された複数のキャパシタを用いて入力電圧を昇圧するチャージポンプを用いるとより多くのキャパシタが必要であるため面積が大きくなったり昇圧の効率が低下したりすることが考えられるが、ブーストコンバータ４２を用いることによりこうした高増幅率の昇圧を行なう場合でもインダクタＬやキャパシタＣＬ，抵抗ＲＬを調整することにより所望の昇圧性能を得ることができ、チャージポンプを用いる場合に比して、装置の小型化や効率の低下の抑制を図ることができる。
以上説明した第１実施例の集積回路装置１０によれば、昇圧回路４０を積層体２４の上面に配置したインターポーザ３０に搭載したから、装置の小型化を図ることができる。また、昇圧回路４０としてブーストコンバータを用いたから、複数のキャパシタを並列に接続してなるチャージポンプを用いるものに比して装置の小型化を図ることができる。さらに、出力電圧Ｖｏｕｔが電圧Ｖ２に近づくほどオシレータＤＣＯの発振周波数を高くするから出力電圧Ｖｏｕｔを緩慢に昇圧させることができる。これにより、より適正に入力された電圧Ｖｉｎを電圧Ｖ２に昇圧することができる。
第１実施例の集積回路装置１０では、３種類の周波数のクロック信号ＣＬＫを用いてトランジスタＮ２をスイッチングするものとしたが、３種類以上の周波数のクロック信号ＣＬＫを用いたり、２種類以下の周波数のクロック信号ＣＬＫを用いるものとしてもよい。この場合、クロック信号ＣＬＫの種類に応じてスイッチング制御回路４４のオシレータＤＣＯの構成やレジスタＲＥＧに記憶されている情報などを適宜変更することにより、こうしてクロック信号ＣＬＫの種類を変更することができる。
第１実施例の集積回路装置１０では、第２回路Ｍ２，第３回路Ｍ３を互いに同一の構成としてスイッチＳＷ１〜ＳＷ５のオンオフを切り替えることによりデューティ比が０．５のクロック信号ＣＬＫを出力するものとしたが、第２回路Ｍ２のスイッチＳＷ１〜ＳＷ５と第３回路Ｍ３のスイッチＳＷ１〜ＳＷ５とを互いに独立に切り替えることにより、クロック信号ＣＬＫのデューティ比を０．５より大きくしたり０．５より小さくしてもよい。この場合、レジスタＲＥＧは予め出力すべきクロック信号ＣＬＫのデューティ比毎に第２回路Ｍ２，第３回路Ｍ３の各回路毎にスイッチＳＷ１〜ＳＷ５のオンオフの情報を記憶しているものとし、制御ロジック回路４６は出力電圧Ｖｏｕｔに基づいて出力すべきクロック信号ＣＬＫのデューティ比の情報をセレクタＳＬに出力し、セレクタＳＬは制御ロジック回路４６から情報に基づいてレジスタＲＥＧから対応する第２回路Ｍ２，第３回路Ｍ３のスイッチＳＷ１〜ＳＷ５の情報を読み出し、読み出した情報を用いて第２回路Ｍ２，第３回路Ｍ３のスイッチＳＷ１〜ＳＷ５を互いに独立にオンオフするものとする。
続いて、第２実施例の集積回路装置１１０について説明する。第２実施例の集積回路装置１１０は、インターポーザ３０に搭載される昇圧回路１４０の構成が第１実施例の昇圧回路４０の構成と異なる点を除いて、第１実施例の集積回路装置１０と同一の構成をしている。したがって、ここでは、重複した説明を回避するために、集積回路装置１１０の構成のうち第１実施例の集積回路装置１０と同一の構成については同一の符号を付し、詳細な説明を省略する。
図６は、昇圧回路１４０の構成の概略を示す回路図である。昇圧回路１４０は、入力端子Ｖｉｎに供給された電圧Ｖ１を昇圧して出力端子Ｖｏｕｔからフラッシュメモリに出力するブーストコンバータ１４２と、ブーストコンバータ１４２を制御するスイッチング制御回路１４４とを備える。ブーストコンバータ１４２は、電圧Ｖ１が供給される入力端子Ｖｉｎと電圧Ｖ２を出力する出力端子Ｖｏｕｔとの間に直列に接続されたインダクタＬと、ゲートとソースとが互いに接続されておりソースがインダクタＬに接続されると共にドレインが出力端子Ｖｏｕｔに接続されたトランジスタＮ１と、インダクタＬとトランジスタＮ１との間でインダクタＬからみて出力端子Ｖｏｕｔに並列に接続されたトランジスタＮ２とを備える。トランジスタＮ２は、スイッチング制御回路１４４からのクロック信号ＣＬＫによりスイッチングが制御されている。
スイッチング制御回路１４４は、クロック信号ＣＬＫを出力するオシレータＤＣＯ１と、オシレータＤＣＯ１からのクロック信号ＣＬＫを適正なタイミングでブーストコンバータ１４２のトランジスタＮ２のゲートに入力するアウトプットバッファＯＢと、出力端子Ｖｏｕｔの出力電圧Ｖｏｕｔを検出して検出値をデジタル値に変換するＡ／ＤコンバータＡＤと、Ａ／ＤコンバータＡＤから入力される出力電圧Ｖｏｕｔと出力電圧Ｖｏｕｔをクロック信号ＣＬＫの周期に近い時間として予め設定された所定時間Ｔだけ遅延させた遅延電圧Ｖｄｌａｙとの差分からクロック信号ＣＬＫの１周期分の電圧変化量ｄＶｏｕｔを演算する遅延演算回路Ｄ１と、入力端子Ｖｉｎの入力電圧Ｖｉｎを検出して検出値をデジタル値に変換する入力電圧検出回路ＶＤと、Ａ／ＤコンバータＡＤからの出力電圧Ｖｏｕｔや遅延演算回路Ｄ１からの電圧変化量ｄＶｏｕｔ，入力電圧検出回路ＶＤからの入力電圧Ｖｉｎがそれぞれ入力されると共にオシレータＤＣＯ１から出力すべきクロック信号ＣＬＫが１周期でトランジスタＮ２をオンするオン時間Ｔｏｎと１周期でトランジスタＮ２をオフするオフ時間Ｔｏｆｆとを演算して出力したりオシレータＤＣＯの動作を休止するためのスタンバイ信号ＳＴＢを出力したりする制御ロジック回路１４６と、から構成されている。
制御ロジック回路１４６は、情報を記憶可能な記憶部１４６ａ，１４６ｂと記憶部１４６ａ，１４６ｂに記憶されている情報を用いてクロック信号ＣＬＫのオン時間Ｔｏｎ，オフ時間Ｔｏｆｆを演算する演算部１４６ｃとを有しており、記憶部Ｍ１には出力電圧Ｖｏｕｔや電圧変化量ｄＶｏｕｔ，入力電圧Ｖｉｎ，後述の方法により出力端子Ｖｏｕｔに接続されていると推定される負荷の容量としての推定負荷容量Ｃｌｅが記憶されており、記憶部Ｍ２には出力端子Ｖｏｕｔに接続される負荷容量Ｃｌと出力電圧Ｖｏｕｔに対して出力電圧Ｖｏｕｔを電圧Ｖ１から電圧Ｖ２まで昇圧するまでにブーストコンバータ１４２で消費されるエネルギーが比較的低くなるクロック信号ＣＬＫのオン時間Ｔｏｎ，オフ時間Ｔｏｆｆとの関係としての参照マップが記憶されている。なお、記憶部１４６ａでは、後述する１回目の昇圧が終了するまで、推定負荷容量Ｃｌｅとして値Ｃ１（例えば、１００ｐＦ）が記憶され、入力電圧Ｖｉｎとして値Ｖｒｅｆ（例えば、１．８Ｖ）が記憶されているものとした。なお、制御ロジック回路１４６は、入力された出力電圧Ｖｏｕｔが所定電圧Ｖ２以上であるときには、スタンバイ信号ＳＴＢをオシレータＤＣＯ１に出力する。
ここで、記憶部１４６ｂに記憶されている参照マップについて説明する。図７は入力電圧Ｖｉｎを一定としたときの出力端子Ｖｏｕｔに接続される負荷容量Ｃｌとオン時間Ｔｏｎと出力電圧Ｖｏｕｔを電圧Ｖ１から電圧Ｖ２まで昇圧するまでにブーストコンバータ１４２で消費されるエネルギーとしての消費エネルギーＥｂｏとの関係を示す説明図であり、図８は入力電圧Ｖｉｎを一定としたときの負荷容量Ｃｌとオフ時間Ｔｏｆｆと消費エネルギーＥｂｏとの関係を示す説明図である。図７においてオフ時間Ｔｏｆｆは負荷容量Ｃｌ毎に図８において消費エネルギーＥｂｏが最も低くなる時間であるものとし、図８においてオン時間Ｔｏｎは負荷容量Ｃｌ毎に図７において消費エネルギーＥｂｏが最も低くなる時間であるものとした。負荷容量Ｃｌが一定の場合、消費エネルギーＥｂｏは、図示すように、あるオン時間Ｔｏｎ，オフ時間Ｔｏｆｆで最小電力Ｐｍｉｎとなり、最小値Ｐｍｉｎとなるオン時間Ｔｏｎ，オフ時間Ｔｏｆｆは負荷容量Ｃｌが大きくなると共に長くなる傾向となっている。図９は負荷容量Ｃｌを一定としたときの入力電圧Ｖｉｎとオン時間Ｔｏｎと消費エネルギーＥｂｏとの関係を示す説明図であり、図１０は負荷容量Ｃｌを一定としたときの入力電圧Ｖｉｎとオフ時間Ｔｏｆｆと消費エネルギーＥｂｏとの関係を示す説明図である。図９においてオフ時間Ｔｏｆｆは入力電圧Ｖｉｎ毎に図１０において消費エネルギーＥｂｏが最も低くなる時間であるものとし、図１０においてオン時間Ｔｏｎは入力電圧Ｖｉｎ毎に図９において消費エネルギーＥｂｏが最も低くなる時間であるものとした。入力電圧Ｖｉｎが一定の場合、消費エネルギーＥｂｏは、図示すように、あるオン時間Ｔｏｎ，オフ時間Ｔｏｆｆで最小値Ｅｍｉｎとなる。したがって、入力電圧Ｖｉｎと負荷容量Ｃｌとに対して、消費エネルギーＥｂｏが最小値Ｅｍｉｎとなるクロック信号ＣＬＫのオン時間Ｔｏｎ，オフ時間Ｔｏｆｆを定めることができる。図１１は入力電圧Ｖｉｎが一定（例えば、１．８Ｖ）の場合における負荷容量Ｃｌと消費エネルギーＥｂｏが最小値Ｅｍｉｎとなるオン時間Ｔｏｎ，オフ時間Ｔｏｆｆとの関係の一例を示す説明図であり、図１２は負荷容量Ｃｌが一定（例えば、１００ｐＦ）における入力電圧Ｖｉｎと消費エネルギーＥｂｏが最小値Ｅｍｉｎとなるオン時間Ｔｏｎ，オフ時間Ｔｏｆｆとの一例を示す説明図である。したがって、負荷容量Ｃｌと入力電圧Ｖｉｎとに対して消費エネルギーＥｂｏが最小となるオン時間Ｔｏｎ，オフ時間Ｔｏｆｆ、即ち、消費エネルギーＥｂｏが最小となる周波数およびデューティ比のクロック信号ＣＬＫでブーストコンバータ１４２のトランジスタＮ２をスイッチングすると、効率よく電圧Ｖｏｕｔを昇圧することができる。参照マップは、負荷容量Ｃｌと入力電圧Ｖｉｎに対して消費エネルギーＥｂｏが最小となるオン時間Ｔｏｎ，オフ時間Ｔｏｆｆとの関係として予め実験や解析などで求めたものを用いるものとした。
制御ロジック回路１４６の演算部１４６ｃは、入力されている出力電圧ＶｏｕｔがトランジスタＮ２の１回のスイッチングでの上昇が終了した上昇終了タイミングを検出し、上昇終了タイミングを検出したら記憶部１４６ａに記憶されているクロック信号ＣＬＫのオン時間Ｔｏｎ，オフ時間Ｔｏｆｆや推定負荷容量Ｃｌｅ，入力電圧Ｖｉｎ，出力電圧Ｖｏｕｔを用いて、出力端子Ｖｏｕｔに推定負荷容量Ｃｌｅが接続されている状態でオン時間Ｔｏｎ，オフ時間Ｔｏｆｆのクロック信号ＣＬＫでトランジスタＮ２をスイッチングしたときに生じる電圧変化量の推定値ｄＶｅを演算する。そして、入力された電圧変化量ｄＶｏｕｔと演算した推定値ｄＶｅとを比較し、入力された電圧変化量ｄＶｏｕｔと演算した推定値ｄＶｅとが所定範囲内で一致しているとき（電圧変化量ｄＶｏｕｔと推定値ｄＶｅとの差分が所定値未満であるとき）には、出力端子Ｖｏｕｔに記憶部１４６ａに記憶されている推定負荷容量Ｃｌｅの負荷が接続されていると判断して、記憶部１４６ａに記憶されているオン時間Ｔｏｎ，オフ時間ＴｏｆｆをオシレータＤＣＯ１に出力すると共に制御ロジック回路１４６の記憶部１４６ａに入力された入力電圧Ｖｉｎや出力電圧Ｖｏｕｔを記憶させる。入力された電圧変化量ｄＶｏｕｔと演算した推定値ｄＶｅとが所定範囲内で一致していないとき（電圧変化量ｄＶｏｕｔと推定値ｄＶｅとの差分が所定値以上であるとき）には、出力端子Ｖｏｕｔに接続された負荷の容量が変更されたと判断して、オン時間Ｔｏｎ，オフ時間Ｔｏｆｆのクロック信号ＣＬＫでトランジスタＮ２スイッチングしたときの電圧変化量が入力された電圧変化量ｄＶｏｕｔとなる負荷容量を推定負荷容量Ｃｌｅとして設定し、記憶部１４６ｂに記憶されている参照マップを参照して推定負荷容量Ｃｌｅと入力電圧Ｖｉｎとに対応するオン時間Ｔｏｎ，オフ時間ＴｏｆｆをオシレータＤＣＯ１に出力する。例えば、入力された電圧変化量ｄＶｏｕｔが演算した推定値ｄＶｅより大きいときには、記憶部１４６ａに記憶されている負荷容量より小さい負荷容量を推定負荷容量Ｃｌｅとして設定される。こうしてオン時間Ｔｏｎ，オフ時間ＴｏｆｆをオシレータＤＣＯ１に出力したら、記憶部１４６ａに入力された出力電圧Ｖｏｕｔ，入力電圧Ｖｉｎ，新たに設定されたオン時間Ｔｏｎ，オフ時間Ｔｏｆｆ、推定負荷容量Ｃｌｅを記憶させる。こうした処理により、記憶部１４６ａには１つ前のサイクルの昇圧動作における出力電圧Ｖｏｕｔや入力電圧Ｖｉｎ，オン時間Ｔｏｎ，オフ時間Ｔｏｆｆ、推定負荷容量Ｃｌｅが記憶されていることになる。このように、制御ロジック回路１４６は、１つ前のサイクルの昇圧動作における出力電圧Ｖｏｕｔ，入力電圧Ｖｉｎ，オン時間Ｔｏｎ，オフ時間Ｔｏｆｆ、推定負荷容量Ｃｌｅを用いて出力端子Ｖｏｕｔに接続されている負荷容量を推定し、推定した負荷容量（推定負荷容量Ｃｌｅ）と入力電圧Ｖｉｎに対してブーストコンバータ１４２を効率よく駆動可能なオン時間Ｔｏｎ，オフ時間ＴｏｆｆをオシレータＤＣＯ１に出力することになる。なお、最初に昇圧を行なう際には１つ前のサイクルの昇圧動作における出力電圧Ｖｏｕｔ，入力電圧Ｖｉｎ，オン時間Ｔｏｎ，オフ時間Ｔｏｆｆ、推定負荷容量Ｃｌｅが記憶部１４６ｂに記憶されていなため、入力電圧検出回路ＶＤから入力された入力電圧ＶｉｎやＡ／ＤコンバータＡＤから入力された出力電圧Ｖｏｕｔ，推定負荷容量Ｃｌｅとして予め記憶部１４６ｂに記憶されている容量Ｃｒｅｆ（例えば、１００ｐＦ）を用いてオン時間Ｔｏｎ，オフ時間Ｔｏｆｆを設定してオシレータＤＣＯ１に出力するものとした。
図１３はオシレータＤＣＯ１の構成の概略を示す回路図である。オシレータＤＣＯ１は、図示するように、第２回路Ｍ２，第３回路Ｍ３のトランジスタＰＭ１のドレインと接地との間にキャパシタＣ１ｓ，Ｃ２ｓがスイッチを介さずに接続されている点や第２回路Ｍ２，第３回路Ｍ３でトランジスタＰＭ１のドレインと接地との間に互いに独立して制御されるスイッチＳＷ１１〜ＳＷ２５を介してキャパシタＣ１１〜Ｃ２５が接続されている点，キャパシタＣ１１〜Ｃ２５の容量が互いに異なる点を除いて、第１実施例のオシレータＤＣＯと同一の構成をしている。したがって、オシレータＤＣＯ１から出力されるクロック信号ＣＬＫの周波数およびデューティ比は、抵抗Ｒの抵抗値Ｒと第２回路Ｍ２，第３回路でスイッチを介さずに接続されているキャパシタＣ１ｓ、Ｃ２ｓ，スイッチＳＷ１１〜ＳＷ２５のうちオンになっているスイッチに接続されたキャパシタの合成容量Ｃとで決まる。即ち、スイッチＳＷ１１〜ＳＷ２５のオンオフの組み合わせにより、出力するクロック信号ＣＬＫの周波数およびデューティ比、即ち、オン時間Ｔｏｎ，オフ時間Ｔｏｆｆを調整することができる。なお、実施例では、キャパシタＣ１ｓ，Ｃ２ｓがスイッチを介さずにトランジスタＰＭ１のドレインに接続されているものとしたが、キャパシタＣ１ｓ，Ｃ２ｓは常時トランジスタＰＭ１のドレインに接続されていればよく、常時オンしているスイッチを介してトランジスタＰＭ１のドレインに接続されているものとしてもよい。
クロック信号ＣＬＫのオン時間Ｔｏｎ，オフ時間Ｔｏｆｆは、次式（４），（５）を用いて計算できる。式（４）中、Ｃ１ｎは第２回路Ｍ２においてスイッチＳＷ１１〜ＳＷ１５のうちオンになっているスイッチに接続されたキャパシタの合成容量であり、Ｃ２ｎは第３回路Ｍ３においてスイッチＳＷ２１〜ＳＷ２５のうちオンになっているスイッチに接続されたキャパシタの合成容量である。図１４はオシレータＤＣＯ１の第１回路Ｍ１のトランジスタＮＭ１のドレインと接地との電圧である参照電圧Ｖｒｅｆと第２回路Ｍ２，第３回路Ｍ３のそれぞれのトランジスタＰＭ１のドレインと接地との間の電圧であるキャパシタ電圧Ｖｃａｐ１（実線），Ｖｃａｐ２（破線）とクロック信号ＣＬＫの電圧との時間変化の一例を示す説明図である。オシレータＤＣＯ１は、まずは、スイッチＳＷ１１〜ＳＷ２５をオフした状態でクロック信号ＣＬＫの出力を開始して、制御ロジック回路１４６でオン時間Ｔｏｎ，オフ時間Ｔｏｆｆが出力されたとき（図中、例えば時刻ｔ１，ｔ２）にオン時間Ｔｏｎ，オフ時間Ｔｏｆｆに対応するスイッチＳＷ１１〜ＳＷ２５のオンオフを切り替える。これは、制御ロジック回路１４６でオン時間Ｔｏｎ，オフ時間Ｔｏｆｆを設定するのにある程度時間を要するため、スイッチを介さずにトランジスタＰＭ１に接続されるキャパシタＣ１ｓ，Ｃ２ｓを設けて制御ロジック回路１４６でオン時間Ｔｏｎ，オフ時間Ｔｏｆｆを設定するのに要する時間程度のオン時間Ｔｏｎを確保することにより、制御ロジック回路１４６からオン時間Ｔｏｎ，オフ時間Ｔｏｆｆが出力される前にクロック信号ＣＬＫがトランジスタＮ２をオンオフして昇圧動作が行なわれるのを回避するためである。こうした制御ロジック回路１４６がオン時間Ｔｏｎ，オフ時間Ｔｏｆｆの設定の要する時間は制御ロジック回路１４６の性能などにより予め設定することができるため、キャパシタＣ１ｓ、Ｃ２ｓの容量は、制御ロジック回路１４６でオン時間Ｔｏｎ，オフ時間Ｔｏｆｆを設定するために要する時間などにより決められる。こうして構成されたオシレータＤＣＯ１により、所望のオン時間Ｔｏｎ，オフ時間Ｔｏｆｆのクロック信号ＣＬＫを出力することができる。
Ton=(C1s+C1n)・（Vdd-Vcap1)/Iref=R・(C1s+C1n) (4)
Toff=(C2s+C1n)・（Vdd-Vcap2）/Iref=R・(C2s+C2n) (5)
続いて、こうして構成された昇圧回路１４０の動作について説明する。図１５は負荷容量Ｃｌが１００ｐＦ，８００ｐＦであるときの昇圧が開始されてから１回目の昇圧，２回目の昇圧が終了するまでの出力電圧Ｖｏｕｔおよびクロック信号ＣＬＫの時間変化の一例を示す説明図であり、図１６は出力端子Ｖｏｕｔの負荷を負荷容量Ｃｌが１００ｐＦ，８００ｐＦであるときの昇圧を開始してから３マイクロ秒間の出力電圧Ｖｏｕｔおよびスイッチング制御回路１４４から出力されるクロック信号ＣＬＫの時間変化の一例を示す説明図である。入力端子Ｖｉｎに電圧Ｖｉｎが供給されて昇圧動作が開始されると、スイッチング制御回路１４４の制御ロジック回路１４６は、まず、入力電圧検出回路ＶＤから入力された入力電圧ＶｉｎやＡ／ＤコンバータＡＤから入力された出力電圧Ｖｏｕｔ、記憶部１４６ｂに記憶されている推定負荷容量Ｃｌｅ（値Ｃｒｅｆ）を用いてオン時間Ｔｏｎ，オフ時間Ｔｏｆｆを設定してオシレータＤＣＯ１に出力すると共に入力された出力電圧Ｖｏｕｔと入力電圧Ｖｉｎ，設定したオン時間Ｔｏｎ，オフ時間Ｔｏｆ，推定負荷容量Ｃｌｅとを記憶部１４６ａに記憶する。オン時間Ｔｏｎ，オフ時間Ｔｏｆｆが入力されたオシレータＤＣＯ１は、入力したオン時間Ｔｏｎ，オフ時間Ｔｏｆｆに対応するスイッチＳＷ１１〜ＳＷ２５のみがオンするようスイッチＳＷ１１〜ＳＷ２５のオンオフを切り替える。こうしてスイッチＳＷ１１〜ＳＷ２５が切り替えられると、オシレータＤＣＯ１から設定されたオン時間Ｔｏｎ，オフ時間Ｔｏｆｆのクロック信号ＣＬＫがアウトプットバッファＯＢを介してブーストコンバータ１４２のトランジスタＮ２のゲートに入力され、トランジスタＮ２が設定したオン時間Ｔｏｎ，オフ時間Ｔｏｆｆのクロック信号ＣＬＫで１回スイッチングされる。こうして、１回目の昇圧動作を終了する。つまり、１回目の昇圧動作では、負荷容量Ｃｌが値Ｃｒｅｆであると推定して、負荷容量Ｃ１と現在入力されている入力電圧Ｖｉｎでブーストコンバータ１４２を効率よく駆動可能なオン時間Ｔｏｎ，オフ時間Ｔｏｆｆ、即ち、ブーストコンバータ１４２を効率よく駆動可能な周波数およびデューティ比のクロック信号ＣＬＫをトランジスタＮ２のゲートに入力して昇圧を行なうのである。したがって、実際に出力端子Ｖｏｕｔに接続されている負荷容量Ｃｌに拘わらず、入力電圧Ｖｉｎが一定の場合１回目の昇圧動作は負荷容量Ｃｌが１００ｐＦであると推定して昇圧を行なうため、オン時間Ｔｏｎ，オフ時間Ｔｏｆｆは同一となる。
続いて、２回目以降の昇圧動作を開始する。２回目以降の昇圧動作では、スイッチング制御回路１４４の制御ロジック回路１４６は、電圧変化量の推定値ｄＶｅを演算し、遅延演算回路Ｄ１からの電圧変化量ｄＶｏｕｔと演算している電圧変化量の推定値ｄＶｅとを比較して、比較結果に応じたオン時間Ｔｏｎ，オフ時間ＴｏｆｆをオシレータＤＣＯ１に出力する。負荷容量Ｃｌが１００ｐＦであるときは、１回目の昇圧で生じた電圧変化量ｄＶｏｕｔが、負荷容量Ｃｌを１００ｐＦと推定したときの電圧変化量の推定値Ｃｌｅとほぼ同じとなるため、推定負荷容量Ｃｌｅが１００ｐＦであるときにブーストコンバータ１４２を効率よく駆動可能なオン時間Ｔｏｎ，オフ時間ＴｏｆｆでトランジスタＮ２のスイッチングを行なう。一方、負荷容量Ｃｌが８００ｐＦであるときには、１回目の昇圧で生じた電圧変化量ｄＶｏｕｔが電圧変化量の推定値ｄＶｅより小さくなるから、１回目の昇圧で生じた電圧変化量ｄＶｏｕｔに基づいてより大きい容量（例えば、８００ｐＦ）を推定負荷容量Ｃｌとして設定し、推定負荷容量Ｃｌと入力電圧Ｖｉｎとに対応するオン時間Ｔｏｎ，オフ時間ＴｏｆｆでトランジスタＮ２のスイッチングを行う。これにより、２回目以降の昇圧動作では、１つ前のサイクルでの昇圧動作に基づいて実際に接続されている負荷容量Ｃｌを推定し、推定した負荷容量Ｃｌと入力電圧Ｖｉｎとに対してブーストコンバータ１４２を効率よく駆動させながら出力端子Ｖｏｕｔの電圧Ｖｏｕｔを所定電圧Ｖ２まで昇圧することができる。
こうして昇圧動作を行なって、電圧Ｖｏｕｔが所定電圧Ｖ２に至ったら、制御ロジック１４６からオシレータＤＣＯ１にスタンバイ信号ＳＴＢが出力され、スタンバイ信号ＳＴＢが入力されたオシレータＤＣＯは発振動作を停止して昇圧回路４０の動作が停止する。これにより、電圧Ｖｏｕｔが所定電圧Ｖ２に至るまでは、負荷容量や入力電圧Ｖｉｎが変動してもブーストコンバータ１４２を効率よく駆動させながら電圧Ｖｏｕｔを昇圧するから、ブースターコンバータ１４２のエネルギー効率の向上を図ることができる。特に、集積回路装置１１０が、メモリインターリーブを行なうＣＰＵ（Central Processing Unit)に搭載される場合、昇圧回路１４０で昇圧を行っている最中に電圧を供給すべきフラッシュメモリのメモリバンクが切り替えられて出力端子Ｖｏｕｔに接続されている負荷容量が変化することがあると考えられるが、こうした場合でもより効率よく出力電圧Ｖｏｕｔを昇圧することができる。
こうして構成された昇圧回路１４０はインダクタＬを含んでいるため比較的大きな面積を要するためフラッシュメモリチップ２２に搭載するとフラッシュメモリチップ２２の面積が大きくなることが考えられるが、実施例の集積回路装置１０では積層体２４の上面に配置されたインターポーザ３０に昇圧回路１４０を搭載しているから、こうした昇圧回路４１０を積層体２４のフラッシュメモリチップ２２に搭載したものに比して、装置の小型化を図ることができる。また、入力電圧Ｖｉｎに対して出力電圧Ｖｏｕｔを比較的高い比率で昇圧する高増幅率の昇圧を行なう場合、並列に接続された複数のキャパシタを用いて入力電圧を昇圧するチャージポンプを用いるとより多くのキャパシタが必要であるため面積が大きくなったり昇圧の効率が低下したりすることが考えられるが、ブーストコンバータ４２を用いることによりこうした高増幅率の昇圧を行なう場合でもインダクタＬやキャパシタＣＬ，抵抗ＲＬを調整することにより所望の昇圧性能を得ることができ、チャージポンプを用いる場合に比して、装置の小型化や効率の低下の抑制を図ることができる。
以上説明した第２実施例の集積回路装置１１０によれば、昇圧回路１４０を積層体２４の上面に配置したインターポーザ３０に搭載したから、装置の小型化を図ることができる。また、昇圧回路１４０としてブーストコンバータを用いたから、複数のキャパシタを並列に接続してなるチャージポンプを用いるものに比して装置の小型化を図ることができる。さらに、実際に接続されている負荷容量Ｃｌを推定し、推定した負荷容量Ｃｌと入力電圧Ｖｉｎとに対してブーストコンバータ１４２を効率よく駆動させながら出力端子Ｖｏｕｔの電圧Ｖｏｕｔを所定電圧Ｖ２まで昇圧することができる。
第２実施例の集積回路装置１１０では、制御ロジック回路１４６の記憶部１４６ｂに参照マップを記憶しておくものとしたが、負荷容量Ｃｌと入力電圧Ｖｉｎに対して消費エネルギーＥｂｏが最小となるオン時間Ｔｏｎ，オフ時間Ｔｏｆｆとの関係を定めた数式を予め実験や解析などで求めておき、こうした数式を用いて、負荷容量Ｃｌと入力電圧Ｖｉｎに対して消費エネルギーＥｂｏが最小となるオン時間Ｔｏｎ，オフ時間Ｔｏｆｆを演算するものとしてもよい。
第２実施例の集積回路装置１１０では、オシレータＤＣＯ１は、制御ロジック回路１４６でオン時間Ｔｏｎ，オフ時間Ｔｏｆｆが出力されたタイミングでオン時間Ｔｏｎ，オフ時間Ｔｏｆｆに対応するスイッチＳＷ１１〜ＳＷ２５のオンオフを切り替えるものとしたが、トランジスタＮ２をオフするタイミングでオン時間Ｔｏｎ，オフ時間Ｔｏｆｆに対応するスイッチＳＷ１１〜ＳＷ２５のオンオフを切り替えるものとしてもよい。
第２実施例の集積回路装置１１０では、推定した負荷容量Ｃｌと入力電圧Ｖｉｎとに対してブーストコンバータ１４２を効率よく駆動させるオン時間Ｔｏｎ，オフ時間Ｔｏｆｆのクロック信号ＣＬＫを用いてトランジスタＮ２をスイッチングするものとしたが、入力電圧Ｖｉｎを考慮せずに推定した負荷容量Ｃｌのみに対してブーストコンバータ１４２を効率よく駆動させるオン時間Ｔｏｎ，オフ時間Ｔｏｆｆのクロック信号ＣＬＫを用いてもよいし、負荷容量Ｃｌを考慮せずに入力電圧Ｖｉｎのみに対してブーストコンバータ１４２を効率よく駆動させるオン時間Ｔｏｎ，オフ時間Ｔｏｆｆのクロック信号ＣＬＫを用いてもよい。
第１，第２実施例の集積回路装置１０，１１０では、ブーストコンバータ４２，１４２は、インダクタＬとトランジスタＮ１との間でインダクタＬからみて出力端子Ｖｏｕｔに並列に接続されたデプレッション型のＮＭＯＳトランジスタＮ２を備えるものとしたが、インダクタＬとトランジスタＮ１との間でインダクタＬからみて出力端子Ｖｏｕｔに並列にクロック信号ＣＬＫでスイッチングする素子を備えていればよいから、図１７に例示する変形例のブーストコンバータ４２Ｂのように、デプレッション型のＮＭＯＳトランジスタＮ２に代えて、インダクタＬとトランジスタＮ１との間に接続されたデプレッション型のＮＭＯＳトランジスタＮ２１（以下、トランジスタＮ２１）と、トランジスタＮ２１と直列にエンハンスメント型のＮＭＯＳトランジスタＮ２２（以下、トランジスタＮ２２）とを有するものとし、トランジスタＮ２１のゲートの電圧を所定電圧ＶＨに固定すると共にトランジスタＮ２２のゲートにクロック信号ＣＬＫを入力するものとしてもよい。ここで、所定電圧ＶＨとしては、電圧Ｖ１と電圧Ｖ２との間の電圧（例えば、３．６Ｖ）とするのが望ましい。また、ブーストコンバータ４２，１４２は、ゲートとソースとが互いに接続されておりソースがインダクタＬに接続されると共にドレインが出力端子Ｖｏｕｔに接続されたエンハンスメント型のＮＭＯＳトランジスタＮ１を備えるものとしたが、インダクタＬと出力端子Ｖｏｕｔとの間に直列に接続され電流を入力端子Ｖｉｎから出力端子Ｖｏｕｔに向かう方向へ整流する整流素子を備えていればよいから、トランジスタＮ１に代えてダイオードを備えるものとしてもよい。
第１，第２実施例の集積回路装置１０，１１０では、フラッシュメモリチップ２２は電源電圧と同じ電圧Ｖ１と電圧Ｖ１より高い電圧Ｖ２で動作するものとしたが、フラッシュメモリチップ２２を電源電圧より高く電圧Ｖ２よりも低い電圧Ｖ３と電圧Ｖ２で動作するものとしてもよい。この場合、インターポーザ３０には、昇圧回路４０，１４０と共に電圧Ｖ１を電圧Ｖ３に昇圧する昇圧回路を搭載するものすればよい。
第１，第２実施例の集積回路装置１０，１１０では、インターポーザ３０を積層体２４の上面に配置するものとしたが、下面に配置することもできる。また、インターポーザ３０上に他の集積回路チップやインターポーザを積層するものとしてもよい。
第１，第２実施例では、集積回路装置１０がＳＳＤに用いられるものとし、積層体２４がＤＲＡＭチップ２０とフラッシュメモリチップ２２とが積層されてなるものとしたが、集積回路１０をＳＳＤと異なる装置に用いられるものとしてもよく、例えば、集積回路装置がマイクロコンピュータに用いるものであり、積層体にはＭＰＵ（Micro Processing Unit）が搭載されたチップなどが積層されているものとしてもよい。また、コンピュータ以外の電子機器に用いるものとしてもよい。
以上、本発明を実施するための最良の形態について実施例を用いて説明したが、本発明はこうした実施例に何等限定されるものではなく、本発明の要旨を逸脱しない範囲内において、種々なる形態で実施し得ることは勿論である。
本発明は、集積回路装置の製造産業などに利用可能である。

Claims (14)

  1. 第１の電圧で動作する第１の集積回路を有する第１の集積回路チップを含む集積回路チップを複数積層してなる積層体を備える集積回路装置であって、
    電源側から供給される所定電圧を前記第１の電圧に昇圧して前記積層体を構成する前記第１の集積回路チップの前記第１の集積回路に供給する昇圧供給回路を有するインターポーザが前記積層体の一方の端面に配置されている
    ことを特徴とする集積回路装置。
  2. 前記昇圧供給回路は、
    前記所定電圧が供給される入力端子と前記第１の電圧を供給する出力端子との間に直列に接続されたインダクタと、前記インダクタと前記出力端子との間に直列に接続され電流を前記入力端子から前記出力端子に向かう方向へ整流する整流素子と、前記インダクタと前記整流素子との間で前記インダクタからみて前記出力端子に並列に接続されたスイッチング素子と、前記整流素子と前記出力端子との間で前記整流素子からみて前記出力端子に並列に接続されたキャパシタと、前記整流素子と前記出力端子との間で前記整流素子からみて前記出力端子に並列に接続された抵抗と、を有するブーストコンバータと、
    前記スイッチング素子をスイッチング制御するスイッチング制御回路と、
    を備える回路である
    請求項１記載の集積回路装置。
  3. 前記スイッチング制御回路は、前記出力端子の電圧が前記第１の電圧になるよう調整した周波数で前記スイッチング素子がスイッチングするよう前記スイッチング素子を制御する回路である請求項２記載の集積回路装置。
  4. 前記スイッチング制御回路は、前記出力端子の電圧が高くなるほど高くなる傾向に調整した周波数で前記スイッチング素子がスイッチングするよう前記スイッチング素子を制御する回路である請求項３記載の集積回路装置。
  5. 前記スイッチング制御回路は、前記出力端子の電圧が前記所定電圧から該所定電圧より高く前記第１の電圧より低い第１の制御用電圧に至るまでは第１の周波数で前記スイッチング素子がスイッチングするよう前記スイッチング素子を制御し、前記出力端子の電圧が前記第１の制御用電圧に至ってから前記第１の制御用電圧より高く前記第１の電圧より低い第２の制御用電圧に至るまでは前記第１の周波数より高い第２の周波数で前記スイッチング素子がスイッチングするよう前記スイッチング素子を制御し、前記出力端子の電圧が前記第２の制御用電圧に至ってから前記第１の電圧に至るまでは前記第２の周波数より高い第３の周波数で前記スイッチング素子がスイッチングするよう前記スイッチング素子を制御し、前記出力端子の電圧が前記第１の電圧に至ってからは前記スイッチング素子のスイッチングを停止し、前記出力端子の電圧が前記第１の電圧に至ってから前記第２の制御電圧まで低下したときには前記第１の電圧に至るまで前記第３の周波数で前記スイッチング素子がスイッチングするよう前記スイッチング素子を制御する回路である請求項４記載の集積回路装置。
  6. 前記昇圧供給回路は、
    前記所定電圧が供給される入力端子と前記第１の電圧を供給する出力端子との間に直列に接続されたインダクタと、前記インダクタと前記出力端子との間に直列に接続され電流を前記入力端子から前記出力端子に向かう方向へ整流する整流素子と、前記インダクタと前記整流素子との間で前記インダクタからみて前記出力端子に並列に接続されたスイッチング素子と、を有するブーストコンバータと、
    パルス信号を用いて前記スイッチング素子をスイッチング制御するスイッチング制御回路と、
    を備える回路である
    請求項１記載の集積回路装置。
  7. 請求項６記載の集積回路装置であって、
    前記スイッチング制御回路は、
    前記出力端子の電圧として出力電圧を検出する電圧検出部と、
    前記スイッチング素子に前記パルス信号を１周期分印加したときの前記出力電圧の変化量を検出する電圧変化量検出部と、
    前記パルス信号の周波数およびデューティ比と前記検出された出力電圧と前記検出された出力電圧の変化量とを用いて前記出力端子に接続されている負荷容量を推定し、前記出力電圧が前記第１の電圧になり且つ前記推定した負荷容量に対して前記ブーストコンバータを効率よく駆動するよう調整した周波数およびデューティ比のパルス信号を用いて前記スイッチング素子をスイッチング制御するスイッチング制御部と、
    を有する回路である
    集積回路装置。
  8. 請求項７記載の集積回路装置であって、
    前記スイッチング制御回路は、
    前記推定された負荷容量として推定負荷容量と前記検出された出力電圧と前記パルス信号の周波数およびデューティ比とを記憶する第１記憶部と、
    前記負荷容量と前記出力電圧とに対して前記出力電圧が前記第１の電圧になるまでに前記ブーストコンバータで消費されるエネルギーが比較的低くなる前記パルス信号の周波数およびデューティ比の関係として予め設定された所定関係を記憶する第２記憶部と、
    を有し、
    前記スイッチング制御部は、前記検出された出力電圧が前記第１の電圧に至るまでは前記出力端子に前記第１記憶部に記憶されている推定負荷容量の負荷が接続されている状態で前記第１記憶部に記憶されている周波数およびデューティ比のパルス信号を用いて前記スイッチング素子をスイッチング制御したときの前記出力端子の電圧の変化量を推定し前記検出された電圧変化量と前記推定された出力端子の電圧の変化量との差分が所定値未満であるときに前記第１記憶部に記憶されている周波数およびデューティ比のパルス信号を用いて前記スイッチング素子をスイッチング制御すると共に前記検出された出力電圧を第１記憶部に記憶させると共に前記検出された電圧変化量と前記推定された出力端子の電圧の変化量との差分が所定値以上であるときには前記検出された電圧変化量を用いて前記負荷容量を推定し該推定した負荷容量と前記第２記憶部に記憶されている所定関係とを用いて前記ブーストコンバータを効率よく駆動する前記パルス信号の周波数およびデューティ比を設定して該設定した周波数およびデューティ比のパルス信号を用いて前記スイッチング素子をスイッチング制御すると共に前記推定した負荷容量と前記パルス信号の周波数およびデューティ比と前記検出された出力電圧を前記第１記憶部に記憶させ、前記出力端子の電圧が前記第１の電圧に至ってからは前記スイッチング素子のスイッチングを停止する回路である
    集積回路装置。
  9. 請求項７または８記載の集積回路装置であって、
    前記スイッチング制御回路は、
    前記入力端子の電圧を検出する電圧検出部を備え、
    前記スイッチング制御部は、前記検出された入力端子の電圧に対して前記ブーストコンバータを効率よく駆動するよう調整した周波数およびデューティ比のパルス信号を用いて前記スイッチング素子をスイッチング制御する
    集積回路装置。
  10. 前記スイッチング素子は、ドレインが前記インダクタに接続されると共にソースが接地されてなるデプレッション型のｎ型金属酸化物半導体トランジスタである請求項２ないし９のいずれか１つの請求項に記載の集積回路装置。
  11. 前記スイッチング素子は、ドレインがインダクタに接続されたデプレッション型のｎ型金属酸化物半導体トランジスタと、ドレインが前記デプレッション型のｎ型金属酸化物半導体トランジスタのソースに接続されると共にソースが接地されてなるエンハンスメント型のｎ型金属酸化物半導体トランジスタと、を有する素子である請求項２ないし９のいずれか１つの請求項に記載の集積回路装置。
  12. 前記整流素子は、ゲートおよびソースが前記インダクタに接続されると共にドレインが前記出力端子に接続されてなるエンハンスメント型のｎ型金属酸化物半導体トランジスタである請求項２ないし１１のいずれか１つの請求項に記載の集積回路装置。
  13. 前記第１の集積回路は、フラッシュメモリである請求項１ないし１２のいずれか１つの請求項に記載の集積回路装置。
  14. 請求項１ないし１３いずれか１つの請求項に記載の集積回路装置であって、
    前記第１の集積回路は、前記第１の電圧および前記第１の電圧と異なる第２の電圧で動作する回路であり、
    前記インターポーザは、前記所定電圧を前記第２の電圧に昇圧して前記積層体を構成する前記第１の集積回路チップの前記第１の集積回路に供給する第２昇圧供給回路を有する
    集積回路装置。
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