JP2019106228A - 半導体記憶装置 - Google Patents

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Abstract

【課題】 複数のメモリチップから出力されるデータとＤＱＳ信号のズレを抑制する半導体記憶装置を提供する。【解決手段】 本発明のフラッシュメモリデバイス１００は、積層されたメモリチップ２００、３００と、データを入出力可能な複数のＩＯ端子と、１つのＤＱＳ端子とを含む。メモリチップ２００、３００の各々は、データを出力するための出力回路と、当該出力回路から出力されるデータのタイミングを定義するＤＱＳ信号を出力するＤＱＳ出力回路とを有する。１つのＤＱＳ端子には、メモリチップ２００、３００の各ＤＱＳ出力回路から出力されるＤＱＳ信号が供給される。【選択図】 図４

Description

本発明は、複数のダイまたはチップをスタックした半導体記憶装置に関し、特に、データストローブ信号（ＤＱＳ信号）を出力する機能を搭載したフラッシュメモリに関する。
マルチチップパッケージは、１つのパッケージ内に同種または異種のチップまたはダイを複数スタックするものであり、例えば、同種のメモリチップをスタックすることでメモリ容量を拡大したり、異種のメモリチップをスタックすることで異なるストレージ機能を提供することができる。例えば、特許文献１の不揮発性半導体記憶装置は、複数のメモリアレイチップと、メモリアレイチップの制御を行う制御チップとを積層し、メモリアレイチップの貫通電極と制御チップの貫通電極とを位置合わせし、両貫通電極の電気的な接続を行っている。また、特許文献２の半導体デバイスは、マスタフラッシュメモリチップと、スレーブフラッシュメモリチップとを積層し、スレーブフラッシュメモリチップの非コア回路を欠如させ、マスタフラッシュメモリチップからスレーブフラッシュメモリチップにデバイス動作のための必要な信号および電圧を供給している。
特開２００８−３００４６９号公報 特開２０１４−５７０７７号公報
１つのパッケージ内に複数のメモリチップを含ませることで、事実上、メモリデバイスのストレージ容量を増加させることができる。また、複数のメモリチップを含ませることで、メモリデバイスが入出力できるデータビット幅を増加させることも可能である。
フラッシュメモリデバイスにおいても、複数のメモリチップをスタックすることでメモリ容量を増加させることが行われている。また、シリアルペリフェラルインターフェース（ＳＰＩ）機能を搭載したフラッシュメモリチップでは、外部から供給されるシリアルクロック信号に同期してデータの入出力を行うことが可能であり、シリアルクロック信号の周波数をより高くすることで、入出力データの高速化を図っている。
フラッシュメモリデバイスから出力されるデータの高速化が進むと、ホストコンピュータにおいて、データの取り込むときのタイミングが非常にセンシティブになる。そこで、フラッシュメモリデバイスに、出力データのタイミングを定義するデータストローブ信号（以下、ＤＱＳ信号）を出力するＤＱＳ端子を設け、ホストコンピュータは、ＤＱＳ信号から出力されるＤＱＳ信号を見て、フラッシュメモリデバイスから出力されるデータの取り込みを行っている。
図１に、複数のメモリチップを積層した従来のフラッシュメモリデバイスの概略構成を示す。フラッシュメモリデバイス１０は、メモリチップ（ダイ１）２０と、メモリチップ２０にスタックされたメモリチップ（ダイ２）３０と、これらのメモリチップに電気的に接続された外部端子部４０とを含む。メモリチップ２０は、例えば、４ビット幅のデータを入出力するための入出力回路２２と、入出力回路２２から出力されるデータのタイミングを定義するＤＱＳ信号を出力するためのＤＱＳ出力回路２４とを有し、入出力回路２２の４つの出力ノードは、外部端子部４０の入出力端子ＩＯ_０〜ＩＯ_３にそれぞれ電気的に接続され、ＤＱＳ出力回路２４の出力ノードは、外部端子部４０のＤＱＳ端子に電気的に接続される。
メモリチップ３０は、メモリチップ２０と同一の構成を有しており、メモリチップ３０の入出力回路３２の出力ノードは、外部端子部４０の入出力端子ＩＯ_４〜ＩＯ_７にそれぞれ電気的に接続される。但し、１つのフラッシュメモリデバイス１０には、１つのＤＱＳ端子が設けられるため、メモリチップ３０のＤＱＳ出力回路３４の出力ノードは、未接続であり、つまり、ＤＱＳ端子には接続されない。
ＤＱＳ出力回路２４（３４）は、入出力回路２２（３２）から出力されるデータと同一の遅延特性を備えたＤＱＳ信号を生成するため、入出力回路２２（３２）の出力ドライバーを複製した出力ドライバーを含む。図２に、ＤＱＳ出力回路に含まれる出力ドライバーの一例を示す。出力ドライバーは、複数のインバータを含み、各インバータのゲートには、共通の信号（例えば、クロック信号）が入力され、各インバータの出力ノードＱｎが共通に接続され、出力ノードＱｎからＤＱＳ信号が出力される。ＤＱＳ出力回路の出力ドライバーは、入出力回路の出力ドライバーの複製であるため、ＤＱＳ出力回路から出力されるＤＱＳ信号は、入出力回路から出力されるデータと同じゲート遅延を持って出力される。
ここで、メモリチップは、要求される動作条件を満足させるように設計され、製造されるが、それでも製造誤差やマージン等によりメモリチップ間の回路にはバラツキが生じる。
つまり、メモリチップ２０から出力されるデータのタイミングと、メモリチップ３０から出力されるデータのタイミングにはズレが生じ得る。
図３に、メモリチップ２０、３０から出力されるデータとＤＱＳ信号とのタイミングの関係を例示する。時刻ｔ１において、ＤＱＳ出力回路２４がＬレベルからＨレベルに立ち上がるＤＱＳ信号を出力するとき、このタイミングに一致するデータがメモリチップ２０の入出力回路２２から出力される。つまり、ＤＱＳ端子に表れるＤＱＳ信号と、入出力端子ＩＯ_０〜３に表れるデータとのタイミングは一致している。しかしながら、もし、メモリチップ３０から出力されるデータの遅延時間がメモリチップ２０から出力されるデータの遅延時間よりも大きければ、時刻ｔ１から時間ｔｄ経過後の時刻ｔ２において、メモリチップ３０から出力されるデータが入出力端子ＩＯ_４〜７に表れることになる。つまり、ＤＱＳ端子に表れるＤＱＳ信号と、入出力端子ＩＯ_４〜７に表れるデータとのタイミングには、時間ｔｄのズレが生じてしまう。ズレｔｄが大きいと、ホストコンピュータは、ＤＱＳ信号に基づきメモリチップ３０から出力されるデータを正確に取り込めないという課題が生じてしまう。
本発明は、このような従来の課題を解決するものであり、複数のメモリチップから出力されるデータとＤＱＳ信号のズレを抑制する半導体記憶装置を提供することを目的とする。
本発明に係る複数のメモリチップを積層した半導体記憶装置は、複数のメモリチップの各々は、データを出力するための出力回路と、前記出力回路から出力されるデータのタイミングを定義するデータストローブ信号を出力するＤＱＳ出力回路とを有し、半導体記憶装置はさらに、複数のメモリチップの各出力回路から出力されるデータを外部に出力可能な複数の出力端子と、前記データストローブ信号を外部に出力するための１つのＤＱＳ端子とを有し、複数のメモリチップの各ＤＱＳ出力回路から出力されるデータストローブ信号が前記１つのＤＱＳ端子に供給される。
ある実施態様では、各メモリチップの出力回路は、データを出力するためのｎ個の並列のインバータを含み（ｎは、２以上の整数）、各メモリチップのＤＱＳ出力回路は、前記出力回路のｎ個の並列のインバータを複製したｎ個の並列のインバータを含み、各ＤＱＳ出力回路は、ｎ個の並列のインバータよりも少ない数のインバータから出力されるデータストローブ信号をＤＱＳ端子に供給する。ある実施態様では、 ｍ個のメモリチップが積層されるとき（ｍは、２以上の整数）、各メモリチップのＤＱＳ出力回路は、ｎ／ｍ個の並列のインバータから出力されるデータストローブ信号をＤＱＳ端子に供給する。ある実施態様では、第１のメモリチップのＤＱＳ出力回路から出力される第１のデータストローブ信号は、第１のメモリチップの出力回路から出力されるデータの第１のタイミングを定義し、第２のメモリチップのＤＱＳ出力回路から出力される第２のデータストローブ信号は、第２のメモリチップの出力回路から出力されるデータの第２のタイミングを定義し、前記ＤＱＳ端子は、前記第１のデータストローブ信号と前記第２のデータストローブ信号に基づき第３のタイミングで第１および第２のメモリチップの各出力回路から出力されるデータを定義する第３のデータストローブ信号を出力する。ある実施態様では、前記複数の出力端子の数は、複数のメモリチップの各出力回路が出力するデータビット数に等しい。ある実施態様では、メモリチップは、ＮＡＮＤ型のメモリセルアレイを含む。ある実施態様では、半導体記憶装置はさらに、外部からクロック信号を受け取るクロック端子を含み、複数のメモリチップの各出力回路は、前記クロック端子から入力されたクロック信号に同期してデータを出力する。ある実施態様では、複数のメモリチップは、シリアルペリフェラルインターフェース（ＳＰＩ）を搭載する。
本発明に係る複数のメモリチップを積層した半導体記憶装置のデータストローブ信号の出力方法は、複数のメモリチップの各出力回路から出力されるデータが複数の外部端子に供給されるように、各出力回路の出力ノードと前記複数の外部端子とを接続し、複数のメモリチップの各ＤＱＳ出力回路から出力されるデータストローブ信号が１つのＤＱＳ端子に供給されるように、各ＤＱＳ出力回路の出力ノードと前記１つのＤＱＳ端子とを接続し、前記外部端子から外部にデータが出力されるとき、前記１つのＤＱＳ端子は、前記外部端子から出力されるデータのタイミングを定義するデータストローブ信号を外部に出力する。
ある実施態様では、各メモリチップの出力回路は、データを出力するためのｎ個の並列のインバータを含み（ｎは、２以上の整数）、各メモリチップのＤＱＳ出力回路は、前記出力回路のｎ個の並列のインバータを複製したｎ個の並列のインバータを含み、ｍ個のメモリチップが積層されるとき（ｍは、２以上の整数）、各メモリチップのＤＱＳ出力回路がｎ／ｍ個の並列のインバータからデータストローブ信号をＤＱＳ端子に供給するように、各ＤＱＳ出力回路が動作される。
本発明に係る複数のメモリチップを積層した半導体記憶装置の製造方法は、データを出力する出力回路がｎ個の並列のインバータを含み（ｎは、２以上の整数）、各メモリチップのデータストローブ信号を出力するＤＱＳ出力回路が、前記出力回路のｎ個の並列のインバータを複製したｎ個の並列のインバータを含むメモリチップをｍ個用意し（ｍは、２以上の整数）、ｍ個のメモリチップを積層し、ｍ個のメモリチップの各ＤＱＳ出力回路がｎ／ｍ個の並列のインバータから出力されるデータストローブ信号が１つのＤＱＳ端子に供給されるように、各ＤＱＳ出力回路の動作を設定する。
ある実施態様では、前記設定は、ワイヤボンドによるオプションまたはフューズによるオプションを用いて実行される。
本発明によれば、各メモリチップのＤＱＳ出力回路から出力されるＤＱＳ信号を１つのＤＱＳ端子に供給するようにすることで、各メモリチップの出力データとＤＱＳ信号との時間的なズレを抑制することができる。
複数のスタックされたメモリチップを有する従来のフラッシュメモリデバイスの概略構成を示す図である。 従来のメモリチップのＤＱＳ出力回路の出力ドライバーの一例を示す図である。 従来のＤＱＳ信号と各メモリチップの出力データとのタイミングの関係を示す図である。 本発明の実施例に係るフラッシュメモリデバイスの概略構成を示す図である。 本発明の実施例に係るスタックされたメモリチップのＤＱＳ出力回路の出力ドライバーの一例を示す図である。 本発明の実施例に係るＤＱＳ信号と各メモリチップの出力データとのタイミングの関係を示す図である。
次に、本発明の実施の形態について図面を参照して詳細に説明する。本発明に係る半導体記憶装置は、１つのパッケージ内に複数のメモリチップを含むマルチチップのデバイスであり、好ましい態様では、複数のＮＡＮＤ型のフラッシュメモリチップをスタックさせたフラッシュメモリデバイスである。但し、本発明に係る半導体記憶装置は、ＮＡＮＤ型のメモリチップと異種のＮＯＲ型のメモリチップやＤＲＡＭ等のメモリチップを包含するものであってもよい。さらに、フラッシュメモリチップは、シリアルクロック信号に同期してデータの入出力が可能なシリアルインターフェース機能を搭載するものであることができる。
図４に、本発明の実施例に係るフラッシュメモリデバイスの概略構成を示す。フラッシュメモリデバイス１００は、例えば、２つのメモリチップ２００、３００と、外部のホストコンピュータとのインターフェースを提供する外部端子部４００とを含んで構成される。ここでは、２つのメモリチップがスタックされる例を示すが、スタックされるメモリチップの数は３つ以上であってもよい。フラッシュメモリデバイス１００は、例えば、ＢＧＡまたはＣＳＰパッケージから構成される。ＢＧＡパッケージでは、スタックされたメモリチップ２００、３００がフレキシブル回路基板上にフリップチップ実装され、あるいはワイヤボンディングにより回路基板に電気的に接続され、フレキシブル回路基板の裏面側には、外部端子を構成する複数のボール端子が形成される。
メモリチップ２００とメモリチップ３００とは、同一のチップを用いて構成される。ある実施態様では、例えば、フューズメタルオプションまたはボンディングオプションにより、一方のメモリチップ２００をマスタチップに割り当て、他方のメモリチップ３００をスレーブチップに割り当てるようにしてもよい。
メモリチップ２００は、複数のＮＡＮＤストリングユニットが形成されたメモリセルアレイ２１０、行デコーダ／駆動回路、ページバッファ／センス回路、列デコーダ、コントローラ、内部電源発生回路等を含む周辺回路２２０、入出力回路２３０およびＤＱＳ信号を出力するＤＱＳ出力回路２４０を含む。メモリチップ２００は、読出し動作が行われるとき、メモリセルアレイ２１０から読み出されたページデータを入出力回路２３０から出力させ、あるいはプログラム動作が行われるとき、入出力回路２３０から入力されたデータをメモリセルアレイ２１０の選択ページにプログラムする。また、メモリチップ２００は、消去動作が行われるとき、メモリセルアレイ２１０の選択ブロックの消去を行う。
メモリチップ３００は、メモリチップ２００と同様の構成を有し、メモリセルアレイ３１０、周辺回路３２０、入出力回路３３０およびＤＱＳ出力回路３４０を含む。ある実施態様では、メモリチップ２００のメモリセルアレイ２１０のアドレス空間とメモリチップ３００のメモリセルアレイ３１０のアドレス空間は同一であり、ホストコンピュータからフラッシュメモリデバイス１００にアクセスがあったとき、メモリチップ２００とメモリチップ３００とが同時に選択される。例えば、読出し動作が行われるとき、メモリチップ２００で読み出されたデータと、メモリチップ３００で読み出されたデータとが、同時に、入出力端子ＩＯ_０〜７から出力される。
メモリチップ２００の入出力回路２３０は、例えば、４ビット幅のデータ構成（×４）であり、入出力回路２３０の４つの出力ノードが外部端子部４００の入出力端子ＩＯ_０〜３にそれぞれ電気的に接続される。同様に、メモリチップ３００の入出回路３３０の４つの出力ノードが入出力端子ＩＯ_４〜７にそれぞれ電気的に接続される。また、本実施例では、メモリチップ２００のＤＱＳ出力回路２４０のＤＱＳ信号を出力する出力ノードと、メモリチップ３００のＤＱＳ出力回路３４０のＤＱＳ信号を出力する出力ノードとの双方が、外部端子部４００の１つのＤＱＳ端子に共通に電気的に接続される。言い換えれば、１つのＤＱＳ端子には、ＤＱＳ出力回路２４０から出力されるＤＱＳ信号と、ＤＱＳ出力回路３４０から出力されるＤＱＳ信号とが供給され、２つのＤＱＳ信号の合成された成分がＤＱＳ端子に表れる。
なお、外部端子部４００には、入出力端子ＩＯ_０〜７、ＤＱＳ端子の他にも、例えば、制御信号（アドレスラッチイネーブル、コマンドラッチイネーブル等）を入力するための端子、ビジー信号／レディ信号を出力する外部端子、クロック信号を入力する端子などが含まれても良い。外部端子部４００は、フラッシュメモリデバイス１００とホストコンピュータとの間で送受する信号等のインターフェースを提供する。
次に、本実施例によるメモリチップ２００、３００のＤＱＳ出力回路２４０、３４０の詳細について説明する。１つのメモリチップの入出力回路が、図２に示すような４個の並列のインバータを接続した出力ドライバーを有する仮定すると、ＤＱＳ出力回路は、その出力ドライバーを複製した４個の並列のインバータを接続した出力ドライバーを有する。メモリチップ２００またはメモリチップ３００が単一のチップとしてパッケージ内に収容される場合には、ＤＱＳ出力回路２４０、３４０は、４個の並列のインバータを接続した出力ドライバーからＤＱＳ信号を出力する。
本実施例では、メモリチップ２００とメモリチップ３００とが１つのパッケージ内にスタックされる場合には、ＤＱＳ出力回路２４０、３４０に、４個の並列のインバータよりも少ない数のインバータによりＤＱＳ信号を出力させる。１つの好ましい態様では、図５に示すように、ＤＱＳ出力回路２４０の出力ドライバーが２個の並列のインバータにより動作されるようにし、同様に、ＤＱＳ出力回路３４０の出力ドライバーが２個の並列のインバータにより動作されるようにし、ＤＱＳ出力回路２４０の半分のインバータの出力ノードＱｎ−１と、ＤＱＳ出力回路３４０の半分のインバータの出力ノードＱｎ−２とがＤＱＳ端子に接続される。
インバータの半分を動作不能にする方法は、任意であるが、例えば、メモリチップがスタックされる場合（マルチチップとして使用される場合）、フューズオプションまたはメタルオプションまたはボンディングオプションにより、２個の並列のインバータの出力ノードがＤＱＳ端子に接続されるようにし、残りの２個の並列のインバータの出力ノードがＤＱＳ端子から切り離されるようにする。
こうして、メモリチップ２００とメモリチップ３００とがスタックされた場合には、１つのＤＱＳ端子には、ＤＱＳ出力回路２４０の２個の並列のインバータの出力ノードＱｎ−１から出力されるＤＱＳ信号と、ＤＱＳ出力回路３４０の２個の並列のインバータの出力ノードＱｎ−２から出力されるＤＱＳ信号とが供給される。
図６は、本実施例によるフラッシュメモリデバイスのＤＱＳ信号と各メモリチップから出力されるデータとのタイミングの関係を例示する図である。ここで、メモリチップ３００から出力されるデータの遅延量（出力インバータのゲート遅延など）は、メモリチップ２００から出力されるデータの遅延量よりも相対的に大きいものとする。同一のメモリチップであっても、製造時の誤差、バラツキ等により、両者の回路要素にはバラツキが生じる。例えば、両メモリチップの出力ドライバーのトランジスタのサイズが異なってしまう。従って、メモリチップ２００の入出力回路２４０の出力ドライバーから出力されるデータの遅延量と、メモリチップ３００の入出力回路３４０の出力ドライバーから出力されるデータの遅延量とが一致するとは限らない。
例えば、フラッシュメモリデバイス１００の読出し動作が行われるとき、図６に示すように、時刻ｔ１でメモリチップ２００で読み出されたデータが入出力端子ＩＯ_０〜３に表れ、メモリチップ２００よりも相対的にデータ出力が遅延するメモリチップ３００で読み出されたデータは、時刻ｔ３で入出力端子ＩＯ_４〜７に表れる。一方、ＤＱＳ信号は、時刻ｔ１と時刻ｔ３のほぼ中間の時刻ｔ２で、入出力端子ＩＯ_０〜７に出力データが表れることを示すため、ＬレベルからＨレベルに遷移する。ホストコンピュータは、時刻ｔ２でＤＱＳ信号がＨレベルに遷移することに応答して、フラッシュメモリデバイス１００の入出力端子ＩＯ_０〜７に表れる出力データを取り込む。
ＤＱＳ信号は、図５に示すように、メモリチップ２００のＤＱＳ出力回路２４０の２個の並列の出力ドライバーから出力されたＤＱＳ信号と、メモリチップ３００のＤＱＳ出力回路３４０の２個の並列の出力ドライバーから出力されたＤＱＳ信号を合成したものである。メモリチップ２００から出力されるデータの遅延量がメモリチップ３００よりも相対的に小さいということは、メモリチップ２００の出力ドライバーを構成するＰＭＯＳトランジスタおよびＮＭＯＳトランジスタのサイズが、メモリチップ３００の出力ドライバーを構成するＰＭＯＳトランジスタおよびＮＭＯＳトランジスのサイズよりも大きく、駆動能力が高いと推測される。
トランジスタの駆動能力が大きければ、出力ノードをプルアップまたはプルダウンするときの駆動電流が大きくなり、遷移するときの傾きが急になり、動作速度が速くなる。他方、トランジスタの駆動能力が小さければ、出力ノードをプルアップまたはプルダウンするときの駆動電流が小さくなり、その傾きが緩やかになり、動作速度が遅くなる。本実施例では、１つのＤＱＳ端子に、メモリチップ２００の出力ドライバーから出力されるＤＱＳ信号とメモリチップ３００の出力ドライバーから出力されるＤＱＳ信号とが供給されるため、ＤＱＳ端子には、２つのＤＱＳ信号の成分が合成されたＤＱＳ信号が表れることになる。その結果、ＤＱＳ端子には、メモリチップ２００のＤＱＳ信号が遷移するタイミングとメモリチップ３００のＤＱＳ信号が遷移するタイイングとのほぼ中間地点で遷移するＤＱＳ信号が表れることになる。このため、フラッシュメモリ１００の入出力端子ＩＯ_０〜３に表れる出力データとＤＱＳ端子に表れるＤＱＳ信号とのタイミングのズレは、時刻ｔ１〜ｔ２の時間ｔｄ１であり、入出力端子ＩＯ_４〜７に表れる出力データとＤＱＳ端子に表れるＤＱＳ信号とのタイミングのズレは、時刻ｔ２−ｔ３の時間ｔｄ２であり、従来のフラッシュメモリデバイスにおけるタイミングのズレｔｄよりも小さくすることができる。
上記実施例では、ＤＱＳ出力回路および入出力回路が４個の並列のインバータを接続した出力ドライバーを有する例を示したが、これは一例であり、接続されるインバータの数は、要求される駆動特性に応じて任意である。また、上記実施例では、２つのメモリチップをスタックする例を示したが、スタックするメモリチップの数は、３つ以上であってもよい。仮に、１つのメモリチップのＤＱＳ出力回路がｎ個の並列のインバータを接続した出力ドライバーを備えているとき、そのようなメモリチップがｍ個スタックされた場合には、各メモリチップのＤＱＳ出力回路は、ｎ／ｍ個の並列のインバータがイネーブルされた出力ドライバーからＤＱＳ信号を出力し、１つのＤＱＳ端子には、ｎ／ｍ個の並列のインバータを接続した出力ドライバーから出力されるｍ個のＤＱＳ信号が供給される。
上記実施例では、メモリチップのデータ入出力が×４の構成を例示したが、これに限らず、×１、×８、×１６等であってもよい。上記実施例では、フラッシュメモリチップをスタックする例を示したが、本発明は、フラッシュメモリチップ以外のメモリチップにも適用することができる。さらに本発明は、フラッシュメモリチップと異種のメモリチップをスタックするメモリデバイスにも適用することができる。
本発明の好ましい実施の形態について詳述したが、本発明は、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された発明の要旨の範囲内において、種々の変形・変更が可能である。
１００：フラッシュメモリデバイス ２００：メモリチップ
２１０：メモリセルアレイ ２２０：周辺回路
２３０：入出力回路 ２４０：ＤＱＳ出力回路
３００：メモリチップ ３１０：メモリセルアレイ
３２０：周辺回路 ３３０：入出力回路
３４０：ＤＱＳ出力回路 ４００：外部端子部

Claims (12)

  1. 複数のメモリチップを積層した半導体記憶装置であって、
    複数のメモリチップの各々は、データを出力するための出力回路と、前記出力回路から出力されるデータのタイミングを定義するデータストローブ信号を出力するＤＱＳ出力回路とを有し、
    半導体記憶装置はさらに、
    複数のメモリチップの各出力回路から出力されるデータを外部に出力可能な複数の出力端子と、
    前記データストローブ信号を外部に出力するための１つのＤＱＳ端子とを有し、
    複数のメモリチップの各ＤＱＳ出力回路から出力されるデータストローブ信号が前記１つのＤＱＳ端子に供給される、半導体記憶装置。
  2. 各メモリチップの出力回路は、データを出力するためのｎ個の並列のインバータを含み（ｎは、２以上の整数）、各メモリチップのＤＱＳ出力回路は、前記出力回路のｎ個の並列のインバータを複製したｎ個の並列のインバータを含み、
    各ＤＱＳ出力回路は、ｎ個の並列のインバータよりも少ない数のインバータから出力されるデータストローブ信号をＤＱＳ端子に供給する、請求項１に記載の半導体記憶装置。
  3. ｍ個のメモリチップが積層されるとき（ｍは、２以上の整数）、各メモリチップのＤＱＳ出力回路は、ｎ／ｍ個の並列のインバータから出力されるデータストローブ信号をＤＱＳ端子に供給する、請求項２に記載の半導体記憶装置。
  4. 第１のメモリチップのＤＱＳ出力回路から出力される第１のデータストローブ信号は、第１のメモリチップの出力回路から出力されるデータの第１のタイミングを定義し、
    第２のメモリチップのＤＱＳ出力回路から出力される第２のデータストローブ信号は、第２のメモリチップの出力回路から出力されるデータの第２のタイミングを定義し、
    前記ＤＱＳ端子は、前記第１のデータストローブ信号と前記第２のデータストローブ信号に基づき第３のタイミングで第１および第２のメモリチップの各出力回路から出力されるデータを定義する第３のデータストローブ信号を出力する、請求項１ないし３いずれか１つに記載の半導体記憶装置。
  5. 前記複数の出力端子の数は、複数のメモリチップの各出力回路が出力するデータビット数に等しい、請求項１に記載の半導体記憶装置。
  6. メモリチップは、ＮＡＮＤ型のメモリセルアレイを含む、請求項１ないし５いずれか１つに記載の半導体記憶装置。
  7. 半導体記憶装置はさらに、外部からクロック信号を受け取るクロック端子を含み、複数のメモリチップの各出力回路は、前記クロック端子から入力されたクロック信号に同期してデータを出力する、請求項１ないし６いずれか１つに記載の半導体記憶装置。
  8. 複数のメモリチップは、シリアルペリフェラルインターフェース（ＳＰＩ）を搭載する、請求項７に記載の半導体記憶装置。
  9. 複数のメモリチップを積層した半導体記憶装置のデータストローブ信号の出力方法であって、
    複数のメモリチップの各出力回路から出力されるデータが複数の外部端子に供給されるように、各出力回路の出力ノードと前記複数の外部端子とを接続し、
    複数のメモリチップの各ＤＱＳ出力回路から出力されるデータストローブ信号が１つのＤＱＳ端子に供給されるように、各ＤＱＳ出力回路の出力ノードと前記１つのＤＱＳ端子とを接続し、
    前記外部端子から外部にデータが出力されるとき、前記１つのＤＱＳ端子は、前記外部端子から出力されるデータのタイミングを定義するデータストローブ信号を外部に出力する、データストローブ信号の出力方法。
  10. 各メモリチップの出力回路は、データを出力するためのｎ個の並列のインバータを含み（ｎは、２以上の整数）、各メモリチップのＤＱＳ出力回路は、前記出力回路のｎ個の並列のインバータを複製したｎ個の並列のインバータを含み、
    ｍ個のメモリチップが積層されるとき（ｍは、２以上の整数）、各メモリチップのＤＱＳ出力回路がｎ／ｍ個の並列のインバータからデータストローブ信号をＤＱＳ端子に供給するように、各ＤＱＳ出力回路が動作される、請求項９に記載の出力方法。
  11. 複数のメモリチップを積層した半導体記憶装置の製造方法であって、
    データを出力する出力回路がｎ個の並列のインバータを含み（ｎは、２以上の整数）、各メモリチップのデータストローブ信号を出力するＤＱＳ出力回路が、前記出力回路のｎ個の並列のインバータを複製したｎ個の並列のインバータを含むメモリチップをｍ個用意し（ｍは、２以上の整数）、
    ｍ個のメモリチップを積層し、
    ｍ個のメモリチップの各ＤＱＳ出力回路がｎ／ｍ個の並列のインバータから出力されるデータストローブ信号が１つのＤＱＳ端子に供給されるように、各ＤＱＳ出力回路の動作を設定する、半導体記憶装置の製造方法。
  12. 前記設定は、ワイヤボンドによるオプションまたはフューズによるオプションを用いて実行される、請求項１１に記載の半導体記憶装置の製造方法。
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