JP2015056105A - 不揮発性半導体記憶装置 - Google Patents

Abstract

【課題】短時間でデータをチップ間コピーできる不揮発性半導体記憶装置を提供する。【解決手段】不揮発性半導体記憶装置１０は、複数の不揮発性記憶素子１１a〜１１ｈと、複数の不揮発性記憶素子１１a〜１１ｈにそれぞれ接続され、第１データストローブ信号とともに不揮発性記憶素子１１a〜１１ｈからの第１データを出力し、第１データストローブ信号と異なる第２データストローブ信号とともに第２データを不揮発性記憶素子１１a〜１１ｈに入力する入出力回路と、を具備している。第２データストローブ信号は第１データストローブ信号を遅延した信号である。【選択図】図１

Description

本実施形態は、不揮発性半導体記憶装置に関する。

不揮発性半導体記憶装置には、大容量化のために複数のメモリチップを積層して１つのパッケージに収納しているものがある。

特開２００３−１７３２９０号公報

本実施形態は、短時間でメモリチップから別のメモリチップにデータをコピーできる不揮発性半導体記憶装置を提供する。

一つの実施形態によれば、不揮発性半導体記憶装置は複数の不揮発性記憶素子と、前記複数の不揮発性記憶素子にそれぞれ接続され、第１データストローブ信号とともに前記不揮発性記憶素子からの第１データを出力し、前記第１データストローブ信号と異なる第２データストローブ信号とともに第２データを前記不揮発性記憶素子に入力する入出力回路と、を具備し、前記第２データストローブ信号は前記第１データストローブ信号を遅延した信号である。

実施形態１に係る不揮発性半導体記憶装置を示す図で、図１（ａ）はそのブロック図、図１（ｂ）はその要部を示す回路図。 実施形態１に係るデータのコピーを示す図で、図２（ａ）はデータのコピー元およびコピー先を示す図、図２（ｂ）はデータをコピーするシーケンスを示す図。 実施形態１に係るデータをコピーするタイミングチャート。 実施形態１に係る比較例のデータのコピーを示す図で、図４（ａ）はデータのコピー元およびコピー先を示す図、図４（ｂ）はデータをコピーするシーケンスを示す図。 実施形態２に係るデータのコピーを示す図で、図５（ａ）はデータのコピー先を示す図、図５（ｂ）はデータをコピーするシーケンスを示す図。 実施形態２に係るデータをコピーするタイミングチャート。 実施形態３に係るデータのコピーを示す図で、図７（ａ）はデータのコピー元およびコピー先を示す図、図７（ｂ）はデータをコピーするシーケンスを示す図。 実施形態３に係るデータをコピーするタイミングチャート。

以下、本発明の実施形態について図面を参照しながら説明する。

（実施形態１）
本実施形態の不揮発性半導体記憶装置について、図１乃至図３を参照して説明する。図１は本実施形態の不揮発性半導体記憶装置を示す図で、図１（ａ）はそのブロック図、図１（ｂ）はその要部を示す回路図である。図２はデータのコピーを示す図で、図２（ａ）はデータのコピー元およびコピー先を示す図、図２（ｂ）はデータをコピーするシーケンスを示す図である。図３はデータをコピーするタイミングチャートである。

図１（ａ）に示すように、本実施形態の不揮発性半導体記憶装置１０は、例えばＮＡＮＤフラッシュメモリである。不揮発性半導体記憶装置１０は、複数の不揮発性記憶素子１１と、不揮発性記憶素子１１からのデータの読み出しおよび不揮発性記憶素子１１へのデータの書き込みを制御するメモリコントローラ１２と、データの読み出しおよびデータの書き込みを行う際に、データを一時的に格納するためのキャッシュメモリ１３を有している。

複数の不揮発性記憶素子１１、メモリコントローラ１２、およびキャッシュメモリ１３は互いにデータストローブ信号バスライン１４およびデータ信号バスライン１５で接続されている。データストローブ信号バスライン１４は、例えばデータストローブ信号および反転したデータストローブ信号を双方向に伝送する２本の信号ラインである。データ信号バスライン１５は、例えば８ビットのデータ信号を双方向に伝送する８本の信号ラインである。

複数の不揮発性記憶素子１１は、実装密度を向上させて大容量化するために積層され、１つのパッケージ（図示せず）に収納されている。

複数の不揮発性記憶素子１１は、複数の１次グループ１６にグルーピングされている。複数の１次グループ１６は、複数の２次グループ１７にグルーピングされている。ここでは、不揮発性半導体記憶装置１０は２つの２次グループ１７を含んでいる。２次グループ１７は２つの１次グループ１６を含んでいる。１次グループ１６は２つの不揮発性記憶素子１１を含んでいる。

本明細書では、不揮発性記憶素子１１をペレット（Pellet）とも称し、２次グループ１７をチップ（Chip）とも称する。不揮発性記憶素子全体を指すときは不揮発性記憶素子１１と記し、個々の不揮発性記憶素子を指すときは、例えば不揮発性記憶素子１１ａのようにアルファベットの添え字を付して記す。１次グループおよび２次グループについても同様である。

メモリコントローラ１２は、外部のホスト１８、例えばパーソナルコンピュータのＣＰＵ（Central Processing Unit）からのコマンドに従って、不揮発性記憶素子１１からのデータの読み出しおよび不揮発性記憶素子１１へのデータの書き込みを制御する。メモリコントローラ１２とホスト１８は、例えばＵＳＢ（Universal Serial Bus）で接続されている。

データの読み出し、書き込みが可能なペレット１１は次のように指定される。始めに、複数の２次グループ１７から１つの２次グループ１７が選択される。次に、選択された２次グループ１７内にある複数の１次グループ１６から１つの１次グループ１６が選択される。その次に、選択された１次グループ１６内にある複数のペレット１１から１つのペレット１１が選択される。

データの読み出しに指定されたペレット１１は、データを送出していることをメモリコトローラ１２に知らせるデータストローブ信号（第1データストローブ信号ＤＱＳ１）をデータストローブ信号バスライン（ＤＱＳバスライン）１４に送出すると同時に、データ信号（ＤＱ信号）をデータ信号バスライン（ＤＱバスライン）１５に送出する。ＤＱＳ信号は、所定のクロック信号である。

データの書き込みに指定されたペレット１１は、ＤＱＳバスライン１４からＤＱＳ信号を取り込み、取り込んだＤＱＳ信号を遅延した信号（第２データストローブ信号ＤＱＳ２）の立ち上がりおよび立下りのタイミングでＤＱバスライン１５からＤＱ信号を取り込む。

従って、以下のようなシーケンスにより、１つのペレット１１（コピー元）から読み出したデータを、別のペレット１１（コピー先）に書き込む（コピーする）ことが可能である。

予めデータを読み出す第１のペレット１１ａとデータを書き込む第２のペレット１１ｂを指定しておく。第１のペレット１１ａからデータを読み出す。第１のペレット１１ａはＤＱＳ信号とＤＱ信号を送出する。第２のペレット１１ｂはＤＱＳ信号を取り込み、取り込んだＤＱＳ信号を遅延した信号の立ち上がりおよび立下りのタイミングでＤＱバスライン１５からＤＱ信号を取り込む。

第２のペレット１１ｂの内部のＤＱＳ信号は第１のペレット１１ａが送出したＤＱＳ信号よりサイクルが遅れているので、第２のペレット１１ｂは第１のペレット１１ａがＤＱ信号の送出を開始してからＤＱ信号を取り込む。ＤＱ信号は確実に第２のペレット１１ｂに取り込まれる。

図１（ｂ）はＤＱＳ信号のサイクルを遅らせる回路を示す図である。図１（ｂ）に示すように、ペレット１１はＤＱＳ信号が経由するデータストローブ信号端子（ＤＱＳ端子）２０と、ＤＱ信号が経由するデータ信号端子（ＤＱ端子）２１を有している。ＤＱＳ端子２０はＤＱＳバスライン１４に接続されている。ＤＱ端子２1はＤＱバスライン１５に接続されている。

ペレット１１はＤＱＳ端子２０と入力バッファ２２との間に、ＤＱＳ端子２０を介して取り込んだＤＱＳ信号に遅延を与えるか否かを選択可能な遅延回路２３を有している。遅延回路２３は、遅延素子２４と、３つの接点２５ａ、２５ｂ、２５ｃを有するスイッチ２５を有している。

遅延素子２４は、例えば所定の段数のインバータが直列接続されてなる遅延素子である。スイッチ２５は、例えば２つのＭＯＳトランジスタで構成さる。接点２５ａ、２５ｃがノーマリオンであり、接点２５ｂ、２５ｃがノーマリオフである。

接点２５ａ、２５ｃが電気的に接続されているときは、ＤＱＳ端子２０と入力バッファ２２が配線２６により直結されるので、ＤＱＳ信号に遅延が与えられない。接点２５ｂ、２５ｃが電気的に接続されているときは、ＤＱＳ端子２０と入力バッファ２２が遅延回路２４を介して接続されるので、ＤＱＳ信号に所定の遅延が与えられる。

また、ＤＱＳ端子２０には出力バッファ２７も接続されている。ＤＱＳ端子２０を経由して送出するＤＱＳ信号には遅延を与える必要はない。遅延回路２３と出力バッファ２７との干渉を避けるために、ＤＱＳ端子２０と遅延回路２３の間に別のバッファ２８を設けてもよい。

ＤＱＳ端子２０、ＤＱ端子２1、入力バッファ２２、遅延回路２３、出力バッファ２７、バッファ２８は入出力回路２９を構成している。入出力回路２９はペレット１１の周辺回路の一部である。

上述のシーケンスを詳しく説明する。図２（ａ）は同じ１次グループ１６内にあるペレット１１間でデータをコピーする場合で、破線はＤＱＳ信号およびＤＱ信号の流れを示している。

図２（ｂ）に示すように、始めに、２次グループ１７ａ（Chip1）内の１次グループ１６ａが選択される。

コピーコマンド１（第１のコマンド）に従って、データが読み出されるペレット１１ａ（第１の不揮発性記憶素子）のアドレスとデータが書き込まれるペレット１１ｂ（第２の不揮発性記憶素子）のアドレスが指定される。アドレスは、例えばコラムアドレス２バイトおよびロウアドレス３バイトを含む５バイト（４０ビット）のアドレスである。

コピーコマンド２（第２のコマンド）に従って、ペレット１１ｂの遅延回路２３がＤＱＳ信号に遅延を与えるようにスイッチ２５が制御される。ペレット１１ａはＤＱＳ信号とともにデータ（第１データ）を出力する。ペレット１１ｂはＤＱＳ信号を取り込み、遅延回路２３によりＤＱＳ信号を遅延した信号ＤＱＳ２を書き込みサイクルとして、出力されたデータを取り込む。

コピーコマンド３（第３のコマンド）に従って、遅延回路２３がＤＱＳ信号に遅延を与えないようにスイッチ２５が制御されると共に、取り込まれデータ（第２データ）がペレット１１ｂに書き込まれる。

ここで、コピーコマンド１はペレット間コピー用コマンド、コピーコマンド２はペレット間コピー用リードスタートコマンド、コピーコマンド３はペレット間コピー用リードエンドコマンドである。

上述のシーケンスをタイミングチャートで詳しく説明する。図３において、ＣＥはチップの選択（Chip Enable）を示し、ＷＥはコマンド及びアドレス取り込み許可（Write Enable）を示し、ＲＥは読み出し許可（Read Enable）を示している。

１次グループ１６ａ、１６ｂ、１６ｃ、１６ｄはそれぞれＣＥ端子がロウレベルのときに選択される。Chip1 WE0、Chip1 WE1、Chip2 WE0、Chip2 WE1はそれぞれＷＥ端子に所定のクロック信号が入力されている間、コマンド及びアドレス取り込み許可になる。Chip1 RE0、Chip1 RE1、Chip2 RE0、Chip2 RE1はそれぞれＲＥ端子に所定のクロック信号が入力されている間、読み出し許可になる。

図３に示すように、時間ｔ１と時間ｔ２の間でChip1 CE0がロウレベルになる。この間、１次グループ１６ａが選択されている。Chip1 WE0にクロック信号が入力される。クロック信号が入力されている間、ＤＱ信号の取り込みが可能になる。ＤＱバスライン１５にコピーコマンド１、読み出しペレットのアドレス、書き込みペレットのアドレス、およびコピーコマンド２が順に送出される。これにより、ペレット１１ａが読み出しペレットに指定され、ペレット１１ｂが書き込みペレットに指定される。ペレット１１ｂの遅延回路２３がＤＱＳ信号に遅延を与えるようにスイッチ２５が制御される。

時間ｔ３と時間ｔ４の間でChip1 CE0が再びロウレベルになる。この間、１次グループ１６ａが選択されている。Chip1 RE0にクロック信号が入力される。クロック信号が入力されている間、ＤＱＳ信号およびＤＱ信号の送出が可能になる。

ペレット１１ａは読み出しペレットに指定されているので、ＤＱＳバスライン１４にＤＱＳ信号（ＤＱＳ１）を送出すると同時に、ＤＱバスライン１５にＤＱ信号を送出する。ペレット１１ｂは書き込みペレットに指定されているので、ペレット１１ｂはＤＱＳ信号を取り込む。ペレット１１ｂは内部でＤＱＳ信号を所定量、例えば１／８乃至１／２サイクル程度遅延させ、遅延した信号（Ｃｏｐｙ先内部ＤＱＳ Ｂｕｓ：ＤＱＳ２）の立ち上がり及び立下がりのタイミングでＤＱ信号を取り込む。

その後、Chip1 WE0にクロック信号が入力される。ＤＱバスライン１５にコピーコマンド３が送出される。これにより、ペレット１１ｂの遅延回路２３がＤＱＳ信号に遅延を与えないようにスイッチ２５が制御されると共に取り込まれたデータがペレット１１ｂに書き込まれ、コピーが終了する。

図４は比較例のデータのコピーを示す図で、図４（ａ）はデータのコピー元およびコピー先を示す図、図４（ｂ）はデータをコピーするシーケンスを示す図である。

図４（ａ）に示すように、ペレット１１ａのデータをペレット１１ｂにコピーする場合、（１）ペレット１１ａからデータを読み出してキャシュメモリ１３に一次格納し、（２）キャシュメモリ１３に格納されているデータをペレット１１ｂに書き込む。

図４（ｂ）に示すように、１次グループ１６ａが選択される。読み出しアドレス指定コマンド（８ビット、１６進数表示で００ｈ）、読み出しペレットのアドレスが送出され、データを読み出すペレット１１ａが指定される。読み出しイネーブルコマンド（３０ｈ）の後、ＲＥ端子に所定のクロック信号を入力することにより、ペレット１１ａからデータが読み出され（Dout）、読み出されたデータがキャシュメモリ１３に取り込まれる。

次に、書き込みアドレス指定コマンド（８０ｈ）、書き込みペレットのアドレスが送出され、データを書き込むペレット１１ｂが指定される。ＤＱＳ端子にクロック信号が入力され、キャシュメモリ１３からペレット１１ｂにデータが取り込まれる。書き込みイネーブルコマンド（１０ｈ）により、取り込まれたデータがペレット１１ｂに書き込まれる。

比較例ではデータをコピーするのにキャシュメモリ１３を介しているので、上述した（１）および（２）の２つのシーケンスが必要である。一方、本実施形態ではデータをコピーするのにキャシュメモリ１３を介さないので、（１）のシーケンスだけでよい。短時間でデータをコピーすることが可能である。

以上説明したように、本実施形態の不揮発性半導体記憶装置１０では、ペレット１１は内部に取り込んだＤＱＳ信号に遅延を与えるか否かを選択可能な遅延回路２３を有している。予めデータを読み出すペレット１１ａとデータを書き込むペレット１１ｂを指定し、ペレット１１ａからデータを読み出すと、ペレット１１ｂはＤＱＳ信号を遅延した信号の立ち上がり及び立下がりのタイミングで読み出されたデータを取り込む。

その結果、ペレット１１ａから読み出したデータをキャシュメモリ１３介さずに、ペレット１１ｂに自動的に書き込むことができる。従って、短時間でデータをコピーすることができる。

ここでは不揮発性半導体記憶装置がＮＡＮＤフラッシュメモリである場合について説明したが、ＮＡＮＤフラッシュメモリに限定されない。ＤＱＳ信号を基準に同一の端子でデータを入出力するストレージデバイスであればよい。例えば、不揮発性半導体記憶装置はＭＲＡＭ（Magnetoresistive Random Access Memory）、ＲｅＲＡＭ（Resistance Random Access Memory）などである。また、技術的には不揮発性でないＤＲＡＭ（Dynamic Random Access Memory）にも適用可能である。

（実施形態２）
本実施形態に係る不揮発性半導体記憶装置について、図５および図６を用いて説明する。図５はデータのコピーを示す図で、図５（ａ）はデータのコピー元およびコピー先を示す図、図５（ｂ）はデータをコピーするシーケンスを示す図である。図６はデータをコピーするタイミングチャートである。

本実施形態において、上記実施形態１と同一の構成部分には同一符号を付してその部分の説明は省略し、異なる部分について説明する。本実施形態が実施形態１と異なる点は、データのコピー先を同じ２次グループ内にある異なる１次グループの不揮発性記憶素子としたことにある。

図５（ａ）に示すように、データが読み出されるペレットはチップ１７ａ内にある１次グループ１６ａのペレット１１ａである。データが書きこまれるペレットは同じチップ１７ａ内にある１次グループ１６ｂのペレット１１ｃである。

図５（ｂ）に示すように、まず１次グループ１６ａおよび１次グループ１６ｂを選択し、コピーコマンド1を送出する。１次グループ１６ａを選択し、リードアドレスコマンドとデータを読み出すペレットのアドレスを送出する。１次グループ１６ｂを選択し、プログラムアドレスコマンドとデータを書き込むペレットのアドレスを送出する。これにより、ペレット１１ａがデータ読み出しペレットに指定され、ペレット１１ｃがデータ書き込みペレットに指定される。

次に、１次グループ１６ａおよび１次グループ１６ｂを選択し、コピーコマンド２に従って、ペレット１１ａからデータを読み出すと、読み出されたデータがペレット１１ｃに取り込まれる。コピーコマンド３に従って、取り込まれたデータがペレット１１ｃに書き込まれ、コピーが終了する。

図６に示すように、時間ｔ１と時間ｔ２の間でChip1 CE0およびChip1 CE1がロウレベルになり、１次グループ１６ａおよび１次グループ１６ｂが選択される。この間に、Chip1 WE0およびChip1 WE1にクロック信号が入力され、１次グループ１６ａおよび１次グループ１６がコマンド取り込み許可になり、コピーコマンド１を受け取る。

時間ｔ２と時間ｔ３の間でChip1 CE0がロウレベルにあり、１次グループ１６ａが選択される。この間に、Chip1 WE0にクロック信号が入力され、１次グループ１６ａがコマンド及びアドレス取り込み許可になり、リードアドレスコマンドとデータを読み出すペレットのアドレスを受け取る。

時間ｔ４と時間ｔ５の間でChip1 CE1がロウレベルにあり、１次グループ１６ｂが選択される。この間、Chip1 WE1にクロック信号が入力され、１次グループ１６ｂがコマンド及びアドレス取り込み許可になり、プログラムアドレスコマンドとデータを書き込むペレットのアドレスを受け取る。

時間ｔ５と時間ｔ６の間でChip1 CE0およびChip1 CE1がともにロウレベルにあり、１次グループ１６ａおよび１次グループ１６ｂが選択される。この間に、Chip1 WE0およびChip1 WE1にクロック信号が入力され、１次グループ１６ａおよび１次グループ１６ｂがコマンド及びアドレス取り込み許可になり、コピーコマンド２を受け取る。

時間ｔ７と時間ｔ８の間でChip1 CE0およびChip1 CE1がともにロウレベルになり、１次グループ１６ａおよび１次グループ１６ｂが選択される。この間のタイミングは、図３の時間ｔ３と時間ｔ４の間と略同様である。異なるのは、Chip1 WE0およびChip1 WE1にクロック信号が入力され、１次グループ１６ａおよび１次グループ１６ｂがコマンドおよびアドレス取り込み許可になり、コピーコマンド３を受け取ることである。

以上説明したように、本実施の形態によれば、短時間で同じ２次グループ１７内にある異なる１次グループ１６の不揮発性記憶素子１１間でデータをコピーすることができる。

（実施形態３）
本実施形態に係る不揮発性半導体記憶装置について、図７および図８を用いて説明する。図７はデータのコピーを示す図で、図７（ａ）はデータのコピー元およびコピー先を示す図、図７（ｂ）はデータをコピーするシーケンスを示す図である。図８はデータをコピーするタイミングチャートである。

本実施形態において、上記実施形態１と同一の構成部分には同一符号を付してその部分の説明は省略し、異なる部分について説明する。本実施形態が実施形態１と異なる点は、データのコピー先を別の２次グループ内にあるいずれかの１次グループの不揮発性記憶素子としたことにある。

図７（ａ）に示すように、データが読み出されるペレットがチップ１７ａ内にある１次グループ１６ａのペレット１１ａである。データが書きこまれるペレットが別のチップ１７ｂ内にある１次グループ１６ｃのペレット１１ｅである。

図７（ｂ）に示すように、まず１次グループ１６ａおよび１次グループ１６ｃを選択し、コピーコマンド１を送出する。１次グループ１６ａを選択し、リードアドレスコマンドとデータを読み出すペレットのアドレスを送出する。１次グループ１６ｃを選択し、プログラムアドレスコマンドとデータを書き込むペレットのアドレスを送出する。これにより、ペレット１１ａがデータ読み出しペレットに指定され、ペレット１１ｅがデータ書き込みペレットに指定される。

１次グループ１６ａおよび１次グループ１６ｃを選択し、コピーコマンド２に従って、ペレット１１ａからデータを読み出すと、読み出されたデータがペレット１１ｅに取り込まれる。コピーコマンド３に従って、取り込まれたデータがペレット１１ｅに書き込まれ、コピーが終了する。

図８に示すように、時間ｔ１と時間ｔ２の間でChip1 CE0およびChip2 CE0がロウレベルになり、１次グループ１６ａおよび１次グループ１６ｃが選択される。この間に、Chip WE0およびChip2 WE0にクロック信号が入力され、１次グループ１６ａおよび１次グループ１６ｃがコマンド及びアドレス取り込み許可になり、コマンド１を受け取る。

時間ｔ２と時間ｔ３の間でChip1 CE0がロウレベルにあり、１次グループ１６ａが選択される。この間に、Chip WE0にクロック信号が入力され、１次グループ１６ａがコマンド及びアドレス取り込み許可になり、読み出しアドレスコマンドとデータを読み出すペレットのアドレスを受け取る。

時間ｔ４と時間ｔ５の間でChip2 CE0がロウレベルにあり、１次グループ１６ｃが選択される。この間、Chip2 WE0にクロック信号が入力され、１次グループ１６ｃがコマンドおよびアドレス取り込み許可になり、書き込みアドレスコマンドとデータを書き込むペレットのアドレスを受け取る。

時間ｔ５と時間ｔ６の間でChip1 CE0およびChip2 CE0がともにロウレベルになり、１次グループ１６ａおよび１次グループ１６ｃが選択されるこの間に、Chip1 WE0およびChip2 WE0にクロック信号が入力され、１次グループ１６ａおよび１次グループ１６ｃがコマンド取り込み許可になり、コマンド２を受け取る。

時間ｔ７と時間ｔ８間でChip1 CE0およびChip2 CE0がともにロウレベルになり、１次グループ１６ａおよび１次グループ１６ｃが選択される。この間のタイミングは図３の時間ｔ３と時間ｔ４の間と略同様である。異なるのは、Chip1 WE0およびChip2 WE0にクロック信号が入力され、１次グループ１６ａおよび１次グループ１６ｃがコマンド取り込み許可になり、コマンド３を受け取ることである。

以上説明したように、本実施の形態によれば、短時間で異なる２次グループ１７内のいずれかの１次グループ１６内にある不揮発性記憶素子１１間でデータをコピーすることができる。

以上、いくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

なお、以下の付記に記載されているような構成が考えられる。
（付記１） データストローブ信号とデータ信号を送出してデータが読み出され、データストローブ信号とデータ信号を受けてデータが書き込まれ、受け取った前記データストローブ信号を遅延させるか否かを選択可能な遅延回路を有する複数の不揮発性記憶素子と、
コマンドを受けて、前記不揮発性記憶素子からのデータの読み出しおよび前記不揮発性記憶素子へのデータの書き込みを制御するメモリコントローラと、
を具備し、
第１のコマンドに従って、前記複数の不揮発性記憶素子からデータが読み出される第１の前記不揮発性記憶素子と、データが書き込まれる第２の前記不揮発性記憶素子が指定され、
第２のコマンドに従って、第２の前記不揮発性記憶素子の前記遅延回路による遅延がセットされた後、第１の前記不揮発性記憶素子からデータが読み出されると、前記データストローブ信号を遅延した信号を書き込みサイクルとして、読み出された前記データが第２の前記不揮発性記憶素子に取り込まれ、
第３のコマンドに従って、第２の前記不揮発性記憶素子の前記遅延回路による遅延がリセットされると共に取り込まれた前記データが第２の前記不揮発性記憶素子に書き込まれる不揮発性半導体記憶装置。

（付記２） 複数の前記不揮発性記憶素子は複数の１次グループにグルーピングされ、複数の前記１次グループは更に複数の２次グループにグルーピングされ、
第１のコマンドに従って、複数の前記２次グループから第１の前記２次グループが選択され、選択された第１の前記２次グループから第１の前記１次グループと第２の前記１次グループが選択され、
リードアドレスコマンドに従って、選択された第１の前記１次グループからデータが読み出される第１の前記不揮発性記憶素子が指定され、
プログラムアドレスコマンドに従って、選択された第２の前記１次グループからデータが書き込まれる第２の前記不揮発性記憶素子が指定される付記１に記載の不揮発性半導体記憶装置。

（付記３） 複数の前記不揮発性記憶素子は複数の１次グループにグルーピングされ、複数の前記１次グループは更に複数の２次グループにグルーピングされ、
第１のコマンドに従って、前記複数の２次グループから第１の前記２次グループと第２の前記２次グループが選択され、選択された第１の前記２次グループから第１の前記１次グループが選択され、前記第２の前記２次グループから第２の前記１次グループが選択され、
リードアドレスコマンドに従って、選択された第１の前記１次グループからデータが読み出される第１の前記不揮発性記憶素子が指定され、
プログラムアドレスコマンドに従って、選択された第２の前記１次グループからデータが書き込まれる第２の前記不揮発性記憶素子が指定される付記１に記載の不揮発性半導体記憶装置。

（付記４） 前記遅延回路は、前記データストローブ信号が経由するデータストローブ信号端子と前記データストローブ信号を受ける入力バッファの間に接続され、遅延素子と前記遅延素子をバイパスするスイッチを含む付記１に記載の不揮発性半導体記憶装置。

（付記５） 前記遅延は、前記データストローブ信号の１／８乃至１／２サイクルである付記１に記載の不揮発性半導体記憶装置。

（付記６） 不揮発性半導体記憶装置の制御方法であって、
前記不揮発性半導体記憶装置は、データストローブ信号とデータ信号を送出してデータが読み出され、データストローブ信号とデータ信号を受けてデータが書き込まれ、受け取った前記データストローブ信号を遅延させるか否かを選択可能な遅延回路を有する複数の不揮発性記憶素子と、コマンドを受けて、前記不揮発性記憶素子からのデータの読み出しおよび前記不揮発性記憶素子へのデータの書き込みを制御するメモリコントローラと、を有し、
第１のコマンドに従って、前記複数の不揮発性記憶素子からデータが読み出される第１の前記不揮発性記憶素子と、データが書き込まれる第２の前記不揮発性記憶素子を指定する工程と、
第２のコマンドに従って、第２の前記不揮発性記憶素子の前記遅延回路による遅延をセットした後、第１の前記不揮発性記憶素子からデータを読み出すと、前記データストローブ信号を遅延した信号を書き込みサイクルとして、読み出された前記データが第２の前記不揮発性記憶素子に取り込まれる工程と、
第３のコマンドに従って、第２の前記不揮発性記憶素子の前記遅延回路による遅延をリセットすると共に取り込まれた前記データが第２の前記不揮発性記憶素子に書き込まれる工程と、
を具備する不揮発性半導体記憶装置の制御方法。

（付記７） 複数の前記不揮発性記憶素子は複数の１次グループにグルーピングされ、複数の前記１次グループは更に複数の２次グループにグルーピングされ、
第１のコマンドに従って、複数の前記２次グループから第１の前記２次グループを選択し、選択された第１の前記２次グループから第１の前記１次グループと第２の前記１次グループを選択する工程と、
リードアドレスコマンドに従って、選択された第１の前記１次グループからデータが読み出される第１の前記不揮発性記憶素子を指定する工程と、
プログラムアドレスコマンドに従って、選択された第２の前記１次グループからデータが書き込まれる第２の前記不揮発性記憶素子を指定する工程と、
を具備する付記６に記載の不揮発性半導体記憶装置の制御方法。

（付記８） 複数の前記不揮発性記憶素子は複数の１次グループにグルーピングされ、複数の前記１次グループは更に複数の２次グループにグルーピングされ、
第１のコマンドに従って、前記複数の２次グループから第１の前記２次グループと第２の前記２次グループを選択し、選択された第１の前記２次グループから第１の前記１次グループを選択し、前記第２の前記２次グループから第２の前記１次グループを選択する工程と、
リードアドレスコマンドに従って、選択された第１の前記１次グループからデータが読み出される第１の前記不揮発性記憶素子を指定する工程と、
プログラムアドレスコマンドに従って、選択された第２の前記１次グループからデータが書き込まれる第２の前記不揮発性記憶素子を指定する工程と
を具備する付記６に記載の不揮発性半導体記憶装置の制御方法。

（付記９） 前記遅延は、前記データストローブ信号の１／８乃至１／２サイクルである付記６に記載の不揮発性半導体記憶装置の制御方法。

１０ 不揮発性半導体記憶装置
１１ 不揮発性半導体素子（ペレット）
１２ メモリコントローラ
１３ キャッシュメモリ
１４ データストローブ信号バスライン（ＤＱＳバスライン）
１５ データ信号バスライン（ＤＱバスライン）
１６ １次グループ
１７ ２次グループ（チップ）
１８ ホスト
２０ データストローブ信号端子（ＤＱＳ端子）
２１ データ信号端子（ＤＱ端子）
２２ 入力バッファ
２３ 遅延回路
２４ 遅延素子
２５ スイッチ
２６ 配線
２７ 出力バッファ
２８ バッファ
２９ 入出力回路

Claims (4)

1. 複数の不揮発性記憶素子と、
   前記複数の不揮発性記憶素子にそれぞれ接続され、第１データストローブ信号とともに前記不揮発性記憶素子からの第１データを出力し、前記第１データストローブ信号と異なる第２データストローブ信号とともに第２データを前記不揮発性記憶素子に入力する入出力回路と、
   を具備し、
   前記第２データストローブ信号は前記第１データストローブ信号を遅延した信号であることを特徴とする不揮発性半導体記憶装置。
2. 第１のコマンドに従って、前記複数の不揮発性記憶素子から前記第１データが読み出される第１の前記不揮発性記憶素子と、前記第２データが書き込まれる第２の前記不揮発性記憶素子が指定され、
   第２のコマンドに従って、第１の前記不揮発性記憶素子から前記第１データストローブ信号とともに前記第１データが出力され、前記第２データストローブ信号とともに前記第２データが第２の前記不揮発性記憶素子に取り込まれ、
   第３のコマンドに従って、取り込まれた前記第２データが第２の前記不揮発性記憶素子に書き込まれる
   ことを特徴とする請求項１に記載の不揮発性半導体記憶装置。
3. 前記入出力回路は、
   前記第１データストローブ信号が経由するデータストローブ信号端子と、
   前記第１および第２データが経由するデータ端子と、
   前記データストローブ信号端子に接続され、前記第１データストローブ信号を遅延して前記第２データストローブ信号を出力する遅延素子を含む遅延回路と、
   前記遅延回路に接続され、前記第２データストローブ信号が通過する入力バッファと、
   前記データストローブ信号端子に接続され、前記第１データストローブ信号が通過する出力バッファと、
   を具備することを特徴とする請求項１に記載の不揮発性半導体記憶装置。
4. 前記遅延は、前記第１データストローブ信号の１／８乃至１／２サイクルであることを特徴とする請求項１に記載の不揮発性半導体記憶装置。

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