JP2022132562A - 共有バス上の複数のデバイスのためのデータ転送技術 - Google Patents
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Abstract
Description
本特許出願は、米国特許出願第14/928,988号(Zhang et al., 発明の名称「共有バス上の複数のデバイスのためのデータ転送技術」、出願日2015年10月30日)についての優先権を主張する。当該米国特許出願は、本願の譲受人に対して譲渡されたものであり、その参照をもって、本願に明確に組み込まれるものとする。
以下に述べることは、概して、デバイス間のデータ転送に関するものであり、特には、共有バス上の複数のデバイスのためのデータ転送技術に関する。
テムでは、2つよりも多くの状態が記憶されることもある。その記憶された情報にアクセスするために、電子デバイスは、メモリデバイスの記憶された状態を読み出し、又は検出し得る。情報を記憶するために、電子デバイスは、メモリデバイスに状態を書き込み、又はプログラムし得る。
本開示の種々の実施形態は、コントローラからの関わりを低減した、1つのバスを共有するデバイス間のダイレクトデータ転送を提供する。或る実施形態では、メモリコントローラ等のコントローラと、ソースメモリデバイスと、ターゲットメモリデバイスとが、共有バスに連結され得る。或る実施形態では、共有バスはシリアル・ペリフェラル・インタフェース(SPI)バスであってもよいが、他のタイプのバスも同様に使用可能である。或る例では、コントローラはプロセッサ(例えばマイクロプロセッサ)を含んでもよく、又は、プロセッサの制御下で動作するものであってもよい。コントローラは、ターゲットメモリデバイスへ転送されるデータに対する、ソースメモリデバイスにおけるソースアドレスを特定することが可能である。コントローラは、ターゲットメモリデバイスにおけるターゲットアドレスを特定し、そして、上記バスを介してソースメモリデバイスからターゲットメモリデバイスへのダイレクトなデータ転送を開始し得てもよい。コントローラは、データを読み出すためのコマンドを第1のメモリデバイスへ送信してもよく、このコマンドは第2のメモリデバイスでも受信され得る。上記コマンドに応答して、ソースメモリデバイスがバスにデータを読み出してもよく、また、ターゲットメモリデバイスが上記バスからデータを読み出して、このデータを、コントローラからの更なるコマンド無しで、上記ターゲットアドレスから(ターゲットアドレスを先頭にして)記憶するようにしてもよい。或る実施形態では、第1のメモリデバイスからデータを読み出すためのコマンドが、プロトコル一式又はコマンド一式に従った、第1のメモリデバイスに対する読み出しコマンドであってもよく、また、第1のメモリデバイスによって提供されたデータを第2のメモリデバイスに記憶させるための、第2のメモリデバイスに対する特別なプログラムコマンドであってもよい。
P、ASIC、FPGA又はその他のプログラマブルロジックデバイス、ディスクリートゲート又はトランジスタロジック、ディスクリートハードウェアコンポーネント、或いはそれらの任意の組み合わせを用いて、実施又は実行され得る。汎用プロセッサは、マイクロプロセッサであってもよいが、それに代えて、プロセッサは、いずれかの従来のプロセッサ、コントローラ、マイクロコントローラ、又はステートマシンであってもよい。プロセッサは、また、コンピューティングデバイスの組み合わせ(例えば、DSPとマイクロプロセッサとの組み合わせ、複数のマイクロプロセッサ、DSPコアと共同動作する1つ以上のマイクロプロセッサ、又は任意の他の同様な構成)として実施されてもよい。
105 デバイス
110 プロセッサ
115 BIOSコンポーネント
120 周辺コンポーネント
125 入力/出力制御コンポーネント
135 入力
140 出力
150、150-a メモリシステム
155、155-a メモリコントローラ
160、160-a 揮発性メモリ
165、165-a 不揮発性メモリ
170、170-a 共有バス
200 システム
205 第1の動作命令デコーダ
210 第1のターゲットアドレスレジスタ
215 揮発性メモリアレイ
220 第1のチップイネーブル
225 第2の動作命令デコーダ
230 第2のターゲットアドレスレジスタ
235 不揮発性メモリアレイ
240 第2のチップイネーブル
245 メモリマネージャ
246 第1のチップイネーブルライン
250 第2のチップイネーブルライン
255 CEマネージャ
260 クロック
400 システム
405 デバイス
410 入力
415 出力
420 コントローラ
425 第1の電子デバイス
430 第2の電子デバイス
435 入力/出力制御コンポーネント
440 他のコンポーネント
450 第1のデータ記憶領域
455 チップイネーブル/クロック入力
460 第2のデータ記憶領域
465 チップイネーブル/クロック入力
Claims (20)
- ターゲットメモリで受信されるデータを記憶するための、該ターゲットメモリ内のアドレスを設定することと、
前記ターゲットメモリ内の前記アドレスを設定することに少なくとも部分的に基づいて、ソースメモリ及び前記ターゲットメモリの両方へ、前記ソースメモリからの前記データを前記ターゲットメモリに記憶するための単一のコマンドシーケンスを送信することであって、前記単一のコマンドシーケンスは、前記ソースメモリでの第1の動作と前記ターゲットメモリでの第2の動作とを指示する、ことと、
を含む方法。 - 前記単一のコマンドシーケンスは、前記ソースメモリからバスへデータを読み出す指示を含み、該バスは、前記ターゲットメモリ及び前記ソースメモリに結合されている、請求項1に記載の方法。
- 前記単一のコマンドシーケンスは、前記ソースメモリ及び前記ターゲットメモリの両方で受信される、請求項1に記載の方法。
- 前記第1の動作は、前記ソースメモリでの読み出し動作を含み、前記第2の動作は、前記ターゲットメモリでの書き込み動作を含み、前記読み出し動作及び前記書き込み動作が同時に行われる、請求項1に記載の方法。
- ターゲットアドレスレジスタと、
メモリアレイと、
受信された命令を、前記ターゲットアドレスレジスタ内のアドレスで開始する、バス上で入手可能な前記メモリアレイ内のデータを記憶するためのコマンドとしてデコードする動作命令デコーダと、
を備える装置であって、
前記受信された命令は、第2のデバイスのための読み出し命令を含み、かつ、前記第2のデバイスでの読み出し動作と同時に前記装置で実行される書き込み動作を指示する、装置。 - 前記装置は、前記受信された命令と共に受信されたソースアドレスを無視するように構成される、請求項5に記載の装置。
- 前記動作命令デコーダは、ターゲットアドレスを受信し、かつ、該ターゲットアドレスを前記ターゲットアドレスレジスタに設定するように構成される、請求項5に記載の装置。
- 前記メモリアレイは、不揮発性メモリアレイ又は揮発性メモリアレイのうちの一方を含む、請求項5に記載の装置。
- 前記不揮発性メモリアレイ又は前記揮発性メモリアレイのうちの一方は、前記受信された命令に少なくとも部分的に基づいて前記読み出し動作を開始するように構成される、請求項8に記載の装置。
- 前記不揮発性メモリアレイ又は前記揮発性メモリアレイのうちの一方は、前記受信された命令に少なくとも部分的に基づいて書き込み動作を開始するように構成される、請求項8に記載の装置。
- 前記装置が前記第2のデバイスを備える、請求項5に記載の装置。
- ターゲットデバイスと電子通信するターゲットアドレスレジスタと、
前記ターゲットデバイスと電子通信する動作命令デコーダと、
バスと結合され且つ前記ターゲットデバイスと電子通信するコントローラと、
を備える装置であって、
前記コントローラは、
ソースデバイスでの読み出し動作と同時に前記装置で実行される書き込み動作を指示する命令を受信し、
前記命令を受信することに少なくとも部分的に基づき、データを記憶するためのコマンドとして前記命令をデコードし、
前記命令をデコードすることに少なくとも部分的に基づき、前記ターゲットアドレスレジスタで開始する前記バス上のデータを記憶する、
ように動作可能である、装置。 - 前記コントローラは、
前記命令と共にソースアドレスを受信し、
前記ソースアドレスを受信することに少なくとも部分的に基づき、前記ソースアドレスを無視する、
ように更に動作可能である、請求項12に記載の装置。 - 前記コントローラは、
ターゲットアドレスを送信し、
前記ターゲットアドレスを前記ターゲットアドレスレジスタに設定するためのコマンドを出力する、
ように更に動作可能である、請求項12に記載の装置。 - 前記コントローラは、
前記ソースデバイスにデータが記憶される開始アドレスを特定し、
前記開始アドレスを特定することに少なくとも部分的に基づき、前記データを前記開始アドレスで記憶することを開始する、
ように更に動作可能である、請求項14に記載の装置。 - 前記コントローラは、
前記命令をデコードすることに少なくとも部分的に基づき、前記コントローラと電子通信する前記ソースデバイスからデータを読み出す、
ように動作可能である、請求項12に記載の装置。 - 前記命令は、前記ソースデバイスに対する読み出し命令を含む、請求項12に記載の装置。
- 前記コントローラは、
前記バス上で入手可能なデータを識別し、
前記バス上で入手可能な前記データを記憶する、
ように動作可能であり、
前記バスは、前記命令を受信することに少なくとも部分的に基づき、前記ソースデバイスから入手可能な前記データを受信する、ように構成される、請求項12に記載の装置。 - メモリアレイが、前記ターゲットデバイス及び前記ソースデバイスを含む、請求項12に記載の装置。
- 前記装置が、前記ソースデバイスを含む、請求項12に記載の装置。
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