CN101253686B - 半导体集成电路 - Google Patents

Abstract

半导体集成电路提供有检测信号线的电压电平的电压电平检测器；和检测跃迁时段的时间长度的跃迁时间检测器，其中，信号线基于电压电平检测器检测到的电压电平从非激活的电压状态转变为激活的电压状态。电压电平检测器检测跃迁时段中的信号线的电压电平。

Description

半导体集成电路 

技术领域

本发明涉及半导体集成电路，具体涉及用于检测信号线的信号波形斜度的技术。 

背景技术

在常规的检测半导体集成电路中输出信号线的信号波形斜度的方法中，由比较器检测信号波形的“L”电平侧的到达时间及其“H”电平侧的到达时间，并且由此获得的跃迁时间(transition time)被转换成专利文献1中所述的波形斜度。 

专利文献1：美国专利文献(US6278305)的图1-图3 

发明内容

本发明要解决的问题 

不过，在检测波形斜度和基于检测到的波形斜度校正波形的常规方法中存在两个问题。一个问题是当由于串音(不期望的逆跃迁、假信号(须状脉冲)等)等产生异常波形时将识别到错误的跃迁时间。另一问题是由于制造工艺易变性所导致的比较器自身的响应时间过长，将引起波形斜度中的误差。 

因此，本发明的主要目的在于提供一种半导体集成电路，其中，当检测信号波形的斜度并基于检测结果校正波形时，不会错误地识别跃迁时间，也不会造成波形斜度中的任何误差。 

解决问题的手段 

为了解决上述问题，根据本发明的半导体集成电路包括： 

信号线； 

电压电平检测器，其用于检测所述信号线的电压电平；和 

跃迁时间检测器，其用于基于所述电压电平检测器检测到的电压电平，检测所述信号线从非激活(inactive)的电压状态改变到激活(active)的电压状态的跃迁时段的时间长度， 

其中，电压电平检测器检测所述跃迁时段中所述信号线的电压电平。因此，可以准确地检测到所述信号线的信号波形的斜度。所述半导体集成电路进一步包括：跃迁时间调节器，用于通过基于所述跃迁时间检测器的检测结果调节跃迁时间来校正所述信号线的信号波形，所述跃迁时间为所述信号线从非激活的电压状态改变到激活的电压状态的跃迁时段的时间长度。因此，能准确地检测到信号线的信号波形斜度，并且能准确地校正实际波形的斜度，并将其改成所定义波形的斜度。 

所述跃迁时间检测器优选进一步基于所述电压电平检测器检测到的电压电平判断在所述跃迁时段中是否产生逆跃迁。因此，也可以检测到不期望产生的诸如波形逆跃迁之类的异常状态。 

所述信号线跃迁时间检测器优选至少包括NMOS晶体管，其中 

所述信号线连接到该NMOS晶体管的栅极，第一电压连接到该NMOS晶体管的源极，而在所述信号线从非激活的电压状态改变到激活的电压状态的跃迁时段之前，大于所述第一电压的电压设置给所述NMOS晶体管的漏极， 

所述电压电平检测器检测所述跃迁时段的所述NMOS晶体管的漏极电压，并且 

所述信号线跃迁时间检测器基于所述电压电平检测器检测到的漏极电压，检测所述跃迁时段的时间长度。因此，可以准确地检测到所述信号线的信号波形斜度。 

所述NMOS晶体管的基底电压优选被设置成其阈值表示期望值。因此，可以准确地检测到在所限定的任意电压范围内信号线的信号波形的斜度。 

所述NMOS晶体管的基底电压值优选由阱上夹着该NMOS晶体管的基底触点所提供的基底电压值设置，该NMOS晶体管形成于所述阱上。因此， 没有必要分离NMOS晶体管形成在其上的阱，而且也可以设置每个NMOS晶体管的基底电压值。结果，可以减少半导体基底上的电路面积。 

所述电压电平检测器优选包括： 

PMOS晶体管，其中，第二电压设置给它的源极，小于第二电压的电压在跃迁时段开始之前设置给它的漏极，而所述信号线连接到它的栅极；以及 

NMOS晶体管，其中，所述PMOS晶体管的漏极连接到该NMOS晶体管的漏极，而该NMOS晶体管的漏极连接到自身的栅极，其中， 

所述电压电平检测器检测所述跃迁时段的所述PMOS晶体管的漏极电压，并且 

所述跃迁时间检测器基于所述电压电平检测器检测到的所述PMOS晶体管的漏极电压检测所述跃迁时段的时间长度，并判断在所述跃迁时段中是否产生逆跃迁。因此，能准确地检测到信号线的信号波形斜度，并且能检测到不期望产生的诸如波形逆跃迁之类的异常状态。 

PMOS晶体管的基底电压优选被设置成其阈值电压表示期望值。因此，能准确地检测到信号线的信号波形斜度，并且能准确地校正实际波形的斜度，并将其改成所定义波形的斜度。 

所述电压电平检测器优选至少包括NMOS晶体管，在NMOS晶体管中，信号线连接到栅极，而且基底电压是可控的。因此，能准确地检测到信号线的信号波形斜度。进一步地，能检测到不期望产生的诸如波形逆跃迁之类的异常，这是，而且进一步地，能准确地检测到所定义的任意电压范围内逆跃迁中的波形斜度。 

上述描述所记载的“所定义波形”和“所定义的任意电压范围”由从事半导体集成电路设计工艺的人来定义。这些规定表示各种在本发明所实现的半导体集成电路被驱动时就设计而言所能考虑到的最优值。 

所述跃迁时间调节器可以不同地构成。一个示例是所述跃迁时间调节器优选通过调节信号线的接收机的灵敏度来调节跃迁时间。因此，能准确调节对应于实际波形斜度的接收机侧的灵敏度，这避免了发生波形接收中的误差。例如，差分电路构成所述接收机。 

所述信号线的接收机优选包括： 

通过第一时钟彼此同步的多个寄存器； 

用于通过所述第一时钟计数的第一计数器； 

用于通过所述第一计数器的输出将所述信号线的值获取到所述多个寄存器之一中并通过第二时钟计数的第二计数器；和 

用于使用所述第二计数器选择所述多个寄存器的输出之一的选择器电路，其中 

根据所述信号线的延迟值调节所述第二计数器的MSB值。因此，不用增加等待时间(传输延迟，其是当对内存进行访问时产生的CPU的等待时间长度)就能在信号线中实现高速传输。 

所述差分电路优选包括至少两个MOS晶体管，在所述MOS晶体管中，它们的栅极连接到所述信号线，其中MOS晶体管的基底电压值由阱上夹着所述NMOS晶体管的基底触点所提供的基底电压值设置，所述NMOS晶体管形成于所述阱上。因此，没有必要分离MOS晶体管形成在其上的阱，而且也可以设置每个MOS晶体管的基底电压值。结果，可以减少电路面积。 

所述跃迁时间调节器优选通过调节连接到信号线的放大器的灵敏度来调节跃迁时间。因此，没有必要校正传输驱动器，这有利地减少了信号线的长度。进一步地，可以减少面积和功耗，并且能以更高的速度实现调节。 

当信号线的传送频率最大为任意频率值时，优选切断放大器。因此，当频率低时，放大器没有必要被有意操作，这降低了功耗。 

接收机的终端电阻优选在信号线的传输频率最大为任意频率值时被切断。因此，当频率低时，没有必要有意切断终端电阻。结果，可以避免产生DC电流，这降低了功耗。 

所述跃迁时间调节器优选通过调节信号线的电阻值与电容值的乘积来调节跃迁时间。因此，能以对所定义波长的调节的宽度进行延长的方式准确地校正实际波形的斜度。 

发送侧驱动性能调节器优选根据发送侧的数据跃迁状态来调节信号传输时间。因此，信号传输时间依据数据传输频率而不同，这允许对频率进行调制。结果，能实现更高速的信号线的传输。 

所述跃迁时间检测器优选包括： 

相移时钟发生器，用于产生彼此具有不同相位的时钟； 

信息保持器，用于与所述相移时钟发生器产生的时钟同步地保持所述电压电平检测器的检测结果；和 

比较器，用于比较所述信息保持器所保持的电压电平检测结果与期望值。因此，能准确地检测信号线的信号波形的斜度。进一步，能阻挡校正过程中的任何噪声，并且能高速地准确校正实际波形的斜度，并将其改为所定义波形的斜度。 

所述相移时钟发生器优选包括： 

彼此并联连接的多个反相器；和 

用于通过控制信号切换所述多个反相器的输出的选择电路，其中 

所述多个反相器的MOS晶体管的基底电压值由阱上夹着所述相应MOS晶体管的基底触点所提供的基底电压值设置，所述MOS晶体管形成于所述阱上。因此，相应反相器的延迟值可以由沿信号传输方向设置在两端的基底电压值设置。结果，相应反相器的延迟值可以在简单的布图设计中精细地设置，而且能减小面积。 

所述跃迁时间检测器优选包括计算元件，用于计算比较器的比较结果之间的差，其中，所述跃迁时间检测器输出与最小相位差相关的信息，在最小相位差中比较器的比较结果是良好的。因此，可以处理来自所有检测器的信息，其结果是，能准确且高速地检测信号线的信号波形的斜度。进一步地，能准确地校正的实际波形的斜度，并将其改为所定义波形的斜度。 

所述跃迁时间检测器优选包括比较器，用于比较电压电平检测器的检测结果之间的电压差与基准电压值。因此，本发明能以简化的构成实现。 

所述信号线优选为时钟信号线。因此，由于时钟相位差造成的半导体集 成电路的操作频率的开销可以得到降低。 

所述信号线优选为总线线路。因此，能实现总线上的高速传输，并且由此能降低半导体集成电路的总线中的等待时间。 

所述半导体集成电路优选进一步包括所述信号线的接收机，其中所述电压电平检测器、跃迁时间检测器和跃迁时间调节器在接收机检测到除期望值之外的任何值之后执行各自的处理。因此，由于各个电路元件仅在必要时操作，所以可以降低功耗。 

所述半导体集成电路优选进一步包括用于存储所述电压电平检测器、跃迁时间检测器和跃迁时间调节器的输出的存储设备，其中，所述电压电平检测器、跃迁时间检测器和跃迁时间调节器在半导体集成电路进行出厂检查(shipping inspection)时执行各自的处理，并将从相应处理获得的结果存储在所述存储设备中。因此，任何引起信号波形扰动的因素都能在半导体集成电路实际使用之前被调节，其中这些因素将恶化产率。 

所述电压电平检测器、跃迁时间检测器和跃迁时间调节器优选在信号线的操作频率最小为任意值时执行各自的处理。因此，波形的斜度仅在高速传输的任意时刻被校正，这降低了功耗。 

所述电压电平检测器、跃迁时间检测器和跃迁时间调节器优选在信号线的操作频率最大为任意值时执行各自的处理。因此，延迟时间可以在低速传输中被调节成时序限制所执行的时间界限之前的时间，并可以由此降低信号线的电压振幅。结果，可以由此缩减功耗。 

所述电压电平检测器、跃迁时间检测器和跃迁时间调节器优选在半导体集成电路出厂(shipment)之后的任意时段执行各自的处理。因此，能校正与信号线相关的各个电路中信号波形的准确度随时间的恶化。进一步地，能在半导体集成电路的实际使用过程中间歇地执行校正。结果，可以降低功耗。 

所述电压电平检测器、跃迁时间检测器和跃迁时间调节器优选在半导体集成电路的温度最小为任意值时执行各自的处理。因此，能准确地检测到可能导致信号线特性恶化的电阻和由发送机的影响产生的信号波形的斜度，这 可能在高温下产生。进一步，当在小于特定温度下暂停校正时，能降低功耗。 

所述电压电平检测器、跃迁时间检测器和跃迁时间调节器优选在半导体集成电路的温度最大为任意值时执行各自的处理。因此，能准确地检测到可能锐化信号线特性的电阻和由发送机的影响产生的信号波形的异常跃迁，这可能在低温下产生。进一步地，当在大于特定温度下暂停校正时，能降低功耗。 

所述电压电平检测器、跃迁时间检测器和跃迁时间调节器优选在信号线的振幅电压最小为任意值时执行各自的处理。因此，能准确地检测到可能锐化信号线特性的电阻和由发送机的影响产生的信号波形的异常跃迁，这可能在高压下产生。进一步，能准确地校正信号线的信号波形的斜度。进一步地，当在小于特定电压下暂停校正时，能降低功耗。 

所述电压电平检测器、跃迁时间检测器和跃迁时间调节器优选在信号线的振幅电压最大为任意值时执行各自的处理。因此，能准确地检测到可能引起信号线特性恶化的电阻和由发送机的影响产生的信号波形的斜度，这可能在低压下产生。进一步地，当在大于特定电压下暂停校正时，能降低功耗。 

所述电压电平检测器、跃迁时间检测器和跃迁时间调节器优选在信号线的激活率最小为任意值时执行各自的处理。结果，在激活率低于特定值的同时暂停校正时，能降低功耗。 

所述电压电平检测器、跃迁时间检测器和跃迁时间调节器优选在与信号线相关的功能块启动其操作时执行各自的处理。结果，每当这些电路元件不必要时就暂停它们，由此能降低功耗。 

所述电压电平检测器、跃迁时间检测器和跃迁时间调节器优选在暂停时被断电。结果，可以避免这些电路元件的电流泄露，由此能降低功耗。 

所述电压电平检测器优选在暂停时保持所述电压电平检测器的检测结果。结果，即使在这些电路元件暂停时，也能将校正信息传送到跃迁时间调节器，并且能降低跃迁时间调节器的功耗。 

所述半导体集成电路优选包括： 

用于外部连接的焊盘；和 

用于输出所述电压电平检测器的检测结果的检测结果输出线，其中 

所述检测结果输出线连接到所述焊盘。因此，无论这些电路元件是否正常操作，在出厂之前都能容易地得到检查。结果，能调整这些电路元件的电路结构，以便它们能正常操作。 

所述电压电平检测器、跃迁时间检测器和跃迁时间调节器各自都优选包括半导体集成电路中的自测试功能。因此，在校正信号线的信号波形的跃迁时间之前，无论这些电路元件是否正常操作，都能高速地容易地进行检查。结果，能调整这些电路元件的电路结构，以便它们能正常操作。 

所述半导体集成电路优选进一步包括所述信号线的接收机，其中， 

所述电压电平检测器、跃迁时间检测器和跃迁时间调节器调节所述接收机，并位于靠近接收机的位置。因此，来自接收机的校正指令能高速地进行传输。进一步，能减少信号线的面积开销，这将使功耗降低。 

所述半导体集成电路优选进一步包括所述信号线的发送机，其中， 

所述电压电平检测器、跃迁时间检测器和跃迁时间调节器调节所述发送机，并位于靠近发送机的位置。因此，来自发收机的校正指令能高速地进行传输。进一步，能减少信号线的面积开销，这将使功耗降低。 

所述半导体集成电路优选进一步包括所述信号线的发送机/接收机，其中， 

所述电压电平检测器、跃迁时间检测器、跃迁时间调节器和发送机/接收机使用公共的电源电压。因此，可以减小专用于这些电路元件的电源线的面积开销，这有助于物理上的布图设计。 

所述半导体集成电路优选进一步包括基底电压控制器，用于向与信号线相关的功能块提供基底电压，其中， 

所述基底电压控制器的输出电压用作MOS晶体管的基底电压。因此，可以减小专用于这些电路元件的基底电压控制器和基底信号线的面积开销。结果，可以降低功耗。 

根据不同的方案，本发明可以如下构成。根据本发明的半导体集成电路包括： 

信号线； 

时钟发生器，其用于产生多个彼此之间具有任意相位差的时钟；和 

多个放大电路，用于与所述多个时钟之一同步地比较基准电压与信号线的电压值，其中，放大电路的基准电压值彼此不同。因此，能够在信号线的跃迁过程中检查到信号线的电势是否处于任意设置的时钟相位差中。 

所述半导体集成电路优选进一步包括比较电路，用于检查所述多个放大电路的输出值与期望值是否一致。因此，能判断出信号线的电压值是否每次都超过放大电路的基准电压。结果，能够检查到信号线的波形斜度是否处于任意设置的时钟相位差中。 

本发明的效果 

根据本发明，由电压电平检测器检测信号线的电压电平；由跃迁时间检测器基于来自电压电平检测器的信息，检测信号线从非激活的电压状态变到激活的电压状态的跃迁时间以及在跃迁过程中逆跃迁存在与否；并且由跃迁时间调节器基于来自跃迁时间检测器的信息，调节信号线的信号波形的跃迁时间。因此，根据本发明，能准确检测到信号线的信号波形的斜度，而且也能检测到诸如不期望的波形逆跃迁之类的异常状态。进一步，能准确校正实际波形的斜度，并将其改为所定义波形的斜度。 

附图说明

图1是图示根据本发明优选实施例的半导体集成电路的构成的电路图。 

图2示出根据优选实施例的电压电平检测电路的细节的示例。 

图3示出根据优选实施例的电压电平检测电路的电源/基底电源的布图的示例。 

图4示出根据优选实施例的半导体集成电路的示例。 

图5示出根据优选实施例的电子设备的示例。 

图6示出根据优选实施例的信号线电路和功能电路的示例 

图7是根据优选实施例的信号线电路和功能电路的时序图。 

图8是根据优选实施例的信号线电路和功能电路的时序图。 

图9示出根据优选实施例的信号线电路、电压电平检测电路、功能电路和比较电路的示例。 

图10A示出根据优选实施例的差分放大电路的第一示例。 

图10B示出根据优选实施例的差分放大电路的第二示例。 

图11A示出根据优选实施例的差分放大电路的布图的第一示例。 

图11B示出根据优选实施例的差分放大电路的布图的第二示例。 

图12是图示根据优选实施例的能调节信号线的电感的跃迁时间调节电路的示例的电路图。 

图13是图示根据优选实施例的能调节信号线的电容的跃迁时间调节电路的示例的电路图。 

图14是图示根据优选实施例的能调节信号线的终端电阻的跃迁时间调节电路的示例的电路图。 

图15是图示根据优选实施例的能调节信号线的驱动性能的跃迁时间调节电路的示例的电路图。 

图16示出根据优选实施例的接收电路的示例。 

图17示出根据优选实施例的接收电路的示例。 

图18示出根据优选实施例的接收电路的示例。 

图19示出根据优选实施例的接收电路的示例。 

图20示出根据优选实施例的发送电路的示例。 

图21示出根据优选实施例的发送电路的示例。 

图22是根据优选实施例的发送电路的时序图。 

图23是图示根据优选实施例的能调节信号线的接收电路的灵敏度的跃迁时间调节电路的示例的电路图。 

图24示出根据优选实施例的放大电路的示例。 

图25示出根据优选实施例的放大电路的示例。 

图26示出根据优选实施例的电压电平检测电路直接校正放大电路的示例。 

图27是图示根据优选实施例的能调节信号线的电阻的跃迁时间调节电路的示例的电路图。 

图28是图示根据优选实施例的跃迁时间调节电路的示例的电路图。 

图29是图示根据优选实施例的跃迁时间调节电路的另一示例的电路图。 

图30示出根据优选实施例的相移时钟发生电路的示例。 

图31示出根据优选实施例的相移时钟发生电路的示例。 

图32示出根据优选实施例的相移时钟发生电路的示例。 

图33示出根据优选实施例的相移时钟发生电路的布图示例。 

图34是图示根据优选实施例的基底电压控制电路的示例的电路图。 

图35是图示根据优选实施例的电压电平检测电路的另一示例的电路图。 

附图标记的描述 

1半导体集成电路 

10信号线电路 

11发送电路(发送机) 

12放大电路(放大器) 

13接收电路(接收机) 

21，22电压电平检测电路(电压电平检测器) 

23跃迁时间检测电路(跃迁时间检测器) 

24跃迁时间调节电路(跃迁时间调节器) 

25测试/模式控制电路 

25a测试电路 

25b模式控制电路 

26功能电路 

27基底电压控制电路 

28检测电路 

29CPU定时器 

30激活率检测电路 

31比较电路 

32触发器 

33比较器 

34计数器 

35相移时钟发生电路 

36计算元件 

具体实施方式

以下参考附图描述本发明的优选实施例。图1是图示根据优选实施例的半导体集成电路1的构成的电路图。10表示半导体集成电路1中的信号线电路。信号线电路10包括发送电路11、用于放大信号的放大电路12，以及接收电路13。21表示用于检测发送电路11与放大电路12之间的信号线的电压电平的第一电压电平检测电路。22表示用于检测放大电路12与接收电路13之间的信号线的电压电平的第二电压电平检测电路。电压电平检测电路21和22包括MOS晶体管，并在三个NMOS晶体管QN1、QN2和QN3的栅极以及PMOS晶体管QP4的栅极处(参见附图标记D)接收来自信号线的信号。电压电平检测电路21和22进一步包括PMOS晶体管QP1、QP2和QP3，其中时钟CLK1、CLK2和CLK3输入到栅极，并且电压电平检测电路21和22在信号跃迁之前对输出线OUT1、OUT2和OUT3进行预充电。换句话说，每个电压电平检测电路21和22都具有多米诺(domino)电路结构。除了电路21和22之外，其它电压电平检测电路可以提供在信号线中的多个位置，以便能准确地检测到信号波形的斜度。然而，图中没有示出任何 其它的检测电路。23表示用于利用电压电平检测电路21和22的检测结果来检测跃迁时间(对应于信号波形斜度)的跃迁时间检测电路。24表示用于通过基于跃迁时间检测电路23的检测结果调节跃迁时间来校正信号波形的跃迁时间调节电路。跃迁时间调节电路24校正信号线电路10的特性，从而调节跃迁时间。如以下所述，有各种调节跃迁时间的可能方法。在本说明中，调节端子Tc的值，以便调节跃迁时间。25表示测试/模式控制电路。测试/模式控制电路25包括测试电路25a和模式电路25b。测试电路25a测试电压电平检测电路21和22、跃迁时间检测电路23和跃迁时间调节电路24。模式控制电路25b控制待测试的各个电路21、22、23和24。26表示功能电路，其用于实现半导体集成电路1的功能，并接收经由信号线电路10传送的信号，从而执行预定的处理。尽管没有示出，但是功能电路26也可以提供在信号线电路10的传输侧。27表示基底电压控制电路。基底电压控制电路27向功能电路26提供期望的基底电压。28表示检测电路，其用于检测半导体集成电路1的温度、电压和频率。检测电路28连接到测试/模式控制电路25。29表示CPU定时器。CPU定时器29连接到测试/模式控制电路25。30表示激活率检测电路，其用于检测信号线电路10的激活率。31表示比较电路，其用于判断信号线电路10是否输出正常的期望值。比较电路31连接到测试/模式控制电路25。 

参见图1，描述半导体集成电路1的操作。在启动信号线电路10之前，基底电压从基底电压控制电路27提供给电压电平检测电路21和22的相应MOS晶体管的基底BN3、BN2、BN1和BP2。基底电压控制电路27可以进一步控制接收电路13的基底电压。进一步，电压0V、VDD/2-Vt和VDD-Vt分别施加到相应NMOS晶体管QN1、QN2和QN3的源极，而电压VDD/2+Vt施加到PMOS晶体管QP4的源极。关于VDD，定义为信号线电路10的信号电压振幅宽度是0V-VDD。Vt是MOS晶体管的阈值，并且从基底电压控制电路27施加基底电压，以致Vt为300mV。在信号线电路10的信号线激活之前，电压电平检测电路21和22的时钟CLK1、CLK2和CLK3曾从“H” 电平变为“L”电平，然后再转回“H”电平。输出线OUT1、OUT2和PUT3表示施加到PMOS晶体管QP1、QP2和QP3的源极的电压值。输出线OUT4表示施加到NMOS晶体管QN4的源极的电压值。在一定量的时间过去之后，信号线电路10的信号线从0V变到VDD。此时，从“H”电平到“L”电平的跃迁从输出线OUT1到输出线OUT3依次发生。当信号线电路10的信号线在到VDD的跃迁过程中曾变为VDD/2或小于VDD/2，然后变为VDD时，输出线OUT4从“L”电平变为“H”电平，这即是检测到逆跃迁。输出线OUT1-OUT4从“H”电平变为“L”电平的时间长度由跃迁时间检测电路23a测量，并且所获得的时间信息提供给跃迁时间调节电路24。跃迁时间调节电路24对所提供的时间信息和先前定义的信号跃迁时间信息进行比较，并在信号线的实际跃迁时间信息不同于先前定义的跃迁时间信息的情况下，调节信号线电路10的相应部件的值。 

如上所述，根据本实施例，可以准确地检测到信号线的信号波形斜度，而且也能检测到不期望产生的诸如波形逆跃迁之类的异常状态。 

以下描述更具体地实现到目前为止的说明的构成。图2示出电压电平检测电路21的细节。PMOS晶体管QP1、QP2和QP3由电压提供电路21A供电。电压提供电路21A包括多个放大器1，连接在电源和地之间的电阻节点的电压输入到放大器作为基准电压值。放大器1具有这样的反馈结构，即放大器1的输出电压值被校正和改变为基准电压值。相应的电源电压值从电压提供电路21A的放大器1提供给PMOS晶体管QP1、QP2和QP3。在本优选实施例中，相应MOS晶体管QP1、QP2、QP3、QN1、QN2和QN3的源极电势、基底电势和时钟可以分别进行控制。 

图3示出提供基底电压值BP1、BN1、BP2、BN2、BP3和BN3的方法的细节，其中图示了电压电平检测电路21的三个PMOS晶体管QP1、QP2和QP3以及三个NMOS晶体管QN1、QN2和QN3的物理布图，除了放大器和电阻。PMOS晶体管QP1、QP2和QP3提供在NWELL上，而NMOS晶体管QN1、QN2和QN3提供在PWELL上。这六个MOS晶体管QP1、 QP2、QP3、QN1、QN2和QN3的源极连接到单独的布线，并且按上述顺序提供电势VDD1、VDD2、VDD3、VSS1、VSS2和VSS3。PMOS晶体管QP1的漏极和NMOS晶体管QN1的漏极相连。按照类似的方式，PMOS晶体管QP2和NMOS晶体管QN2的漏极相连。按照类似的方式，PMOS晶体管QP3和NMOS晶体管QN3的漏极相连。各个MOS晶体管QP1、QP2、QP3、QN1、QN2和QN3的漏极经由OUT1、OUT2和OUT3的布线输出到外部。在NWELL上提供有基底支线BP11、BP12、BP21、BP23和BP31。在PWELL上提供有基底支线BN11、BN12、BN21、BN23和BN31。在本优选实施例中，各个基底支线的基底电压值提供如下：BP11＝1V；BP12＝1.2V；BP21＝1.2V；BP23＝1.4V；BP31＝2V；BN11＝-1V；BN12＝-0.8V；BN21＝-0.8V；BN23＝-0.6V；且BN31＝0。关于各个MOS晶体管的基底电压值的设置，例如，当基底支线BP11和BP12的电压值被阻分时所获得的中间电压值是PMOS晶体管QP1的基底电压值。即使PMOS晶体管QP1的阈值特性由于其形状或沟道区域中的注入浓度的可变性而不同于PMOS晶体管QP2和QP3的阈值特性，那么当基底支线BP11的电压被调节时，PMOS晶体管QP1的阈值也能被改变，从而获得与PMOS晶体管QP2和QP3的阈值类似的值。于是，关于晶体管特性的随机可变性，可以校正特性。进一步，图3所示的物理布图的特征在于：不用分开PWELL与PMOS晶体管QP1、QP2和QP3形成于其上的NWELL就能调节基底电压。更具体地说，当不同的基底电势提供给MOS晶体管时，通常为了提供电势采用的是分离WELL。在这种情况下，分离PWELL与PMOS晶体管QP1、QP2和QP3形成于其上的NWELL的布图设计就变得必要，其结果是，分离WELL产生间隔，导致产生面积开销。在根据本优选实施例的图3所示的物理布图设计中，不会产生由分离WELL导致的间隔，因此可以减小布图面积。在图3中，在每个WELL上，PMOS晶体管QP1和QP2的基底支线的数量是2；然而，在降低晶体管特性的校正的正确性情况下，它也可以是1。这样描述的布图不仅在电压电平检测电路21中有效，而且在希望将不同的基底电势提供给MOS晶体管的情况下也是有效的。 

图4示出半导体集成电路1的细节，图示了将本发明应用于数据总线的示例，其中数据总线用于在处理器和存储器控制器用作功能电路26的情况下发送和接收处理器与存储器控制器之间的信号。存储器控制器通过PAD与外部传输数据。在外部与PAD之间的数据传输中，可能存在不同类型的接口规范，例如DDR和常规的CMOS传送。存储器控制器经由数据线电路10执行与处理器A、处理器B和处理器C的数据传输。各个处理器与存储器控制器之间的信号线电路10被配置成具有如图所示的总线宽度(32比特、64比特、128比特等)。在处理器C与存储器控制器之间，数据传送时钟α沿着数据线提供，以便数据按照时钟同步的方式传送。当数据传送时钟线和数据线一起提供时，布线延迟等基本相同。因此，与时钟信号线与数据线不以这种方式提供的情况相比，布线数据传输可以更容易实现。 

图5示出电子设备1D的细节示例，其中根据本发明的信号线电路10横跨多个芯片安装。芯片1借助信号线电路10执行与芯片2、3和4的数据传输。信号线电路10中的电压电平检测电路21和22形成在相应的芯片中。用在信号线外围中的材料可以是诸如硅的半导体。信号线可以不用任何材料包围。 

图6示出信号线10和功能电路26之间的连接示例的细节。功能电路26通过触发器FF接收数据。其余构成没有特别限制，例如可以提供处理器、存储器控制器等。接收电路13包括计数器1E1、计数器1E2、寄存器REG[1:4]以及选择器电路1E3。来自数据线的数据输入到寄存器REG[1:4]，而寄存器REG[1:4]由来自计数器1E1的输出信号控制。更具体地说，4个输出信号从计数器1E1输出，4个输出信号之一使能，并且只有使能的寄存器REG的数据被获取。在各个寄存器REG[1:4]的输出中，由使用来自计数器1E2的输出信号作为控制信号的选择器电路1E3选择4条数据中的一条，并且数据被获取到功能块26的触发器FF中。数据传送时钟α递增计数器1E1。 

假定设计工艺中只使用两个寄存器REG[1:4]，那么在只使用两个寄存 器的状态下，计数器1E1通过数据传送时钟α执行从1到2的计数，并且数据输入到各个寄存器REG[1:2]。进一步地，假定通过功能电路26的时钟β进行计数的计数器1E2能选择从1到2的数据。在这种情况下，当数据到达时间与功能电路26的时钟β的上升沿到达时间的延迟之间的差在制造工艺之后增加时，在接收电路13的输出期望值中产生差。这种情况下的时序图如图7所示。所述数据传送时钟可以用作功能电路26的时钟。在图中，横轴表示时间，纵轴表示各个数据传送时钟α、功能块时钟、表示通过数据传送时钟α传送信号线数据的周期的周期数、计数器1E1的计数值(十进制数)、表示通过数据传送时钟α传送每个寄存器的输出的周期的周期数、计数器2E2的计数值和表示通过数据传送时钟α传送功能电路26的触发器的输出值的周期的周期数。在示例中，等待时间(时钟频率的倍数)为3。由CMP.131输出的结果传送到模式控制电路25，而且信号线电路10的发送电路的速度由模式控制电路25、延迟时间调节电路24等增加。在输出期望值于以下周期中各不相同的情况下，计数器2E2的计数值在TC[2]处移一位。因此，等待时间(时钟频率的倍数)仅为2，而且信号线数据能确保传送到功能电路26。图7是在写入“计数数目改变”的扇区处的节点的时序图。 

图8是[(数据传送时钟α的上升沿与功能电路26的时钟β的上升沿之间的延迟差)+数据传送时间]小于[(数据传送中的等待时间：时钟频率的倍数)-(寄存器数M-1)×时钟频率]情况下的时序图。横轴表示时间，纵轴表示各个数据传送时钟α、功能块时钟、表示通过数据传送时钟α传送信号线数据的周期的周期数、计数器1E1的计数值(十进制数)、表示通过数据传送时钟α传送每个寄存器的输出的周期的周期数、计数器2E2的计数值和表示通过数据传送时钟α传送功能电路26的触发器的输出值的周期的周期数。 

待使用的寄存器REG[1:4]数量在TC[1]处加1。数据传送时钟α的上升沿与功能电路26的时钟β的上升沿之间的延迟差由相位比较器1E5检测，并且数据传送时间根据电压电平检测电路21和22中的数据变为VDD/2的 时间差获得。 

与待使用的寄存器REG[1:4]数量在TC[1]处加1同时，计数器1E2的计数值也在TC[1]增加。然后，计数值逐渐在TC[2]处减小，并且控制选择器电路1E3，以便REG[1:3]的获取数据可以被选择。根据该构成，即使在数据传送时钟α的延迟和数据到达时间的延迟以及功能电路26的时钟β大不同于设计工艺中的那些值并且等待时间(时钟频率的倍数)仅为2的情况下，待使用的寄存器REG[1:M]的数量也能得到可变地调整。结果，能以稳定的方式执行数据传输。数据传送时钟α可以从图4所示的存储器控制器传送，或者可以从半导体集成电路1的时钟发生电路传送。 

图9是图6所示示例的另一电路图。附图示出以简化方式实现电压电平检测电路22、接收电路13和期望值比较电路31的示例。在图9中，电压电平检测电路22包括三个差分电路1EC1。各个差分电路1EC1按照图10A和图10B所示的方式进行配置。各个差分电路1EC1与时钟11、12和13同步地放大输入信号电压值与基准电压Vref1、Vref2和Vref3之间的相应差。图10A和图10B之间的区别在于是PMOS晶体管还是NMOS晶体管构成差分对晶体管。图9所示的接收电路13包括三个寄存器，而各个差分电路1EC1的输出连接到寄存器的数据输入端子。比较电路31包括与三输入EXOR同步的触发器，其用于通过clk2判断三个差分电路1EC1的输出是否彼此一致。 

之前设置的延迟值构成时钟clk11、clk12和clk13。例如，10psec的延迟值设置在时钟clk11、clk12和clk13中。不同的电压值设置在基准电压Vref1、Vref2和Vref3，它们具有这样的电势差：Vref1＝0.4V、Vref2＝0.5V和Vref3＝0.6V。在信号线的波形斜度满足基准波形斜度值[V/sec]的情况下，图10A所示的所有差分电路输出“H”，且“H”被获取到比较电路31中的触发器的数据。用于检测信号线下降沿波形斜度的电路可以由延迟值按照时钟clk11、clk12和clk13的顺序设置的电路实现。进一步，比较电路31能以相同的方式配置。经这样的配置，数据保持电路可以被电压电平检测电路22和接收电路13共享。结果，可以减小面积，并能降低功耗。 

当图10A和图10B所示的差分对晶体管根据图11A和图11B所示的布图进行配置时，因为当基底电压值被差分设置在图11A所示的基底支线VBP11和VBP12中时，在位于NWELL上的电阻中产生电势差，并由此改变差分对晶体管的基底电压，所以可以减少差分对晶体管的偏移量(阈值差)，其结果是阈值可以相等。在差分对晶体管的阈值不存在任何可变性时，相同的电势设置在基底支线VBP11和VBP12中，这避免了偏移量的产生。在差分对晶体管的阈值存在任何可变性时，不同的电势设置在VBP11和VBP12中。因此，各个晶体管的基底电势可以依据差分对晶体管与基底支线之间的位置关系精细调节。简而言之，可以调节阈值。作为改进差分对晶体管的偏移量的结果，可以以更高的准确性比较电压值。 

接下来描述跃迁时间调节电路24的各种示例。这些跃迁时间调节电路24中的任何一个都根据跃迁时间检测电路23检测到的跃迁时间通过改变信号线电路10的特性来调节信号线的波形。为了这样做，有必要产生用于基于跃迁时间检测电路23检测到的跃迁时间来改变信号线电路10的特性的控制信号。没有示出产生控制信号必要的构成，因为本领域的普通技术人员通过采用比较电路、计数器和触发器可以容易地实现。 

图12示出跃迁时间调节电路24A，其是跃迁时间调节电路24的示例。跃迁时间调节电路24A调节信号线的电感值。跃迁时间调节电路24A将电流施加给信号线电路10的连接点Tc，以便产生信号线的感应部件的互感，从而调节电感。电流值根据跃迁时间检测电路23检测到的跃迁时间来确定。 

图13示出跃迁时间调节电路24B，其是跃迁时间调节电路24的另一示例。跃迁时间调节电路24B调节信号线的电容。跃迁时间调节电路24B根据跃迁时间检测电路23检测到的跃迁时间，在沿着信号线提供的布线中，产生波形跃迁，可以是相同的跃迁，或者也可以是相反相位的跃迁。因此，跃迁时间调节电路24B能通过调节在布线中产生的跃迁方向和振幅来调节信号线的电容。 

图14示出跃迁时间调节电路24C，其是跃迁时间调节电路24的又一示例。跃迁时间调节电路24C调节用作信号线中接收电路13的终端电阻的阻 值。跃迁时间调节电路24C能根据跃迁时间检测电路23检测到的跃迁时间通过调节NMOS晶体管的栅极电压来调节信号线的终端电阻。 

图15示出跃迁时间调节电路24D，其是跃迁时间调节电路24的又一示例。跃迁时间调节电路24D控制信号线中的发送电路11的驱动性能调节器。发送侧驱动性能调节器控制构成发送侧驱动器的NMOS晶体管的并行度(degree of parallelization)、源极电源电压值、基底电压值、也构成发送侧驱动器的电阻值等。图1所示的放大电路12的驱动性能可以通过跃迁时间调节电路24D来控制。结果，可以进一步提高准确性。 

图16示出用于同步控制驱动性能和终端电阻的跃迁时间调节电路24的示例。5A表示用作终端电阻电路和驱动性能调节电路的电路，其对应于跃迁时间调节电路24D。在电路5A中，可变电阻5B和可变反相器5B 1并联，并且信号线5B1I和5B1O输入到差分电路。当输入到端子En2[1:2]和Ep2[1:2]的值根据跃迁时间检测电路23的检测结果改变时，可变反相器5B1的驱动性能也可以改变。 

图17示出图16的可变电阻5B的细节。可变电阻5B包括三个传输门Trans5B1、Trans5B2和Trans5B3。PMOS晶体管或NMOS晶体管构成传输门Trans5B1、Trans5B2和Trans5B3。当输入到用于调节由传输门Trans5B1、Trans5B2和Trans5B3构成的三个电阻的栅极电压调节端子EN1[1:3]和EP1[1:3]以及基底电压端子BP1[1:3]和BN1[1:3]的值，根据跃迁时间检测电路23的检测结果进行调节时，可以控制可变电阻5B的电阻值。每个栅极电压调节端子EN1[1:3]和EP1[1:3]以及基底电压端子BP1[1:3]和BN1[1:3]处的电压都具有类似的值。这些端子被调节，以便为了以期望的时钟频率传送数据，通过在电压电平检测电路22中获得的信号波形信息和接收电路13的期望值来提高信号线5B1I和5B1O之间的电压差。更具体地说，当高速传送数据(千兆赫级)时，可变电阻5B被设置成具有若干千欧。当数据低速传送(最多千兆赫级)时，用于调节可变电阻5B的电阻值的栅极电压调节端子EN1[1:3]和栅极电压调节端子EP1[1:3]被分别设置成0V和电源电压值。 

因此，没有必要将信号线5B1I连接到终端电阻，并且当数据低速传送时，其一端可以开路，这防止了在终端电阻中产生DC电流。结果，可以降低功耗。进一步地，在根据不同方法执行高速数据传送和低速数据传送的情况下(在该示例中，在高速传送数据中是电流模式方法，而在低速传送数据中是电压模式方法)，两种方法都能采用上述构成。 

图18示出终端电阻电路5A用于接收电路13的差分信号的情况，其中图16所示的可变终端电路连接到信号线5B1I和5B1IB。在终端电阻5A′中，可以连接另一控制信号。因此，终端电阻电路5A和5A′的电阻值可以根据信号线5B1I和5B1IB的波形斜度进行调节。 

图19示出可变电阻5B连接到接收电路13的差分信号线5B1I和5B1IB对的示例。根据跃迁时间检测电路23的检测结果，调节用于调节三个传输门的电阻的栅极电压调节端子EN1[1:3]和EP1[1:3]的值以及基底电压端子BP1[1:3]和BN1[1:3]的值。因此，终端电阻5B的电阻值可以根据信号线5B1I和5B1IB对的波形斜度进行调节。 

图20是表示图1的发送电路11的细节的图。传送之前的数据D1连接到触发器5E1的数据输入端、逻辑5E2的A端子和跃迁时间调节电路24的输入端子。进一步，逻辑5E2的B端子连接到触发器5E1的输出端子Q，并且逻辑5E的真值表如图20所示。当A和B输入端子显示相同的值时，数据不会从跃迁时间调节电路24传送和输出。当A和B输入端子显示不同的值时，数据从跃迁时间调节电路24传送和输出。跃迁时间调节电路24A不断地传送数据D1。根据该构成，信号线的电压振幅和电流性能可以根据信号线的数据模式进行调节。进一步，跃迁时间调节电路24和24A通过来自图1所示端子Tc的控制信号EB 1和EB2来调节输出电压值。结果，发送电路11中的信号线的波形斜度可以根据数据模式进行改变。换句话说，因为数据传送时间可变，所以可以调制信号线的频率，这提高了传送速度。 

图21是表示图1的发送电路11的细节的另一张图。传送之前的数据D1连接到触发器5E3的数据输入端和开关5F2的端子。传送时钟clk输入 到占空校正(duty correction)5F1和触发器5E3的时钟端子。开关5F2通过来自占空校正5F1的时钟CLKA执行开关操作，并在时钟CLKA为“H”的时段传送所输入的D1，而且在时钟CLKS为“L”的时段，触发器5E3的反相输出QB被传送。开关5F2的另一端子输入到跃迁时间调节电路24中。占空校正5F1通过来自图1所示的端子Tc的控制信号EA来调节时钟CLKA的占空比(“H”时段和“L”时段之间的比)。进一步，跃迁时间调节电路24通过从跃迁时间检测电路23输出的控制信号EB调节输出电压值。于是，发送电路11的信号线的斜度能得到改变。换句话说，因为数据传送时间可变，所以信号线的频率可以被调制，这提高了传送速度。 

图22是时序图。横轴表示时间，而纵轴表示时钟CLKA、D1触发器5E3的反相输出QB和跃迁时间调节电路24的输出O。跃迁时间调节电路24的输出O的频率根据D1的数据模式和时钟CLKA的占空比而不同。 

在图16-21所示的示例中，跃迁时间调节电路24并入信号线电路10中。图23表示作为跃迁时间调节电路24的又一示例的跃迁时间调节电路24E。跃迁时间调节电路24E调节信号线中的接收电路13的灵敏度，并进一步调节差分电路电源的栅极G的偏压值。信号线电路10的放大电路12可以按照类似的调节方法由跃迁时间调节电路24E调节。结果，能发挥进一步改进的效果。 

图23所示的接收电路13的信号线连接到栅极的两个MOS晶体管能根据参见图3和图11详细描述的布图，调节相应MOS晶体管的基底电压。因此，可以校正差分对晶体管的可变性。对于校正，当来自接收电路的输出输入到CMP 31并且当输入到其中的接收电路的输出不同于期望值时，TC借助跃迁时间调节电路24由模式控制电路25进行控制。这里使用的TC控制是控制位于差分对晶体管两端的基底触点的电压值。 

图24是示出放大电路12细节的图。PMOS栅极电容和可变电阻6A1连接到NMOS晶体管对和以交叉耦合方式连接到差分信号线5B1I和5B1IB对的NMOS的源极。可变电容6A1根据跃迁时间检测电路23的检测结果进 行控制。因此，可以改变放大电路12的阻抗。 

图25是示出放大电路12细节的另一张图。差分信号线5B1I和5B1IB对连接到NMOS晶体管的漏极，在NMOS晶体管中，E2[1:2]连接到栅极，并且以交叉耦合方式相连的NMOS的漏极连接到相同NMOS晶体管的源极。可变电阻6A1根据跃迁时间检测电路23的检测结果进行控制。E1[1:2]和E2[1:2]也可以根据跃迁时间检测电路23的检测结果进行控制，并且能更灵活地改变放大电路12的阻抗。因此，能调节跃迁时间。当数据低速传送时，E1[1:2]和E2[1:2]的电势都设置为0。结果，能实现常规的CMOS接口，并可以由此降低功耗。 

图26示出放大电路12由电压电平检测电路21直接校正的示例。电压电平检测电路21按照与图9所示相同的方式进行配置，其中时钟clk11、clk12和clk13以及基准电压vref1、vref2和vref3根据相同的方法进行设置。电压电平检测电路21的放大电路1E1C1的输出端OUT[3:1]连接到放大电路12的相应PMOS晶体管的栅极。在根据该构成信号线从“L”电平跃迁到“H”电平的过程中，当信号线的电势电平不能在特定的时间段内获得时，电流被放大电路12中的PMOS晶体管放大。当信号线从“H”电平转变为“L”电平时，可以应用类似的方法，这很容易采用。该方法也可以应用于发送电路11和接收电路13。 

图27示出作为跃迁时间调节电路24的又一示例的跃迁时间调节电路24F。跃迁时间调节电路24F调节信号线的电阻值。更具体地说，跃迁时间调节电路24F通过调节用开关并联的电阻数来调节电阻值。当信号线的电阻值和电容值都被跃迁时间调节电路24F调节时，调节宽度可以延长，因此能准确地校正信号线的跃迁。 

图28示出作为跃迁时间检测电路23的示例的跃迁时间检测电路23A。跃迁时间检测电路23A包括用于产生彼此具有不同相位的相移产生电路35、用于由彼此具有不同相位的时钟保持电压电平检测电路21的信息的触发器32、用于比较来自触发器32的信息与期望值的比较器33，以及计数器34。 跃迁时间检测电路23A使时钟按照相位差的升序产生，并在信息与期望值一致时输出时间信息。 

换句话说，图28示出只使用图1所示的电压电平检测电路21的QP1的示例。在第一时钟输入到触发器32之前，NMOS晶体管QN1的源极电压设置为接地，而PMOS晶体管QP1的源极电压设置为VDD/2。然后，信号线被激活，时钟输入到触发器32，触发器32的输出端Q在比较器33中与期望值进行比较，当输出Q与期望值一致时计数器34递减，在相移时钟发生电路35中时钟准备好用所定义的时钟相位差进行负向移位，并且在相移时钟发生电路35中时钟用所定义的时钟相位差进行负向移位。重复前述操作，直到输出Q与期望值不一致。恰在检测到不一致之前的状态值保持在计数器34中。该值被称为T1。 

接下来，NMOS晶体管QN1的源极电压被预先设置为VDD/2-Vt。PMOS晶体管QP1的源极电压被设置为VDD-Vt。然后，信号线被激活，时钟输入到触发器32，触发器32的输出端Q在比较器33中与期望值进行比较，并且当输出Q与期望值一致时计数器34递减。重复前述操作，直到输出Q与期望值不一致。恰在检测到不一致之前的状态值保持在计数器34中。该值被称为T2。 

接下来，NMOS晶体管QN1的源极电压被预先设置为VDD-Vt。PMOS晶体管QP1的源极电压被设置为3VDD/2-Vt。然后，信号线被激活，时钟输入到触发器32，触发器32的输出端Q在比较器33中与期望值进行比较，并且当输出Q与期望值一致时计数器34递减。重复前述操作，直到输出Q与期望值不一致。恰在检测到不一致之前的状态值保持在计数器中。该值被称为T3。 

这些值T1、T2和T3从计数器34输入到跃迁时间调节电路24中。从T2-T1获得的差表示当信号线直到0V→VDD/2时的波形的斜度值，从T3-T2获得的差表示当信号线直到VDD/2→VDD时的波形的斜度值，而从T3-T1获得的差表示当信号线直到0→VDD时的波形的斜度值。当这些值小时，在 跃迁时间检测电路24中控制TC，以便使信号线的波形平缓。当这些值大时，在跃迁时间检测电路24中控制TC，以便使信号线的波形陡峭。重复上述操作，直到信号线波形的斜度显示期望值。 

在准确性可以较低并且所要求的波形斜度最大为某一程度的情况下，在电压电平检测电路21的MOS晶体管QP1和QN1被设置为电源电压值之后，信号线被激活。当触发器32的输出Q的值与期望值一致时，执行后续的操作，而不用递减计数器34。当触发器32的输出Q的值与期望值不同时，在跃迁时间调节电路24中控制TC，以便使信号线的波形陡峭。在检测到小振幅的波形时，电压电平检测电路21的供给电压被调节。 

图29示出作为跃迁时间检测电路23的另一示例的跃迁时间检测电路23B。跃迁时间检测电路23B包括用于产生彼此具有不同相位的时钟的相移时钟发生电路35、用于通过彼此具有不同相位的时钟保持电压电平检测电路21和22的输出的触发器32和32、用于比较触发器32和32的输出与期望值的比较器33和33以及计算元件36。根据构成，相位差小的时钟按照较小相位差的升序产生，并且当比较器33和33的期望值与触发器32和32的输出一致时，相位值的差在计算元件36中计算，然后输出计算结果。 

图29示出使用图1所示的跃迁时间检测电路21中的多个晶体管，即PMOS晶体管QP1和QP2的示例，其中，能用比图8所示的示例更少的时钟数来检测波形的斜度。固定电势预先施加到PMOS晶体管QP1和QP2的源极，然后信号线被激活。相移时钟发生电路35向触发器32和32提供具有不同相位的时钟。触发器32的输出Q与比较器33中的数据进行比较，并且在计算元件36中计算对期望值的比较结果。当比较结果都与期望值一致时，提供给触发器32的时钟的相位差用相移时钟发生电路35中的所定义的时钟相位差进行减小。当在重复前述操作之后，计算元件36中的各个期望值彼此不同时，恰在此之前的相位差被判断为波形的斜度。当这些值小时，在跃迁时间调节电路24中控制TC，以便使信号线的波形缓和。当这些值大时，在跃迁时间调节电路24中控制TC，以便使信号线的波形陡峭。在准确 性低并且所要求的波形斜度最大为某一程度的情况下，提供给触发器32的时钟相位差由所定义的时钟相位差产生在相移时钟发生电路35中。当计算元件36中的期望值彼此不同时，在跃迁时间调节电路24中控制TC，以便使信号线的波形陡峭。照此，可以采用简化的方法。 

图30示出用于从相移时钟发生电路3 5输出具有不同相位的时钟的电路的示例。首先，解码来自计数器的值，并且由控制信号E[1:N]切换反相器E[1:n]的输出。在各个反相器E中，NMOS晶体管和PMOS晶体管具有相同的尺寸，然而，它们的基底电压BN和BP不同，这意味着各个反相器E的延迟值根据基底电压而不同。在反相器E中，尽管晶体管形状相同，但是都能实现不同的延迟值。因此，该构成有利的特征在于它几乎不会受到由于小型化工艺造成的晶体管可变性的影响。 

图31示出用于产生反相器E[1]和E[2]之间的输出相位差的中间值的电路的示例。当使用这样构成的电路时，可以产生具有更高准确性的相移时钟。 

图32示出用于从相移时钟发生电路3 5输出具有不同相位的时钟的电路的另一示例。图中所示的构成与图30中的构成的不同之处在于提供三态反相器E1而不是反相器E。解码来自计数器的值，并且由控制信号E[1:N]切换三态反相器E1[1:N]的输出。在各个三态反相器E1中，NMOS晶体管和PMOS晶体管具有相同的尺寸，然而，它们的基底电压BN和BP不同。 

图33示出图31所示电路的布线图。各个MOS晶体管的基底支线设置在各个三态反相器E1的两端上，并且向BP1、BP2、BN1和BN2施加不同的电压。各个MOS晶体管的基底电压由BN1与BN2之间的基底电阻设置。这种布图设计使得有可能不用分离NWELL与PWELL就可以调节基底电压。因此，可以减小布图面积。 

跃迁时间检测电路23可以比较来自电压电平检测电路21和22的信息的电压差与基准电压值。因此，信号线的波形斜度可以用简化的构成准确地检测到。 

信号线可以是半导体集成电路1的时钟信号线。因此，可以减少由于时 钟相位差造成的半导体集成电路1的操作频率的开销。因此，能在总线中实现高速传输，并可以减少半导体集成电路1的等待时间(传送延迟)。 

所述的根据本发明的信号校正可以仅在接收电路13接收到的信号值被比较电路31发现为是除期望值之外的任何值时执行。因此，各个功能元件仅在必要时操作，这将降低功耗。在该构成中，所希望的是校正期望值，并将其传送给功能电路26。 

当半导体集成电路1进行出厂检查时，可以校正信号，以便来自各个功能元件的信息存储在存储设备中。因此，能预先排除可能导致产率恶化的任何因素。 

所述的根据本发明的信号校正可以仅在信号线的操作频率最小显示为任意值时执行。因此，根据本发明的信号校正可以仅在高速传输的关键时刻执行，从而降低功耗。 

所述的根据本发明的信号校正可以仅在信号线的操作频率最大显示为任意值时执行。因此，延迟时间可以调节到在低速传送中由时序限制指定的时间界限之前的时间，并且能将信号线的电压振幅保持为低。结果，可以进一步降低功耗。 

所述的根据本发明的信号校正可以在半导体集成电路1的出厂之后的任意时段执行。因此，关于信号线的各个电路中信号波形的准确度随时间的恶化可以得到校正。因为所述的根据本发明的信号校正可以仅在半导体集成电路1的实际使用过程中断续指定的任意短的时段中执行，所以可以进一步降低功耗。 

所述的根据本发明的信号校正可以仅在信号线的温度最小显示为任意值时执行。因此，可以准确地检测到造成信号线特性恶化的电阻以及由于发送电路11的影响所产生的信号线波形的斜度，这些可能在高温环境下产生。当在某一温度下或低于某一温度下暂停所述的根据本发明的信号校正时，可以降低功耗。 

所述的根据本发明的信号校正可以仅在信号线的温度最大显示为任意 值时执行。因此，可以准确地检测到可能锐化信号线特性的电阻以及由于发送电路11的影响所产生的信号线波形的异常跃迁，这些可能在低温下产生。进一步地，当在大于特定温度下暂停校正时，可以降低功耗。 

所述的根据本发明的信号校正可以仅在信号线的振幅电压最小显示为任意值时执行。因此，可以准确地检测到可能锐化信号线特性的电阻以及由于发送电路11的影响所产生的信号线波形的异常跃迁，这些可能在高电压下产生。进一步地，当在特定电压下或低于特定电压下暂停校正时，可以降低功耗。 

所述的根据本发明的信号校正可以仅在信号线的振幅电压最大显示为任意值时执行。因此，可以准确地检测到造成信号线特性恶化的电阻以及由于发送电路11的影响所产生的信号线波形的斜度，这些可能在低电压下产生。进一步地，当在大于特定电压下暂停校正时，可以降低功耗。进一步地，可以减小来自发送和接收电路的电源噪声的任何影响。因为提供用于执行根据本发明的信号校正的电路，所以可能增加电源噪声。 

所述的根据本发明的信号校正可以仅在信号线的激活率最小为任意值时执行。因此，可以准确地检测到信号线的信号波形的斜度。进一步地，当在激活率低于特定值时暂停校正时，可以降低功耗。 

所述的根据本发明的信号校正可以仅在关于信号线的功能块启动其操作时执行。结果，在根据本发明的信号校正操作不必要时可以暂停它们，从而可以降低功耗。 

用于实现根据本发明的信号校正的各个电路元件优选在暂停时断电。结果，来自这些电路元件的电流泄露可以得到避免，从而可以降低功耗。 

用于实现根据本发明的信号校正的各个电路元件优选在暂停时保持检测到的值。结果，即使在这些电路元件暂停时，也能将校正信息传送到跃迁时间调节器，并且能降低跃迁时间调节器中的功耗。 

当半导体集成电路1进行出厂检查时，用于实现根据本发明的信号校正的设定电压值和输出线OUT1的信息等优选传送至测试/模式控制电路25， 并与其中的期望值比较，而且比较结果优选通过PAD传送至外部测试设备。因此，因为用于实现根据本发明的信号校正的各个电路元件历经检查或调整控制，所以信号校正可能更准确。 

在通过根据本发明的信号校正来调节接收电路13的情况下，跃迁时间调节电路24优选提供在接收电路13侧附近。因此，可以快速地传送用于校正接收电路13的指令。进一步，可以减少信号线的面积开销，这将导致功耗降低。 

在通过根据本发明的信号校正来调节发送电路14的情况下，跃迁时间调节电路24优选提供在发送电路14侧附近。因此，可以快速地传送用于校正发送电路14的指令。进一步，可以减少信号线的面积开销，这将导致功耗降低。 

用于实现根据发明的信号校正的各个电路元件的电源电压优选等于发送电路11和接收电路13的电源电压。因此，专用于这些电路元件的电源线的面积开销可以得到减少，这有利于物理布图设计。 

用于向功能块提供基底电压的基底电压控制电路27的输出电压优选用作电压电平检测电路21和22的基底电压，这对应于图34所示的电路构成。在图34中，37表示恒流源，38a表示用于控制基底电压的PMOS晶体管，38b表示用于控制基底电压的NMOS晶体管，39表示比较器，40表示A/D转换器，而41表示D/A转换器。 

来自基底电压控制电路27的基底电压BP和BN由A/D转换器40进行A/D转换，并进一步由D/A转换器41进行D/A转换，以便它们被转换成各个MOS晶体管的基底电压。因此，可以减少专用于这些电路元件的基底电压控制电路和基底信号线的面积开销，这将导致功耗降低。 

图35示出另一电压电平检测电路21，其为包括CMOS晶体管的运算放大器电路。 

工业实用性 

根据本发明的半导体集成电路作为包括CPU的半导体芯片非常有用， 并且也适用于使用芯片的芯片组、移动电话、IC卡芯片等。提供有根据本发明的半导体集成电路的电子产品在环境友好性方面非常有利。 

Claims (52)

1.一种半导体集成电路，包括：

信号线；

电压电平检测器，其用于检测所述信号线的电压电平；和

跃迁时间检测器，其用于基于所述电压电平检测器检测到的电压电平，检测所述信号线从非激活的电压状态改变到激活的电压状态的跃迁时段的时间长度，其中，

所述电压电平检测器检测所述信号线在所述跃迁时段的电压电平，

所述半导体集成电路进一步包括：

跃迁时间调节器，用于通过基于所述跃迁时间检测器的检测结果调节跃迁时间来校正所述信号线的信号波形，所述跃迁时间为所述信号线从非激活的电压状态改变到激活的电压状态的跃迁时段的时间长度。

2.如权利要求1所述的半导体集成电路，其中，

所述跃迁时间检测器进一步基于所述电压电平检测器检测到的电压电平判断在所述跃迁时段中是否产生逆跃迁。

3.如权利要求1所述的半导体集成电路，其中，

所述跃迁时间检测器至少包括NMOS晶体管，其中

所述信号线连接到该NMOS晶体管的栅极，第一电压连接到该NMOS晶体管的源极，而在所述信号线从非激活的电压状态改变到激活的电压状态的跃迁时段之前，大于所述第一电压的电压设置给所述NMOS晶体管的漏极，

所述电压电平检测器检测所述NMOS晶体管在所述跃迁时段的漏极电压，并且

所述跃迁时间检测器基于所述电压电平检测器检测到的漏极电压，检测所述跃迁时段的时间长度。

4.如权利要求3所述的半导体集成电路，其中，

所述NMOS晶体管的基底电压被设置成其阈值表示所述NMOS晶体管的基底电压的期望值。

5.如权利要求4所述的半导体集成电路，其中，

所述NMOS晶体管的基底电压值由阱上夹着该NMOS晶体管的基底触点所提供的基底电压值设置，该NMOS晶体管形成于所述阱上。

6.如权利要求3所述的半导体集成电路，其中，

所述电压电平检测器包括：

PMOS晶体管，其中第二电压设置给它的源极，小于该第二电压的电压在所述跃迁时段开始之前设置给它的漏极，而所述信号线连接到它的栅极；以及

第二NMOS晶体管，其中所述PMOS晶体管的漏极连接到该第二NMOS晶体管的漏极，而该第二NMOS晶体管的漏极连接到自身的栅极，其中，

所述电压电平检测器检测所述PMOS晶体管在所述跃迁时段的漏极电压，并且

所述跃迁时间检测器基于所述电压电平检测器检测到的PMOS晶体管的漏极电压检测所述跃迁时段的时间长度，并判断在所述跃迁时段中是否产生逆跃迁。

7.如权利要求6所述的半导体集成电路，其中，

所述PMOS晶体管的基底电压被设置成其阈值电压表示所述PMOS晶体管的基底电压的期望值。

8.如权利要求2所述的半导体集成电路，其中，

所述电压电平检测器至少包括NMOS晶体管，其中所述信号线连接到该NMOS晶体管的栅极，而且该NMOS晶体管的基底电压是可控的。

9.如权利要求1所述的半导体集成电路，其中，

所述跃迁时间调节器通过调节所述信号线的电感值来调节跃迁时间。

10.如权利要求8所述的半导体集成电路，其中，

所述跃迁时间调节器通过调节所述信号线的电容来调节跃迁时间。

11.如权利要求1所述的半导体集成电路，其中，

所述跃迁时间调节器通过调节所述信号线的接收机的终端电阻来调节跃迁时间。

12.如权利要求11所述的半导体集成电路，其中，

当所述信号线的传送频率最大显示为定义的频率值时，所述信号线的接收机的终端电阻被切断。

13.如权利要求1所述的半导体集成电路，进一步包括：所述信号线的发送侧驱动性能调节器，其中，

所述跃迁时间调节器通过控制所述发送侧驱动性能调节器来调节跃迁时间。

14.如权利要求13所述的半导体集成电路，进一步包括：包含MOS晶体管的发送侧驱动器，其中，

所述发送侧驱动性能调节器通过控制所述MOS晶体管的并行度来调节跃迁时间。

15.如权利要求13所述的半导体集成电路，进一步包括：包含MOS晶体管的发送侧驱动器，其中，

所述发送侧驱动性能调节器通过控制所述MOS晶体管的源极的电源电压值来调节跃迁时间。

16.如权利要求13所述的半导体集成电路，进一步包括：包含MOS晶体管的发送侧驱动器，其中，

所述发送侧驱动性能调节器通过控制所述MOS晶体管的基极的电压值来调节跃迁时间。

17.如权利要求14所述的半导体集成电路，其中，

所述发送侧驱动性能调节器根据发送侧的数据跃迁状态来控制信号传送时间。

18.如权利要求14所述的半导体集成电路，进一步包括：包含电阻的发送侧驱动器，其中，

所述发送侧驱动性能调节器通过控制所述电阻的电阻值来调节跃迁时间。

19.如权利要求1所述的半导体集成电路，进一步包括：所述信号线的接收机，其中，

所述跃迁时间调节器通过控制所述接收机的灵敏度来调节跃迁时间。

20.如权利要求19所述的半导体集成电路，其中，

所述信号线的接收机包括：

通过第一时钟彼此同步的多个寄存器；

用于通过所述第一时钟计数的第一计数器；

用于通过所述第一计数器的输出将所述信号线的值获取到所述多个寄存器之一中并通过第二时钟计数的第二计数器；和

用于使用所述第二计数器选择所述多个寄存器的输出之一的选择器电路，其中，

根据所述信号线的延迟值调节所述第二计数器的最高有效位值。

21.如权利要求19所述的半导体集成电路，其中，

所述接收机由差分电路构成。

22.如权利要求21所述的半导体集成电路，其中，

所述差分电路包括至少两个MOS晶体管，其中所述每个MOS晶体管的栅极连接到所述信号线；并且

所述每个MOS晶体管的基底电压值由阱上夹着所述每个MOS晶体管的基底触点所提供的基底电压值设置，所述每个MOS晶体管形成于所述阱上。

23.如权利要求1所述的半导体集成电路，进一步包括：连接到所述信号线的放大器，其中，

所述跃迁时间调节器通过控制所述放大器的灵敏度来调节跃迁时间。

24.如权利要求23所述的半导体集成电路，其中，

当信号线的传送频率最大为定义的频率值时，切断所述放大器。

25.如权利要求1所述的半导体集成电路，其中，

所述跃迁时间调节器通过控制所述信号线的电阻值来调节跃迁时间。

26.如权利要求1所述的半导体集成电路，其中，

所述跃迁时间调节器通过控制所述信号线的电阻值和电容值的乘积来调节跃迁时间。

27.如权利要求1所述的半导体集成电路，其中，

所述跃迁时间检测器包括：

相移时钟发生器，其用于产生彼此具有不同相位的时钟；

信息保持器，其用于与所述相移时钟发生器所产生的时钟同步地保持所述电压电平检测器的检测结果；和

比较器，其用于比较所述信息保持器所保持的电压电平检测结果与该电压电平检测结果的期望值。

28.如权利要求27所述的半导体集成电路，其中，

所述相移时钟发生器包括：

彼此并联连接的多个反相器；和

用于通过控制信号切换所述多个反相器的输出的选择电路，其中，

所述多个反相器的MOS晶体管的基底电压值由阱上夹着所述相应MOS晶体管的基底触点所提供的基底电压值设置，所述MOS晶体管形成于所述阱上。

29.如权利要求27所述的半导体集成电路，其中，

所述跃迁时间检测器包括计算元件，该计算元件用于计算所述比较器的比较结果之间的差，并且

所述跃迁时间检测器输出与所述信息保持器所保持的电压电平检测结果和所述期望值等同时的相位差相关的信息。

30.如权利要求1所述的半导体集成电路，其中，

所述跃迁时间检测器包括比较器，该比较器用于比较所述电压电平检测器的检测结果之间的电压差与基准电压值。

31.如权利要求1所述的半导体集成电路，其中，

所述信号线为时钟信号线。

32.如权利要求1所述的半导体集成电路，其中，

所述信号线为总线线路。

33.如权利要求1所述的半导体集成电路，进一步包括：所述信号线的接收机，其中，

所述电压电平检测器、跃迁时间检测器和跃迁时间调节器在所述接收机检测到除所述信号线的接收机所接收到的信号的期望值之外的任何值之后执行各自的处理。

34.如权利要求1所述的半导体集成电路，进一步包括：用于存储所述电压电平检测器、跃迁时间检测器和跃迁时间调节器的输出的存储设备，其中，

所述电压电平检测器、跃迁时间检测器和跃迁时间调节器在所述半导体集成电路进行出厂检查时执行各自的处理，并将从相应处理获得的结果存储在所述存储设备中。

35.如权利要求1所述的半导体集成电路，其中，

所述电压电平检测器、跃迁时间检测器和跃迁时间调节器在所述信号线的操作频率最小为定义的值时执行各自的处理。

36.如权利要求1所述的半导体集成电路，其中，

所述电压电平检测器、跃迁时间检测器和跃迁时间调节器在所述信号线的操作频率最大为定义的值时执行各自的处理。

37.如权利要求1所述的半导体集成电路，其中，

所述电压电平检测器、跃迁时间检测器和跃迁时间调节器在所述半导体集成电路出厂之后的定义的时段执行各自的处理。

38.如权利要求1所述的半导体集成电路，其中，

所述电压电平检测器、跃迁时间检测器和跃迁时间调节器在所述半导体集成电路的温度最小为定义的值时执行各自的处理。

39.如权利要求1所述的半导体集成电路，其中，

所述电压电平检测器、跃迁时间检测器和跃迁时间调节器在所述半导体集成电路的温度最大为定义的值时执行各自的处理。

40.如权利要求1所述的半导体集成电路，其中，

所述电压电平检测器、跃迁时间检测器和跃迁时间调节器在所述信号线的振幅电压最小为定义的值时执行各自的处理。

41.如权利要求1所述的半导体集成电路，其中，

所述电压电平检测器、跃迁时间检测器和跃迁时间调节器在所述信号线的振幅电压最大为定义的值时执行各自的处理。

42.如权利要求1所述的半导体集成电路，其中，

所述电压电平检测器、跃迁时间检测器和跃迁时间调节器在所述信号线的激活率最小为定义的值时执行各自的处理。

43.如权利要求1所述的半导体集成电路，其中，

所述电压电平检测器、跃迁时间检测器和跃迁时间调节器在与所述信号线相关的功能块启动其操作时执行各自的处理。

44.如权利要求1所述的半导体集成电路，其中，

所述电压电平检测器、跃迁时间检测器和跃迁时间调节器在暂停时被断电。

45.如权利要求1所述的半导体集成电路，其中，

所述电压电平检测器在暂停时保持所述电压电平检测器的检测结果。

46.如权利要求1所述的半导体集成电路，进一步包括：

用于外部连接的焊盘；和

用于输出所述电压电平检测器的检测结果的检测结果输出线，其中，

所述检测结果输出线连接到所述焊盘。

47.如权利要求1所述的半导体集成电路，其中，

所述电压电平检测器、跃迁时间检测器和跃迁时间调节器各自都包括半导体集成电路中的自测试功能。

48.如权利要求1所述的半导体集成电路，进一步包括：所述信号线的接收机，其中，

所述电压电平检测器、跃迁时间检测器和跃迁时间调节器调节所述接收机，并位于靠近所述接收机的位置。

49.如权利要求1所述的半导体集成电路，进一步包括：所述信号线的发送机，其中，

所述电压电平检测器、跃迁时间检测器和跃迁时间调节器调节所述发送机，并位于靠近所述发送机的位置。

50.如权利要求1所述的半导体集成电路，进一步包括：所述信号线的发送机/接收机，其中，

所述电压电平检测器、跃迁时间检测器、跃迁时间调节器和所述发送机/接收机使用公共的电源电压。

51.如权利要求4所述的半导体集成电路，进一步包括：基底电压控制器，该基底电压控制器用于向与所述信号线相关的功能块提供基底电压，其中，

所述基底电压控制器的输出电压用作所述NMOS晶体管的基底电压。

52.如权利要求7所述的半导体集成电路，进一步包括：基底电压控制器，该基底电压控制器用于向与所述信号线相关的功能块提供基底电压，其中，

所述基底电压控制器的输出电压用作所述PMOS晶体管的基底电压。

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