JPS61290823A - アナログ・デジタル変換器 - Google Patents
アナログ・デジタル変換器Info
- Publication number
- JPS61290823A JPS61290823A JP13486385A JP13486385A JPS61290823A JP S61290823 A JPS61290823 A JP S61290823A JP 13486385 A JP13486385 A JP 13486385A JP 13486385 A JP13486385 A JP 13486385A JP S61290823 A JPS61290823 A JP S61290823A
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- JP
- Japan
- Prior art keywords
- voltage
- input side
- voltage comparator
- input
- period
- Prior art date
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- Granted
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明はチョッパ方式並列アナログ・デジタル変換器に
関するものである。
関するものである。
〈発明の概要〉
本発明はチョッパ方式並列アナログ・デジタル変換器に
おいて、電圧比較周期中の電圧比較器の総個数が常に一
定に保たれるように制御して、入力゛インピーダンスの
変動を抑制するようにしたものである。
おいて、電圧比較周期中の電圧比較器の総個数が常に一
定に保たれるように制御して、入力゛インピーダンスの
変動を抑制するようにしたものである。
〈従来の技術〉
従来より、電圧比較周期と初期状態設定周期を有するチ
ョッパ方式電圧比較器を用いた電圧比較装置として、第
３図に示すような構造のものが提案されている（ １９
８ｊ、ＩＥＥＥ、ｌ５ＣＣ，Ｐ５６〜５７参照）。
ョッパ方式電圧比較器を用いた電圧比較装置として、第
３図に示すような構造のものが提案されている（ １９
８ｊ、ＩＥＥＥ、ｌ５ＣＣ，Ｐ５６〜５７参照）。
すなわち、第３図において、ｌＯ及び２０はそれぞれチ
ョッパ方式電圧比較器であり、チョッパ方式電圧比較器
１０はクロック信号φ１１によって初期状態設定のされ
る電圧比較器用増幅器１１、クロック信号φ１゜によっ
て開閉制御されるスイッチング手段■２及びクロック信
号φ１３によって開閉制御されるスイッチング手段Ｉ３
とから構成されており、また同様にチョッパ方式電圧比
較器２０はクロック信号φ２．によって初期状態設定の
されロック信号φ２３によって開閉制御されるスイッチ
ング手段２３とから構成されている。上記電圧比較器Ｉ
Ｏ及び２１の正入力側及び負入力側はそれぞれ共通に接
続され、出力側はそれぞれクロック信号φ。、ｉｏ に
よって開閉制御されるスイッチング手段１４．２４を介
して共通に接続されて、一つの電圧比較装置が構成され
ている。
ョッパ方式電圧比較器であり、チョッパ方式電圧比較器
１０はクロック信号φ１１によって初期状態設定のされ
る電圧比較器用増幅器１１、クロック信号φ１゜によっ
て開閉制御されるスイッチング手段■２及びクロック信
号φ１３によって開閉制御されるスイッチング手段Ｉ３
とから構成されており、また同様にチョッパ方式電圧比
較器２０はクロック信号φ２．によって初期状態設定の
されロック信号φ２３によって開閉制御されるスイッチ
ング手段２３とから構成されている。上記電圧比較器Ｉ
Ｏ及び２１の正入力側及び負入力側はそれぞれ共通に接
続され、出力側はそれぞれクロック信号φ。、ｉｏ に
よって開閉制御されるスイッチング手段１４．２４を介
して共通に接続されて、一つの電圧比較装置が構成され
ている。
上記第３図に示した電圧比較装置の電圧比較周期及び初
期状態設定周期の制御は制御用クロック信号φ０ 、φ
１１ ’φ１２ ’φ１８．φ２１ ’φ２２・φ２
８によって行なわれ、第４図にそのタイミング関係を示
して”いる。
期状態設定周期の制御は制御用クロック信号φ０ 、φ
１１ ’φ１２ ’φ１８．φ２１ ’φ２２・φ２
８によって行なわれ、第４図にそのタイミング関係を示
して”いる。
この第４図に示す期間Ｃにおいて比較器１０の・出力が
スイッチング手段１４を介して出力側（ＯＵＴ）に出力
され、期間りにおいては比較器２０の出力がスイッチン
グ手段２４を介して出力側（ＯＵＴ）に出力される。期
間Ａ１ において比較器１０は初期状態設定周期にあり
、期間Ｂ１ においては電圧比較周期にあり、他の期間
は遷移期間に相当する。比較器２０に関しても同様であ
り、期間Ａ２において初期状態設定周期にあり、期間Ｂ
２においては電圧比較周期にあり、他の期間は遷移期間
に相当する。ここで期間Ｂ とＢ２が重複しているのは
クロック信号φ。によって出力信号を切り換える際に連
続した正しい比較結果を得るためである。
スイッチング手段１４を介して出力側（ＯＵＴ）に出力
され、期間りにおいては比較器２０の出力がスイッチン
グ手段２４を介して出力側（ＯＵＴ）に出力される。期
間Ａ１ において比較器１０は初期状態設定周期にあり
、期間Ｂ１ においては電圧比較周期にあり、他の期間
は遷移期間に相当する。比較器２０に関しても同様であ
り、期間Ａ２において初期状態設定周期にあり、期間Ｂ
２においては電圧比較周期にあり、他の期間は遷移期間
に相当する。ここで期間Ｂ とＢ２が重複しているのは
クロック信号φ。によって出力信号を切り換える際に連
続した正しい比較結果を得るためである。
上記のような電圧比較装置を複数個用い、この電圧比較
装置の各負入力側（−）を各量子レベルに対応した基準
電圧の各々に接続し、各正入力側（＋）を一つにまとめ
て入力電圧に接続してアナログ・デジタル変換器が構成
される。
装置の各負入力側（−）を各量子レベルに対応した基準
電圧の各々に接続し、各正入力側（＋）を一つにまとめ
て入力電圧に接続してアナログ・デジタル変換器が構成
される。
〈発明が解決しようとする問題点〉
上記のように構成されたアナログ・デジタル変換器にあ
っては、上述のように一つの電圧比較装置内部において
、第４図に示すように期間Ｂ、とＢ２ に重複部分があ
るために、正入力側（＋）に接続されている２個のスイ
ッチング手段１３及び２３が、あるときは２個とも開い
て入力信号が２個の電圧比較器Ｉ Ｑ 、 ２０に接続
され、あるときは一方が閉じた状態になって入力信号が
１個の電圧比較器にのみ接続されるという二つの状態が
存在するために、入力インピーダンスが変動してしまう
という問題点があった。
っては、上述のように一つの電圧比較装置内部において
、第４図に示すように期間Ｂ、とＢ２ に重複部分があ
るために、正入力側（＋）に接続されている２個のスイ
ッチング手段１３及び２３が、あるときは２個とも開い
て入力信号が２個の電圧比較器Ｉ Ｑ 、 ２０に接続
され、あるときは一方が閉じた状態になって入力信号が
１個の電圧比較器にのみ接続されるという二つの状態が
存在するために、入力インピーダンスが変動してしまう
という問題点があった。
本発明はこのような点にかんがみて創案されたもので、
入力インピーダンスの変動を抑制するように改良された
制御系を有するアナログ−デジタル変換器を提供するこ
とを目的としている。
入力インピーダンスの変動を抑制するように改良された
制御系を有するアナログ−デジタル変換器を提供するこ
とを目的としている。
く問題点を解決するための手段〉
上記の目的を達成するために、本発明のアナログ・デジ
タル変換器は、電圧比較周期と初期状態設定周期を有す
る電圧比較器を複数個用い、出力側を切り換えスイッチ
を介して一つに接続し、正入力側及び負入力側を各々一
つに接続した構成の電圧比較装置を複数備え、この電圧
比較装置の各負入力側を各量子化レベルに対応した基準
電圧の各々に接続し、各正入力側を一つにまとめて入力
電圧に接続し、電圧比較器の電圧比較周期中の個数が常
に一定に保たれるように、複数の電圧比較装置をグルー
プ分けし、各グループにおける動作周期の位相を異なら
せるように制御するように構成している。
タル変換器は、電圧比較周期と初期状態設定周期を有す
る電圧比較器を複数個用い、出力側を切り換えスイッチ
を介して一つに接続し、正入力側及び負入力側を各々一
つに接続した構成の電圧比較装置を複数備え、この電圧
比較装置の各負入力側を各量子化レベルに対応した基準
電圧の各々に接続し、各正入力側を一つにまとめて入力
電圧に接続し、電圧比較器の電圧比較周期中の個数が常
に一定に保たれるように、複数の電圧比較装置をグルー
プ分けし、各グループにおける動作周期の位相を異なら
せるように制御するように構成している。
く作用〉
上記のような構成により、入力信号に接続される電圧比
較器の総個数が常に一定に保たれ、変換器全体の入力イ
ンピーダンスの変動が抑制される。
較器の総個数が常に一定に保たれ、変換器全体の入力イ
ンピーダンスの変動が抑制される。
〈実施例〉
以下、図面を参照して本発明の一実施例を詳細に説明す
る。
る。
第１図は、本発明に係る並列アナログΦデジタル変換器
の構成を示すブロック図である。
の構成を示すブロック図である。
第１図において、１００．ｌｏｔ、１０２．・・・。
１０ｎは第３図に示した構造の電圧比較装置であり、こ
の各電圧比較装置１００〜Ｉｏｎの正入力側（＋）は共
通に接続されて入力電圧端（Ｖｉｎ）に接続され、負入
力側（−）は参照基準電圧発生器２００の各量子化し々
ルに対応した基準電圧を発生する直列抵抗分圧点にそれ
ぞれ接続され、出力側はエンコーダ３００に接続されて
いる。また４００は制御信号発生器であり、この制御信
号発生器４００は後述するようにいくつかのグループに
分けた電圧比較装置群（１００〜１０ｎ）に、それぞれ
独立の制御信号φを供給するように構成されている。な
お、Ｖｒｅｆ＋ 、Ｖｒｅｆ−はそれぞれ参照電圧入力
端である。
の各電圧比較装置１００〜Ｉｏｎの正入力側（＋）は共
通に接続されて入力電圧端（Ｖｉｎ）に接続され、負入
力側（−）は参照基準電圧発生器２００の各量子化し々
ルに対応した基準電圧を発生する直列抵抗分圧点にそれ
ぞれ接続され、出力側はエンコーダ３００に接続されて
いる。また４００は制御信号発生器であり、この制御信
号発生器４００は後述するようにいくつかのグループに
分けた電圧比較装置群（１００〜１０ｎ）に、それぞれ
独立の制御信号φを供給するように構成されている。な
お、Ｖｒｅｆ＋ 、Ｖｒｅｆ−はそれぞれ参照電圧入力
端である。
第２図は電圧比較装置群（１００〜１０ｎ）を４つのグ
ループに分けた際に各グループに供給される、第４図に
おける制御信号φ１８ ’φ２３の位相関係を示したも
のであり、この第２図に示した位相関係の独立した制御
信号が制御信号発生器４００より電圧比較装置群（１０
０〜Ｉｏｎ）に供給される。
ループに分けた際に各グループに供給される、第４図に
おける制御信号φ１８ ’φ２３の位相関係を示したも
のであり、この第２図に示した位相関係の独立した制御
信号が制御信号発生器４００より電圧比較装置群（１０
０〜Ｉｏｎ）に供給される。
すなわち、第４図に示すように制御信号φ１３とφ２３
が期間ＣあるいはＤの１／４の期間だけ重なっている場
合には電圧比較装置群（１００〜Ｉｏｎ）を４グループ
に分け、各グループに供給する制御信号φ１３．φ２３
の位相をそれぞれ期間ＣあるいはＤの１／４の期間ずつ
ずらせて供給する。
が期間ＣあるいはＤの１／４の期間だけ重なっている場
合には電圧比較装置群（１００〜Ｉｏｎ）を４グループ
に分け、各グループに供給する制御信号φ１３．φ２３
の位相をそれぞれ期間ＣあるいはＤの１／４の期間ずつ
ずらせて供給する。
上記のような構成により、例えば第１のグループの各電
圧比較装置を構成する２個の電圧比較回路が入力側に接
続されるとき、他のグループの各電圧比較装置を構成す
る２個の電圧比較回路の一方のみが入力側に接続され、
また第２のグループの各電圧比較装置を構成する２個の
電圧比較回路が入力側に接続される期間には、他のグル
ープの各電圧比較装置を構成する２個の電圧比較回路の
一方のみが入力側に接続され、２ｎ個の電圧比較回路で
アナログ・デジタル変換器を構成した場合、常に５ｎ／
４個の一定の個数の電圧比較回路が入力側に接続される
ことｌζなる。
圧比較装置を構成する２個の電圧比較回路が入力側に接
続されるとき、他のグループの各電圧比較装置を構成す
る２個の電圧比較回路の一方のみが入力側に接続され、
また第２のグループの各電圧比較装置を構成する２個の
電圧比較回路が入力側に接続される期間には、他のグル
ープの各電圧比較装置を構成する２個の電圧比較回路の
一方のみが入力側に接続され、２ｎ個の電圧比較回路で
アナログ・デジタル変換器を構成した場合、常に５ｎ／
４個の一定の個数の電圧比較回路が入力側に接続される
ことｌζなる。
したがって変換器全体の入力インピーダンスの変動が抑
制されることになる。
制されることになる。
上記実施例において期間ＣあるいはＤの１／４の期間だ
け重なって２個の電圧比較器が共に入力側に接続される
場合について説明したが、本発明はこれに限定されるも
のではなく、例えば１／ｍの期間だけ重なっている場合
には電圧比較装置群をｍグループに分けて、制御信号の
位相をＩ／ｍの期間ずつずらすように供給するようにな
して同様に実施することが可能である。
け重なって２個の電圧比較器が共に入力側に接続される
場合について説明したが、本発明はこれに限定されるも
のではなく、例えば１／ｍの期間だけ重なっている場合
には電圧比較装置群をｍグループに分けて、制御信号の
位相をＩ／ｍの期間ずつずらすように供給するようにな
して同様に実施することが可能である。
〈発明の効果〉
以上のように本発明によれば電圧比較周期中の電圧比較
器の入力側に接続される総個数が常に一定に保たれるた
め、変換器全体の入力インピーダンスの変動を抑制する
ことが可能となり、極めて実用的である。
器の入力側に接続される総個数が常に一定に保たれるた
め、変換器全体の入力インピーダンスの変動を抑制する
ことが可能となり、極めて実用的である。
第１図は本発明の実施例を示すブロック図、第２図は電
圧比較装置群を制御する制御信号のタイミング図、第３
図は本発明に用いられる電圧比較装置の構成を示すブロ
ック図、第４図は第３図に示す電圧比較装置を制御する
信号のタイミング図である。 １００〜１０ｎ・・・電圧比較装置、２００・・・基準
電圧発生器、３００・・・エンコーダ、４００・・・制
御信号発生器、Ｖｉｎ ・・・入力電圧端。 代理人 弁理士 福 士 愛 彦（他２名）％ｅｆ− 第１図 第３図
圧比較装置群を制御する制御信号のタイミング図、第３
図は本発明に用いられる電圧比較装置の構成を示すブロ
ック図、第４図は第３図に示す電圧比較装置を制御する
信号のタイミング図である。 １００〜１０ｎ・・・電圧比較装置、２００・・・基準
電圧発生器、３００・・・エンコーダ、４００・・・制
御信号発生器、Ｖｉｎ ・・・入力電圧端。 代理人 弁理士 福 士 愛 彦（他２名）％ｅｆ− 第１図 第３図
Claims (1)
- 【特許請求の範囲】 １、電圧比較周期と初期状態設定周期とを有した複数の
比較手段と、該複数の比較手段の各出力側を切り換えス
イッチを介して共通に接続する手段と、上記複数の比較
手段の各正入力側及び負入力側を各々共通に接続する手
段とよりなる電圧比較装置を複数個有し、 上記複数の電圧比較装置の各負入力側を各量子レベルに
対応した所定の基準電圧に接続すると共に各正入力側を
共通に接続して入力電圧に接続し、 上記電圧比較手段の電圧比較周期中の個数が一定に保た
れるように、上記複数の電圧比較装置をグループ分けし
、各グループにおける動作周期の位相を異ならせるよう
に制御してなることを特徴とするアナログ・デジタル変
換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13486385A JPS61290823A (ja) | 1985-06-18 | 1985-06-18 | アナログ・デジタル変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13486385A JPS61290823A (ja) | 1985-06-18 | 1985-06-18 | アナログ・デジタル変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61290823A true JPS61290823A (ja) | 1986-12-20 |
| JPH0350452B2 JPH0350452B2 (ja) | 1991-08-01 |
Family
ID=15138230
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13486385A Granted JPS61290823A (ja) | 1985-06-18 | 1985-06-18 | アナログ・デジタル変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61290823A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4914836B2 (ja) * | 2005-09-02 | 2012-04-11 | パナソニック株式会社 | 半導体集積回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS596618A (ja) * | 1982-07-02 | 1984-01-13 | Matsushita Electric Ind Co Ltd | 並列型アナログ・デイジタル変換器 |
-
1985
- 1985-06-18 JP JP13486385A patent/JPS61290823A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS596618A (ja) * | 1982-07-02 | 1984-01-13 | Matsushita Electric Ind Co Ltd | 並列型アナログ・デイジタル変換器 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4914836B2 (ja) * | 2005-09-02 | 2012-04-11 | パナソニック株式会社 | 半導体集積回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0350452B2 (ja) | 1991-08-01 |
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