JPH1188307A - 同期回路 - Google Patents

Abstract

(57)【要約】 【課題】 デバイスのばらつきや、温度、電源変動によ
らず、またクロックスキュー等に影響されないクロック
同期回路を得る。 【解決手段】 クロック信号の一方向へのレベル遷移タ
イミングに応答して所定期間だけ当該入力端子からの入
力信号を当該出力端子に伝達し、残余の期間は当該出力
端子の信号状態を保持する第一のラッチ回路１と、クロ
ック信号の他方向へのレベル遷移タイミングに応答して
所定期間だけ当該入力端子からの入力信号を当該出力端
子に伝達し、残余の期間は当該出力端子の信号状態を保
持する第二のラッチ回路３とを設け、その間に所望の論
理回路２を挿入する。これ等第一及び第二のラッチ回路
に共通クロック信号を供給して同期動作させれば、デバ
イスのばらつきや、温度、電源変動によらず、またクロ
ックスキュー等に影響されないクロック同期回路とな
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は同期回路に関し、特
に半導体集積回路における高速同期回路に関するもので
ある。

【０００２】

【従来の技術】クロック信号に同期して動作する同期回
路にあっては、現在では、クロック信号とＤタイプフリ
ップフロップ（ＤＦＦ）を基本とした設計が多く行われ
ており、クロック信号に同期して動作するＤＦＦの間に
所定の論理回路を挟んだ回路構成を複数段縦続接続した
ものがある。この場合、ＤＦＦはクロック信号に同期し
て前段論理回路からの入力信号をラッチし、後段論理回
路へ当該ラッチ信号をこれまたクロック信号に同期して
伝達するラッチ回路としての機能を有するものである。
これ等ＤＦＦへのクロック信号の供給は共通のクロック
信号をクロックツリーを通して行われる様になってい
る。

【０００３】この種の同期回路に使用されるＤＦＦであ
るラッチ回路の周知の構成例を図７に示している。図７
において、入力端子ＩＮからの入力信号はトランスファ
ゲート７３，インバータ７４，トランスファゲート７
７，インバータ７８をこの順に介して出力端子ＯＵＴへ
導出される。インバータ７４の出力はインバータ７５及
びトランスファゲート７６を介してインバータ７４の入
力に帰還されている。

【０００４】またインバータ７８の出力はインバータ７
９及びトランスファゲート８０を介してインバータ７８
の入力に帰還されている。クロック入力端子ＣＬＫから
のクロック信号はインバータ７１，７２を介して各トラ
ンスファゲート７３，７６，７７，８０のオンオフ制御
をなすものである。

【０００５】かかる構成のＤＦＦでは、クロック信号の
立上がる時間よりも前に入力データが変化してはいけな
い時間、すなわちセットアップ時間Ｔsuと、クロック信
号が立上がってから入力データが変化してはいけない時
間、すなわちホールド時間Ｔholdと、クロック信号が立
上がってから出力データが変化する時間、すなわち遅延
時間Ｔpdを考えた時、図７を参照して次の様に定義でき
る。

【０００６】セットアップ時間Ｔsuは、クロック信号が
変化してトランスファゲート７３が閉じる時間と、入力
端子ＩＮの入力信号が変化してその信号がノードＡ６に
達するまでの時間差で定義される。ホールド時間Ｔhold
は、クロック信号が変化してトランスファゲート７３が
閉じるまでの時間で定義される。延時間Ｔpdは、クロッ
ク信号が変化してトランスファゲート７７が開きノード
Ａ４の信号が出力端子ＯＵＴまで伝播される時間で定義
される。

【０００７】いま、論理回路に要求される入出力遅延時
間の最小値を考える。つまり、クロック信号が立上がっ
た時に、その直前のクロック信号の立上がった時の入力
データを受けとった論理回路の出力データを、次段の論
理回路へ入力できる条件を考える。更に言い換えると、
クロック信号が立上がった時に同時にあるＤＦＦの出力
データが１つ以上の論理回路をとおり別のＤＦＦの出力
データとならない様な条件を考える。

【０００８】また、論理回路に要求される入出力遅延時
間の最大値を考える。つまり、クロック信号が立上がっ
た時に、ＤＦＦがデータを出力し、論理回路をとおり、
その出力が次のクロック信号の立上がった時にＤＦＦの
出力データとなる条件を考える。

【０００９】同期回路に用いられる論理回路への入出力
遅延時間は、上記の最小値と最大値とが存在するからで
ある。

【００１０】クロック信号の周期をＴcyc としたとき、
ＤＦＦの間に挿入できる論理回路の入出力遅延時間の最
大値は、クロック周期Ｔcyからセットアップ時間Ｔsu、
ホールド時間Ｔhold、遅延時間Ｔpd、クロック信号のス
キュー及びそのジッタを引いた時間となる。また、ＤＦ
Ｆの間に挿入できる論理回路の入出力遅延時間の最小値
はホールド時間Ｔholdとクロック信号のスキューの和か
ら遅延時間Ｔpdを引いた時間となる。

【００１１】例えば、一般的な０．３５μｍＣＭＯＳプ
ロセスで作成された回路の場合、セットアップ時間Ｔsu
は１５０ｐｓ、ホールド時間Ｔholdは１５０ｐｓ、遅延
時間Ｔpdは２００ｐｓ、クロック信号のスキューは１５
０ｐｓ、そのジッタは１５０ｐｓ程度である。

【００１２】いま、クロック信号の周期Ｔcyc を１０ｎ
ｓ（１００ＭＨｚ）としたとき、ＤＦＦ間に挿入できる
論理回路の入出力遅延時間の最大値は９．２ｎｓとな
り、同様に最小値は１００ｐｓとなる。同様に、クロッ
ク信号の周期Ｔcyc を１ｎｓ（１ＧＨｚ）としたとき、
ＤＦＦ間に挿入できる論理回路の入出力遅延時間の最大
値は２００ｐｓとなり、同様に最小値は１００ｐｓとな
ってしまう。

【００１３】一般に、デバイスの拡散条件のばらつき、
すなわちトランジスタのチャネル長や酸化膜のばらつ
き、温度や電源電圧の変動などにより論理回路の入出力
遅延時間は変動し、例えば、最小値を１とした場合、最
大値は２程度にまで変化する。

【００１４】すなわち、クロック信号の周期を１ｎｓ
（１ＧＨｚ）としたとき、論理回路の入出力遅延時間を
１００ｐｓから２００ｐｓの間にすることは非常に困難
になる。もし、論理回路の入出力遅延時間を１００ｐｓ
から２００ｐｓの間となる様にするには、製造歩留まり
を下げることで、デバイスの拡散条件のばらつきの少な
いものを使用し、温度や電源電圧の変動がない様に温度
制御や高精度電源を使用する必要があり、コストアップ
の要因となる。

【００１５】また、ＬＳＩの素子数の増大や面積の増大
等によりＬＳＩ内部の個々のＤＦＦに供給されるクロッ
ク信号のタイミングずれにより、クロックスキューが増
加してしまう。クロックスキューが生じると、ＤＦＦの
ホールド時間を満足するのが困難となり、ＤＦＦ間に多
くのディレイ素子を追加し、予め定めた最小遅延時間以
下の信号経路が存在しない様に設計する必要が生じる。
この場合、ＬＳＩ全体のディレイ素子の数が膨大とな
り、チップ面積の増加と消費電力の増加とを招来する。
また、仮に、ディレイ素子を追加しない場合、ＬＳＩが
誤動作することになる。

【００１６】かかる問題点を解決するための手法とし
て、特開平７−２４９９６７号公報に開示の例があり、
図８にその構成を示す。図８において、入力端子ＩＮの
入力信号はトランスファゲート８８，インバータ８９，
トランスファゲート９０，インバータ９１，インバータ
９２，トランスファゲート９４，インバータ９５をこの
順に介して出力端子ＯＵＴから導出される。また、イン
バータ９２の出力はトランスファゲート９３を介してイ
ンバータ９１の入力へ帰還されている。

【００１７】クロック信号ＣＬＫは、インバータ８１，
バッファ８２，８３により所定時間遅延されてナンドゲ
ート８４の一入力となり、その他入力にはクロック信号
が直接供給されている。このナンドゲート８４の出力は
インバータ８５，８６，８７を介してトランスファゲー
ト８８，９０，９３，９４のオンオフ制御を行う様にな
っている。

【００１８】クロック信号の立上がり時間でノードＢ３
にて発生したパルス信号の立上がりにおいて、入力端子
ＩＮからの入信データが取込まれ、当該パルス信号の立
下りにおいて、この取込んだデータを出力端子ＯＵＴへ
導出する。

【００１９】この回路のセットアップ時間Ｔsuは、クロ
ック信号が変化してトランスファゲート８８が閉じる時
間と、入力端子ＩＮの入力信号が変化してその信号がノ
ードＢ１に達するまでの時間との差で定義される。ホー
ルド時間Ｔholdは、クロック信号が変化してトランスフ
ァゲート８８が閉じるまでの時間で定義される。遅延時
間Ｔpdは、クロック信号が変化してトランスファゲート
９４が開きノードＢ２の信号が出力端子ＯＵＴまで伝播
される時間で定義される。

【００２０】次に、図７の従来例と同様に、論理回路の
入出力時間の最小値と最大値とを求める。論理回路の入
出力遅延時間の最大値は、クロック周期Ｔcyc からセッ
トアップ時間Ｔsu、ホールド時間Ｔhold、遅延時間Ｔp
d、パルスＢ３の幅Ｔpw、クロック信号のスキュー及び
そのジッタを引いた時間となる。また、最小値は、パル
ス幅Ｔpwをクロックスキューより大きくすれば、ホール
ド時間Ｔholdから遅延時間Ｔpdを引いた時間となる。

【００２１】すなわち、図８の従来例を使用した同期回
路では、クロック分配のタイミングずれ等に起因するク
ロックスキューによるＬＳＩの誤動作を防止できる。

【００２２】しかしながら、依然として論理回路に要求
される入出力遅延時間の最小値をゼロにすることはでき
ない。またパルス幅Ｔpwをクロックスキューと同じとし
ても、論理回路の入出力遅延時間の最大値は図７の従来
例を使用した回路よりも小さくすることはできない。

【００２３】また、別の従来例として、図９に示す構成
のものがある。この例は1996,IEEEInternational Solid
State Circuits Digest of Technical Papers のpp.13
8-139に開示のものである。

【００２４】図９を参照すると、入力端子ＩＮからの入
力信号はＮＭＯＳトランジスタ（以下トランジスタは略
するものとする）１０１，ＰＭＯＳ１０３の各ゲートへ
供給されている。電源間には、ＰＭＯＳ９９，ＮＭＯＳ
１００，１０１，１０２がこの順に直列接続されてい
る。ＭＯＳ１０３はＭＯＳ１００のドレインと基準電位
との間に接続されている。また、ＰＭＯＳ１０５，ＮＭ
ＯＳ１０６〜１０８がこの順に電源間に直列接続されて
おり、またＰＭＯＳ１０４がＭＯＳ１０５のゲートと基
準電位との間に接続されており、当該ＭＯＳ１０５のゲ
ートとＭＯＳ１００のドレインとは共通接続されてい
る。

【００２５】そして、ＭＯＳ１０６のドレインには、出
力アンプとして動作する正帰還構成の一対のインバータ
１０９，１１０が設けられており、この出力アンプの出
力が出力端子ＯＵＴとなっている。

【００２６】クロック信号ＣＬＫはＭＯＳ９９，１０
０，１０６の各ゲートへ直接供給されており、またイン
バータ９６〜９８の直列接続回路を介してＭＯＳ１０
２，１０４，１０８のゲートへ供給されている。

【００２７】この回路では、クロック信号信号の立上が
り時間から、クロック信号がノードＩＴ１まで伝播する
時間（パルス幅Ｔpw）だけ入力端子ＩＮのデータがその
まま出力端子ＯＵＴに導出される。それ以外の期間は、
出力端子ＯＵＴの信号レベルは保持される。

【００２８】クロック信号の立上がる時間より前に入力
データが変化してはいけない時間、すなわちセットアッ
プ時間Ｔsuはゼロ、クロック信号が立上がってから入力
データが変化してはいけない時間、すなわちホールド時
間Ｔholdはゼロ、クロック信号が立上がってから出力デ
ータが変化するまでの時間、すなわち遅延時間Ｔpdはク
ロック信号ＣＬＫが変化してノードＩＴ２の信号が出力
端子ＯＵＴまで伝播される時間で定義される。

【００２９】次に、先の従来例と同様に、論理回路の入
出力遅延時間の最大値と最小値を求める。当該最大値は
クロック信号の周期Ｔcyc から遅延時間Ｔpdを引いた値
となる。しかし、論理回路に要求される入出力遅延時間
の最小値は、パルス信号のパルス幅Ｔpwとクロック信号
のスキューとの和から遅延時間を引いた時間となる。

【００３０】すなわち、この第三の回路を使用した従来
例では、論理回路の入出力遅延時間の最大値は、クロッ
クスキューやジッタ、第一や第二の従来例で存在したセ
ットアップ時間やホールド時間の影響を受けない様に設
定できるが、クロック分配のタイミングずれ等に起因す
るクロックスキューによるＬＳＩの誤動作は防止できな
い。また、第一の従来例で説明した様に、誤動作防止の
ためのディレイ素子が必要となり、消費電力の増加と高
速回路での設計及び動作検証が困難となる。

【００３１】

【発明が解決しようとする課題】以上述べた様に、ＤＦ
Ｆの間に所望の論理回路を挟んで設けた回路を縦続接続
した構成として、クロック信号に同期動作する同期回路
では、クロック信号のスキューやジッタの影響が無視で
きず、またデバイス製造時の温度等のばらつきにより生
じるチャネル長やゲート酸化膜のばらつき、更には、動
作時の温度の変動や電源電圧の変動に回路動作が影響を
受けるという欠点がある。

【００３２】本発明の目的は、クロック信号のスキュー
やジッタ等の影響をなくしたクロック信号に同期動作す
る同期回路を提供することである。

【００３３】本発明の他の目的は、デバイス製造時の温
度等のばらつきにより生じるチャネル長やゲート酸化膜
のばらつき、更には、動作時の温度の変動や電源電圧の
変動に回路動作が影響を受けないようにした同期回路を
提供することである。

【００３４】本発明の更に他の目的は、クロック信号に
よってデータの流れを制御するレジスタにおいて、その
レシスタ間に挿入される論理回路の入出力遅延時間の最
大値をできるだけ大とするようにした同期回路を提供す
ることである。

【００３５】

【課題を解決するための手段】本発明によれば、入力端
子と、出力端子と、クロック端子とを有し、このクロッ
ク端子への入力クロック信号の一方向へのレベル遷移タ
イミングに応答して所定期間だけ当該入力端子からの入
力信号を当該出力端子に伝達し、残余の期間は当該出力
端子の信号状態を保持する第一のラッチ回路と、入力端
子と、出力端子と、クロック端子とを有し、このクロッ
ク端子への入力クロック信号の他方向へのレベル遷移タ
イミングに応答して所定期間だけ当該入力端子からの入
力信号を当該出力端子に伝達し、残余の期間は当該出力
端子の信号状態を保持する第二のラッチ回路と、前記第
一及び第二のラッチ回路間に接続された論理回路とを含
み、前記第一及び第二のラッチ回路のクロック端子に共
通クロック信号を供給してなることを特徴とする同期回
路が得られる。

【００３６】また、前記第一のラッチ回路と同一構成の
第三のラッチ回路と、前記第二のラッチ回路と前記第三
のラッチ回路との間に接続された第二の論理回路とを更
に含み、前記第三のラッチ回路のクロック端子に前記共
通のクロック信号を供給してなることを特徴とする。

【００３７】更に、前記クロック信号の第一のレベルの
期間をＴch、第二のレベルの期間をＴcl、前記クロック
信号のスキューとジッタとの和の期間をＴs とし、前記
第一または第三のラッチ回路の入力端子の入力信号が出
力端子に伝達される期間の最小値をＴwh、最大値をｋ×
Ｔwh（ｋは１より大なる実数）とし、前記第二のラッチ
回路の入力端子の入力信号が出力端子に伝達される期間
の最小値をＴwl、最大値をｋ×Ｔwlとしたとき、 Ｔs ＜Ｔwh＜（Ｔch−Ｔs ）／ｋ Ｔs ＜Ｔwl＜（Ｔcl−Ｔs ）／ｋ なる関係に設定してなることを特徴とする。

【００３８】そして、前記第一または第三のラッチ回路
は、前記クロック信号が前記一方向へのレベル遷移タイ
ミングに応答して前記所定期間だけ有効となるパルス信
号を生成するパルス発生部と、前記パルス信号が有効の
期間は前記入力端子の入力信号を前記出力端子へ伝達
し、残余の期間は前記出力信号の状態を保持するラッチ
部と有することを特徴とする。

【００３９】また、前記第二のラッチ回路は、前記クロ
ック信号の前記他方向へのレベル遷移タイミングに応答
して前記所定期間だけ有効となるパルス信号を生成する
パルス発生部と、前記パルス信号が有効の期間は前記入
力端子の入力信号を前記出力端子へ伝達し、残余の期間
は前記出力信号の状態を保持するラッチ部とを有するこ
とを特徴としており、また、前記ラッチ部は複数設けら
れており、前記パルス発生部はこれ等複数のラッチ部に
共通して設けられていることを特徴とする。

【００４０】本発明の作用を述べる。クロック信号の立
上がりや立下り等のレベル遷移タイミングに同期して一
定時間有効となるパルスを生成し、このパルスが有効な
期間だけ入力データが出力端子に出力されるラッチ回路
を用いて同期回路を構成する。これにより、ラッチ回路
間に挿入される論理回路の入出力遅延時間の最大値はク
ロックスキューやジッタ、セットアップ時間やホールド
時間の影響を受けない様にすることが可能になる。

【００４１】また、クロック信号の一方向のレベル遷移
タイミングに同期してパルス信号を生成し、このパルス
が発生している期間だけ入力データが出力端子へ導出さ
れる第一のラッチ回路と、クロック信号の他方向のレベ
ル遷移タイミングに同期してパルス信号を生成し、この
パルスが発生している期間だけ入力データが出力端子へ
導出される第二のラッチ回路との間に論理回路を挿入
し、当該構成を縦続接続するように同期回路を構成す
る。これにより、クロックスキューによるＬＳＩの誤動
作をなくすことができる。

【００４２】更に、クロック信号の第一のレベルの期間
をＴch、第二のレベルの期間をＴcl、クロック信号のス
キューとジッタとの和の期間をＴs とし、第一または第
三のラッチ回路の入力端子の入力信号が出力端子に伝達
される期間の最小値をＴwh、最大値をｋ×Ｔwh（ｋは１
より大なる実数）とし、第二のラッチ回路の入力端子の
入力信号が出力端子に伝達される期間の最小値をＴwl、
最大値をｋ×Ｔwlとしたとき、 Ｔs ＜Ｔwh＜（Ｔch−Ｔs ）／ｋ Ｔs ＜Ｔwl＜（Ｔcl−Ｔs ）／ｋ なる関係に設定することで、デバイスの製造時の温度等
のばらつきにより生じるチャネル長、ゲート酸化膜等の
ばらつきや、動作時の温度変動、電源電圧変動に影響さ
れない様になる。

【００４３】

【発明の実施の形態】以下に、図面を参照しつつ本発明
の実施例につき詳述する。

【００４４】図１は本発明の実施例を示す図であり、ラ
ッチ回路１とラッチ回路３との間に所定論理回路２が挿
入されており、またラッチ回路３とラッチ回路５との間
に同じく論理回路４が挿入されている。この場合、ラッ
チ回路１とラッチ回路３とは回路構成が相違するもので
あり、前者のラッチ回路１は図２に示す構成であり、後
者のラッチ回路３は図３に示す構成である。また、ラッ
チ回路５はラッチ回路１と同等であり、図２の構成であ
る。

【００４５】本例では、ラッチ回路１，３，５の各間に
論理回路２，４が挿入されている構成であるが、要は、
２種のラッチ回路の間に論理回路が挟まれた構成を基本
として、この基本構成を縦続接続して設けた構造として
も良い。これ等ラッチ回路にはクロックツリー６から共
通のクロック信号が供給される。

【００４６】ラッチ回路１，５は、クロック信号ＣＬＫ
がローレベルからハイレベルに立上がるタイミングを検
出して、そのタイミングからある所定時間だけ入力端子
ＩＮからの入力信号が出力端子ＯＵＴへ伝達し、残余の
期間は出力信号を保持する機能を有する。

【００４７】ラッチ回路３は、クロック信号ＣＬＫがハ
イレベルからローレベルに立下がるタイミングを検出し
て、そのタイミングからある所定時間だけ入力端子ＩＮ
からの入力信号が出力端子ＯＵＴへ伝達し、残余の期間
は出力信号を保持する機能を有する。

【００４８】図２はラッチ回路１，５の構成を示す図で
ある。入力端子ＩＮの入力データはＣＭＯＳ２６〜２８
によるインバータ回路へ入力される。尚、ＭＯＳ２８は
ノードＮＴ１のパルスにより制御される。このＣＭＯＳ
インバータ出力は次段のＣＭＯＳ３０〜３２によるイン
バータ回路へ入力される。尚、ＭＯＳ３１はノードＮＴ
１のパルスにより制御される。

【００４９】この後段のインバータ回路による出力はイ
ンバータ３３を介して出力端子ＯＵＴへ導出される。ま
た、ＰＭＯＳ２９が電源とＣＭＯＳ２６，２７によるイ
ンバータ回路の出力点との間に挿入されており、このＭ
ＯＳ２９はノードＮＴ１のパルスにより制御される。

【００５０】クロック信号ＣＬＫはナンドゲート２４の
一入力となり、その他入力には、インバータ２１，バッ
ファ２２，２３を介したクロック信号が供給されてい
る。このナンドゲート２４の出力はインバータ２５を経
てノードＮＴ１のパルスとなる。

【００５１】クロック信号ＣＬＫがローレベルからハイ
レベルへ遷移した時、ノードＮＴ１にはパルスが生成さ
れる。このパルスの幅（ハイレベルが有効とする）はク
ロック信号ＣＬＫがクロック入力端子からノードＮＴ２
まで伝播する時間で定義される。ノードＮＴ１がハイレ
ベルのとき、入力端子ＩＮの信号は出力端子ＯＵＴに伝
播する。但し、論理は反転される。すなわち、入力信号
がハイの場合、出力信号はローとなり、入力信号がロー
の場合、出力信号はハイとなる。

【００５２】ノードＮＴ１がローのとき、ノードＮＴ３
はハイに固定され、ノードＮＴ４はいわゆるダイナミッ
クノードとなる。すなわち、ノードＮＴ４の電位は、ノ
ードＮＴ１がハイのときの値が保持される。つまり、ノ
ードＮＴ１がローになると、出力端子ＯＵＴのレベルは
保持されるのである。

【００５３】図３はラッチ回路３の構成を示す図であ
り、図２と同等部分は同一符号にて示す。本例におい
て、図２と相違する部分のみを述べると、パルス発生部
分の回路構成が相違するのみであり、図２のインバータ
２５をなくして、ナンドゲート２４の出力をノードＮＴ
１としたものである。他の構成は図２のそれと同一であ
る。

【００５４】クロック信号信号ＣＬＫがハイレベルから
ローレベルへ遷移した時、ノードＮＴ１にはパルスが生
成される。このパルスの幅（ハイレベルが有効とする）
はクロック信号ＣＬＫがクロック入力端子からノードＮ
Ｔ２まで伝播する時間で定義される。ノードＮＴ１がハ
イレベルのとき、入力端子ＩＮの信号は出力端子ＯＵＴ
に伝播する。但し、論理は反転される。すなわち、入力
信号がハイの場合、出力信号はローとなり、入力信号が
ローの場合、出力信号はハイとなる。

【００５５】ノードＮＴ１がローのとき、ノードＮＴ３
はハイに固定され、ノードＮＴ４はいわゆるダイナミッ
クノードとなる。すなわち、ノードＮＴ４の電位は、ノ
ードＮＴ１がハイのときの値が保持される。つまり、ノ
ードＮＴ１がローになると、出力端子ＯＵＴのレベルは
保持されるのである。

【００５６】いま、本発明の論理回路に要求される入出
力遅延時間の最小値を考える。つまり、クロック信号が
立上がったときに、その直前のクロック信号が立ち下が
ったときの入力データを受け取った論理の回路の出力デ
ータを、次段の論理回路へ入力し、クロック信号が立ち
下がったときに、その直前のクロック信号が立上がった
時の入力データを受け取った論理回路の出力データを次
段の論理回路へ入力できる条件を求める。

【００５７】更に言い換えると、クロック信号が立上が
った時に、同時にラッチ回路１の出力データが、２つ以
上の論理回路をとおり、別の同種のラッチ回路５の出力
データとならない様な、またクロック信号が立ち下がっ
た時に、同時にラッチ回路３の出力データが、２つ以上
の論理回路をとおり、別の同種のラッチ回路（図１では
特に図示されておらず、敢えていえば、ラッチ回路５の
後段の論理回路の次に接続されるべきラッチ回路）の出
力データとならない様な条件を、図４のタイミング図を
参照しつつ求める。

【００５８】図４にこの場合の実施例の動作を示すタイ
ミング図を示す。ラッチ回路１，５のパルス（ノードＮ
Ｔ１）をＰ1-1B，Ｐ1-2B，Ｐ1-1W，Ｐ1-2Wとして示し、
ラッチ回路３のパルス（ノードＮＴ１）をＰ2-1B，Ｐ2-
2B，Ｐ2-1W，Ｐ2-2Wとして示す。

【００５９】Ｐ1-1B，Ｐ1-1Wは、クロック信号が一番早
く立上がる場合であり、Ｐ1-2B，Ｐ1-2Wはクロック信号
が一番遅く立上がる場合である。また、Ｐ1-1B，Ｐ1-2B
はデバイスの製造時の温度等のばらつきにより生じるチ
ャネル長、ゲート酸化膜等のばらつきや、動作時の温度
変動、電源電圧のゆらぎによって、パルスが一番早く立
ち下がる場合である。また、Ｐ1-1W，Ｐ1-2Wはデバイス
の製造時の温度等のばらつきにより生じるチャネル長、
ゲート酸化膜等のばらつきや、動作時の温度変動、電源
電圧のゆらぎによって、パルスが一番遅く立ち下がる場
合である。

【００６０】一般的なＬＳＩの製造条件や動作温度範囲
では、図中のｋ、すなわち、パルス幅の最小値と最大値
との比は２程度である。

【００６１】本発明のラッチ回路では、ラッチ回路１，
５の種類のラッチ回路と、ラッチ回路３の種類のラッチ
回路とを交互に使用し、論理回路をその間に夫々挟んで
縦続接続する構成であるので、Ｐ1-2Wのパルスの立ち下
がった時刻が、Ｐ2-1B及びＰ2-1Wのパルスの立ち下がっ
た時刻より前にあり、Ｐ2-2Wのパルスが立ち下がった時
刻が、Ｐ1-1B及びＰ1-1Wのパルスの立ち上がった時刻よ
り前にあれば、すなわち、 Ｔs ＋Ｔwh×ｋ＜Ｔch Ｔs ＋Ｔwl×ｋ＜Ｔcl であれば、本発明の論理回路に要求される入力遅延時間
の最小値はゼロにできることになる。すなわち、請求項
３記載の不等式の要件となる。

【００６２】次に、本発明の論理回路に要求される入出
力遅延時間の最大値を考える。まり、クロック信号が立
上がった時に、ラッチ回路がデータを出力し、論理回路
をとおり、その出力が、次のクロック信号が立ち下がっ
たときにラッチ回路の出力データとなり、またクロック
信号が立ち下がった時にラッチ回路がデータを出力し、
論理回路をとおり、その出力が、次のクロック信号が立
上がったときにラッチ回路の出力データとなる条件を求
める。

【００６３】図４を参照すると、パルス幅の最小値Ｔw
h，Ｔwlがクロック信号のスキューとジッタの和より大
きいと、本発明の論理回路に要求される入出力遅延時間
の最大値は、クロック信号がハイの期間Ｔchあるいはク
ロック信号がローの期間Ｔclからラッチ回路の入力端子
ＩＮから出力端子ＯＵＴまでの遅延時間Ｔpdを引いた値
となる。

【００６４】すなわち、本発明の論理回路の入出力遅延
時間の最大値を、クロックスキューやジッタ、更には、
第１及び第２の従来例で存在したセットアップタイムや
ホールドタイムの影響を受けない様に設定でき、遅延時
間Ｔpdのみが最大値を小さくする要因となる。論理回路
の入出力遅延時間の最大値を大きくできることにより、
１つの論理回路により複雑な回路を構成することができ
る。これにより、同期回路全体からみたとき、ラッチ回
路の段数の削減ができるので、クロック信号の分配のた
めの電力を削減することが可能となる。また、同期回路
の入力から出力までの遅延時間（レーテンシ）を小さく
することもできる。

【００６５】また、論理回路に要求される入出力遅延時
間の最小値をゼロにしても、デハイスの拡散条件のばら
つき、すなわちチャネル長や酸化膜等ばらつき、温度や
電源変動によらず動作可能となる。また、同時にＬＳＩ
素子の増大や面積の増大などにより、ＬＳＩ内の個々の
ラッチ回路に供給されるクロック信号のタイミングにず
れ、すなわちクロックスキューによるＬＳＩの誤動作を
防止できる。

【００６６】例えば、一般的な０．３５μｍＣＭＯＳプ
ロセスで作成した場合、本発明のラッチ回路の遅延時間
Ｔpdは１００ｐｓ、クロック信号スキューは１５０ｐ
ｓ、ジッタは１５０ｐｓ、図４のｋ（デバイスばらつき
や動作温度変動等の変動割合を示し、１より大なる実
数）は２程度である。

【００６７】論理回路の入出力遅延時間の最小値をゼロ
とできるためには、前述のとおり、 Ｔs ＜Ｔwh＜（Ｔch−Ｔs ）／ｋ Ｔs ＜Ｔwl＜（Ｔcl−Ｔs ）／ｋ とパルス幅を設定できれば良い。

【００６８】いま、Ｔch，Ｔclを１ｎｓ（１ＧＨｚ）と
すると、上記値を代入して、 ３００＜ＴwhまたはＴwl＜３５０ となり、パルス幅を例えば３２５ｐｓとなるように設定
すれば、本発明の同期回路はデバイスばらつきや動作温
度等の変化によらず、またクロックスキューやジッタに
影響なく動作可能となる。更に、このとき論理回路の入
出力遅延時間の最小値がゼロであるから、無駄に論理回
路に遅延素子を挿入する必要がない。

【００６９】また、このときの論理回路の入出力遅延時
間の最大値は９００ｐｓとなることから、ほとんどクロ
ック信号のサイクル時間を無駄にすることなく有効に利
用でき、複雑な論理回路を構成することができる。

【００７０】図５は図１のラッチ回路１，５の他の具体
例を示す図であり、図２と同等部分は同一符号にて示
す。図５においては、図２のラッチ機能部分を複数並列
的に設け（図では、単に２個並列して設けており、各符
号の添字をａ，ｂとして示しいる）、パルス発生部分
（ノードＮＴ１でのパルス）を共通に一個設けた構造で
ある。

【００７１】図６は図１のラッチ回路３の他の具体例を
示す図であり、図３と同等部分は同一符号にて示す。図
５においては、図３のラッチ機能部分を複数並列的に設
け（図では、単に２個並列して設けており、各符号の添
字をａ，ｂとして示しいる）、パルス発生部分（ノード
ＮＴ１でのパルス）を共通に一個設けた構造である。

【００７２】かかる図５，６の構成を図１の対応するラ
ッチ回路に使用することで、並列の複数本（複数ビッ
ト）の信号を同時にラッチするレジスタ構成となり、パ
ルス発生部分の面積の増大がなくなることになる。

【００７３】

【発明の効果】以上述べたように、本発明によれば、ク
ロック信号のスキューやジッタ等の影響をなくしたクロ
ック信号に同期動作する同期回路を提供することがで
き、また、デバイス製造時の温度等のばらつきにより生
じるチャネル長やゲート酸化膜のばらつき、更には、動
作時の温度の変動や電源電圧の変動に回路動作が影響を
受けないようにした同期回路を提供することが可能とな
る。

【００７４】更に、クロック信号によってデータの流れ
を制御するレジスタにおいて、そのレシスタ間に挿入さ
れる論理回路の入出力遅延時間の最大値をできるだけ大
とすることが可能となる。

【図面の簡単な説明】

【図１】本発明の実施例のブロック図である。

【図２】図１のブロックのラッチ回路１，５の一例を示
す図である。

【図３】図１のブロックのラッチ回路３の一例を示す図
である。

【図４】本発明の実施例の作用を説明するためのタイミ
ング図である。

【図５】図１のブロックのラッチ回路１，５の他の例を
示す図である。

【図６】図１のブロックのラッチ回路３の他の例を示す
図である。

【図７】従来技術の一例を示す図である。

【図８】従来技術の他の例を示す図である。

【図９】従来技術の更に他の例を示す図である。

【符号の説明】 １，５ 第一種のラッチ回路 ３ 第二種のラッチ回路 ２，４ 論理回路 ６ クロックツリー

Claims (6)

【特許請求の範囲】
1. 【請求項１】 入力端子と、出力端子と、クロック端子
   とを有し、このクロック端子への入力クロック信号の一
   方向へのレベル遷移タイミングに応答して所定期間だけ
   当該入力端子からの入力信号を当該出力端子に伝達し、
   残余の期間は当該出力端子の信号状態を保持する第一の
   ラッチ回路と、 入力端子と、出力端子と、クロック端子とを有し、この
   クロック端子への入力クロック信号の他方向へのレベル
   遷移タイミングに応答して所定期間だけ当該入力端子か
   らの入力信号を当該出力端子に伝達し、残余の期間は当
   該出力端子の信号状態を保持する第二のラッチ回路と、 前記第一及び第二のラッチ回路間に接続された論理回路
   と、を含み、前記第一及び第二のラッチ回路のクロック
   端子に共通クロック信号を供給してなることを特徴とす
   る同期回路。
2. 【請求項２】 前記第一のラッチ回路と同一構成の第三
   のラッチ回路と、前記第二のラッチ回路と前記第三のラ
   ッチ回路との間に接続された第二の論理回路とを更に含
   み、前記第三のラッチ回路のクロック端子に前記共通の
   クロック信号を供給してなることを特徴とする請求項１
   記載の同期回路。
3. 【請求項３】 前記クロック信号の第一のレベルの期間
   をＴch、第二のレベルの期間をＴcl、前記クロック信号
   のスキューとジッタとの和の期間をＴs とし、 前記第一または第三のラッチ回路の入力端子の入力信号
   が出力端子に伝達される期間の最小値をＴwh、最大値を
   ｋ×Ｔwh（ｋは１より大なる実数）とし、 前記第二のラッチ回路の入力端子の入力信号が出力端子
   に伝達される期間の最小値をＴwl、最大値をｋ×Ｔwlと
   したとき、 Ｔs ＜Ｔwh＜（Ｔch−Ｔs ）／ｋ Ｔs ＜Ｔwl＜（Ｔcl−Ｔs ）／ｋ なる関係に設定してなることを特徴とする請求項１また
   は２記載の同期回路。
4. 【請求項４】 前記第一または第三のラッチ回路は、 前記クロック信号が前記一方向へのレベル遷移タイミン
   グに応答して前記所定期間だけ有効となるパルス信号を
   生成するパルス発生部と、 前記パルス信号が有効の期間は前記入力端子の入力信号
   を前記出力端子へ伝達し、残余の期間は前記出力信号の
   状態を保持するラッチ部と、を有することを特徴とする
   請求項１〜３いずれか記載の同期回路。
5. 【請求項５】 前記第二のラッチ回路は、 前記クロック信号の前記他方向へのレベル遷移タイミン
   グに応答して前記所定期間だけ有効となるパルス信号を
   生成するパルス発生部と、 前記パルス信号が有効の期間は前記入力端子の入力信号
   を前記出力端子へ伝達し、残余の期間は前記出力信号の
   状態を保持するラッチ部と、を有することを特徴とする
   請求項１〜４いずれか記載の同期回路。
6. 【請求項６】 前記ラッチ部は複数設けられており、前
   記パルス発生部はこれ等複数のラッチ部に共通して設け
   られていることを特徴とする請求項４または５記載の同
   期回路。